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TW201725429A - 畫素陣列基板 - Google Patents

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TW201725429A
TW201725429A TW105100095A TW105100095A TW201725429A TW 201725429 A TW201725429 A TW 201725429A TW 105100095 A TW105100095 A TW 105100095A TW 105100095 A TW105100095 A TW 105100095A TW 201725429 A TW201725429 A TW 201725429A
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黃郁升
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Abstract

一種畫素陣列基板，包括具有至少一穿孔的基板、設置於至少一穿孔中的至少一導電物、多個畫素單元、與畫素單元電性連接的多條掃描線、至少一移位暫存器以及至少一匯流線。多個畫素單元、多條掃描線以及至少一移位暫存器配置於基板的第一表面上。至少一移位暫存器用以傳遞第一閘極訊號至對應的掃描線。至少一匯流線位於基板的第二表面上。至少一匯流線透過至少一導電物與至少一移位暫存器電性連接。

Description

畫素陣列基板
本發明是有關於一種主動元件基板，且特別是有關於一種畫素陣列基板。
近年來環保意識抬頭，具有低消耗功率、空間利用效率佳等優越特性的平面顯示面板（flat display panel）已成為市場主流。然而，隨著顯示科技的發展，使用者除了要求上述特性外，更將焦點轉向顯示面板的外觀美感。詳言之，使用者除了希望顯示面板具有低消耗功率、空間利用效率佳等優越特性外，更希望顯示面板具有大顯示面積、窄邊框（slim boarder），進而實現簡潔優雅的顯示器。
為了實現窄邊框的顯示面板，有人提出，在形成畫素結構時，一併在基板的周邊區形成閘極驅動電路，即業界俗稱的GOA（gate driver on array）電路，以取代佔去大面積的閘極驅動晶片（gate driver IC），進而縮減顯示面板的邊框寬度。然而，在習知的GOA電路中，GOA電路的匯流線（bus lines）佔去GOA電路整體寬度的40%以上，而不利於邊框寬度進一步地縮減。此外，為了在有限的面積中佈置更多的線路，GOA電路的連接線路往往會跨越過匯流線，進而與匯流線耦合成寄生電容，增加了GOA電路的負載（loading）。
本發明提供一種畫素陣列基板，採用所述畫素陣列基板的顯示面板易於實現窄邊框。
本發明提供一種畫素陣列基板，所述畫素陣列基板包括基板、至少一導電物、多個畫素單元、多條資料線、多條掃描線、至少一移位暫存器以及至少一匯流線。基板具有第一表面、第二表面與至少一穿孔。第一表面與第二表面相對。至少一穿孔貫穿第一表面與第二表面。至少一導電物設置於至少一穿孔中。多個畫素單元配置於第一表面上。每一畫素單元包括主動元件以及畫素電極。主動元件具有閘極、與閘極重疊設置的通道以及分別與通道二側電性連接的源極與汲極。畫素電極與汲極電性連接。多條資料線配置於第一表面上，且畫素單元與所對應的資料線的其中一條電性連接。多條掃描線配置於第一表面上，且畫素單元與所對應的掃描線的其中一條電性連接。至少一移位暫存器位於第一表面上，用以傳遞第一閘極訊號至對應的掃描線。至少一匯流線藉由至少一導電物與至少一移位暫存器電性連接。
本發明提供另一種畫素陣列基板，所述畫素陣列基板包括基板、至少一導電物、多個畫素單元、多條資料線、多條掃描線、第一移位暫存器以及第二移位暫存器。基板具有第一表面、第二表面與至少一穿孔。第一表面與第二表面相對。至少一穿孔貫穿第一表面與第二表面。至少一導電物設置於至少一穿孔中。多個畫素單元配置於顯示區及第一表面上。每一畫素單元包括主動元件以及畫素電極。主動元件具有閘極、與閘極重疊設置的通道以及分別與通道二側電性連接的源極與汲極。畫素電極與汲極電性連接。閘極、通道、源極、汲極以及畫素電極位於基板的同一側。多條資料線配置於第一表面上，且畫素單元與所對應的資料線的其中一條電性連接。多條掃描線配置於第一表面上，且畫素單元與所對應的掃描線的其中一條電性連接。第一移位暫存器位於第一表面上，用以傳遞第一閘極訊號至對應的掃描線。第二移位暫存器位於第二表面上，用以傳遞第二閘極訊號至對應的掃描線。第一移位暫存器與第二移位暫存器分別具有第一電晶體以及第二電晶體。第一電晶體包括設置於第一表面上的第一閘極、設置於第一閘極上的第一閘極絕緣層、設置於第一閘極絕緣層上的第一通道、設置於第一通道上的第一源極與第一汲極。第二電晶體包括設置於第二表面上的第二閘極、設置於第二閘極上的第二閘極絕緣層、設置於第二閘極絕緣層上的第二通道、設置於第二通道上的第二源極與第二汲極。第二通道位於基板的第二表面與第二閘極之間。
在本發明的一實施例中，上述的至少一導電物為複數個導電物。至少一移位暫存器更包括位於第一表面上的第一移位暫存器以及位於第二表面上的第二移位暫存器。第一移位暫存器與第二移位暫存器藉由其中一個導電物電性連接。第一移位暫存器與第二移位暫存器於法線方向上重疊。掃描線包括多條第一掃描線以及多條第二掃描線。第一掃描線電性連接第一移位暫存器且用以接收第一移位暫存器提供的第一閘極訊號。第二掃描線電性連接第二移位暫存器且用以接收第二移位暫存器提供的第二閘極訊號。第一掃描線與第二掃描線相互交錯排列。
在本發明的一實施例中，上述的第二移位暫存器藉由其中之一的導電物與第二掃描線電性連接。
在本發明的一實施例中，上述的至少一匯流線更包括多條第一匯流線以及多條第二匯流線。多條第一匯流線位於第一表面並透過第一移位暫存器與第一掃描線電性連接。多條第二匯流線位於第二表面並透過第二移位暫存器與第二掃描線電性連接。第一匯流線與第二匯流線在法線方向上對齊或錯開。
在本發明的一實施例中，上述的第一移位暫存器與第二移位暫存器分別具有第一電晶體以及第二電晶體。第二電晶體透過其中之一個導電物與第一電晶體電性連接。第一電晶體包括設置於第一表面上的第一閘極、設置於第一閘極上的第一閘極絕緣層、設置於第一閘極絕緣層上的第一通道、設置於第一通道上的第一源極與第一汲極。第一源極或第一汲極與相對應的至少一匯流線電性連接。
在本發明的一實施例中，上述的第二電晶體包括第二通道、第二源極、第二汲極、第二閘極絕緣層以及第二閘極。第二通道設置於第二表面。第二源極與第二汲極設置於第二通道遠離基板的一側。第二源極或第二汲極與相對應的匯流線電性連接。第二閘極絕緣層覆蓋第二通道、第二源極、第二汲極與第二表面。第二閘極設置於第二閘極絕緣層遠離第二通道的一側。第二通道位於基板的第二表面與第二閘極之間。
在本發明的一實施例中，上述的第一閘極位於第一通道與基板的第一表面之間。
基於上述，在本發明一實施例的畫素陣列基板中，至少部份的匯流線位於基板的第二表面上。所述匯流線利用穿過基板之第一、二表面的導電物與對應的移位暫存器電性連接。換言之，利用所述導電物，畫素陣列基板的部份構件可設置於基板的第一表面上，而畫素陣列基板的另一部份構件可設置於基板的第二表面上。藉此，畫素陣列基板的周邊區寬度可縮減，而有助於採用所述畫素陣列基板的顯示面板實現超窄邊框。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例之畫素陣列基板的立體示意圖。圖2為本發明一實施例之畫素陣列基板的剖面示意圖。特別是，圖2對應於圖1的剖線A-A’、B-B’。請參照圖1，畫素陣列基板100包括基板110、至少一導電物120、多個畫素單元130、多條資料線DL、多條掃描線SLm 、SLm+1 以及掃描驅動電路140。基板110具有顯示區110a、顯示區110a外的周邊區110b、第一表面110c以及相對於第一表面110c的第二表面110d。基板110的周邊區110b設有貫穿第一、二表面110c、110d的至少一穿孔V1。在本實施例中，可利用機械加工（例如：玻璃鑽孔技術）形成穿孔V1。穿孔V1即為俗稱的玻璃通孔（TGV，Through Glass Via）。然而，本發明不限於此，在其他實施例中，亦可採用雷射燒蝕、蝕刻技術或其他適當方法形成穿孔V1。基板110例如為透光基板。透光基板的材質可為玻璃或其它可適用的材料。然而，本發明不限於此，在其他實施例中，基板110亦可為不透光/反光基板。不透光/反光基板的材質可為導電材料、晶圓、陶瓷或其它可適用的材料。
至少一導電物120設置於至少一穿孔V1中。更進一步地說，導電物120可由填滿穿孔V1的導電材料所構成。在本實施例中，導電物120的材質可為金屬（例如：銅），但本發明不以此為限。穿孔V1例如為圓柱形孔洞，而導電物120例如為填滿所述圓柱形孔洞的導電圓柱。然而，本發明不限於此，穿孔V1的形狀及導電物120的形狀均可視實際的需求做其他適當設計。
請參照圖1，多個畫素單元130配置於基板110的顯示區110a以及基板110的第一表面110c上。每一畫素單元130包括主動元件T以及與主動元件T電性連接的畫素電極132。請參照圖1及圖2，主動元件T具有閘極G、與閘極G重疊設置的通道CH（標示於圖2）以及分別與通道CH二側電性連接的源極S與汲極D。閘極G與通道CH之間設有閘極絕緣層GI。畫素電極132填入絕緣層PV的開口H而與主動元件T的汲極D電性連接。閘極G、通道CH、源極S、汲極D以及畫素電極132位於基板110的同一側。換言之，閘極G、通道CH、源極S、汲極D以及畫素電極132均位於基板110的第一表面110c上。在本實施例中，主動元件T例如為一個電晶體，而所述電晶體例如為底部閘極型（bottom gate）電晶體。然而，本發明不限於此，在其它實施例中，主動元件T亦可為至少一個電晶體與其他電子元件（例如：電容）的組合，且所述電晶體可為底部閘極型電晶體、頂部閘極型（top gate）電晶體或其他適當型式的電晶體。
請參照圖1，多條掃描線SLm 、SLm+1 配置於基板110的第一表面110c上。每一條掃描線SLm 、SLm+1 與多個畫素單元130的閘極G電性連接。在本實施例中，掃描線SLm 、SLm+1 與主動元件T的閘極G可選擇性屬於同一膜層，但本發明不以此為限。多條資料線DL配置於基板110的第一表面110c上，且越過多條掃描線SLm 、SLm+1 。每一條資料線DL與多個畫素單元130的源極S電性連接。在本實施例中，資料線DL與主動元件T的源極S、汲極D可選擇性屬於同一膜層，但本發明不以此為限。在本實施例中，掃描線SLm 、SLm+1 與資料線DL可採用金屬材料，但本發明不限於此，在其他實施例中，掃描線SLm 、SLm+1 與資料線DL亦可採用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或金屬材料與其它導電材料的堆疊層。
請參照圖1，掃描驅動電路140配置於基板110的周邊區110b。掃描驅動電路140具有至少一移位暫存器Rn 、Rn+1 以及至少一匯流線BL。圖1繪示2個移位暫存器Rn 、Rn+1 以及6條匯流線（bus line）BL為示例，但本發明不限於此。移位暫存器Rn 、Rn+1 電性連接於匯流線BL與掃描線SLm 、SLm+1 之間。匯流線BL用以接收初始訊號（例如：同步信號、時脈訊號等）。移位暫存器Rn 接收來自匯流線BL的初始訊號後，將初始訊號轉換為對應掃描線SLm 的驅動訊號，並產生用以傳遞至下一級的移位暫存器Rn+1 的推動訊號，進而周而復始地驅動所有掃描線SLm 、SLm+1 、…（圖1標示2條掃描線為代表，但本發明不限於此）。上述n、m為大於或等於1的正整數。請參照圖2，掃描驅動電路140與畫素單元130的製程是整合在一起的。舉例而言，掃描驅動電路140之主動元件T3的閘極G3、通道CH3、源極S3與汲極D3可分別與畫素單元130之主動元件T的閘極G、通道CH、源極S與汲極D一起製作而屬於同一膜層。掃描驅動電路140即俗稱的GOA（gate driver on array）電路。
請參照圖1及圖2，值得注意的是，至少有一條匯流線BL位於基板110的第二表面110d上，而位於第二表面110d上的匯流線BL是透過至少一個導電物120與對應的一條掃描線SLm 電性連接。換言之，利用貫穿基板110的導電物120，掃描驅動電路140的部份構件可設置於第一表面110c上，而掃描驅動電路140的另一部份構件可設置於第二表面110d上。藉此，掃描驅動電路140整體在第一表面110c上的正投影面積便可縮小。意即，周邊區110b的寬度W（標示於圖1）可縮減，而有助於採用畫素陣列基板100的顯示面板實現超窄邊框。
請參照圖1，舉例而言，在本實施例中，可將所有移位暫存器Rn 、Rn+1 均設置在基板110的第一表面110c，而將所有匯流線BL均設置在基板110的第二表面110d。如圖2所示，匯流線BL上更可覆蓋上絕緣層PV，以保護之，但本發明不以此為限。請參照圖1及圖2，位於第二表面110d的多條匯流線BL可先透過多個導電物120電性連接至位於第一表面110c的移位暫存器Rn 、Rn+1 ；然後，移位暫存器Rn 、Rn+1 再與對應的一條掃描線SLm 、SLm+1 電性連接。相較於掃描驅動電路整體均設置在基板同一表面的習知畫素陣列基板，本實施例之畫素陣列基板100周邊區110b的寬度W（標示於圖1）可減少10%以上，進而使得採用畫素陣列基板100的顯示面板易於實現超窄邊框。此外，由於至少有一條匯流線BL設置於基板110的第二表面110d上，因此位於第二表面110d的匯流線BL與掃描驅動電路140的其他構件（例如：移位暫存器Rn ）之間的距離都較兩者位於同一表面上大（所述距離至少超過基板110的厚度t），因此匯流線BL與掃描驅動電路140的其他構件（例如：移位暫存器Rn ）之間的耦合電容值小，從而降低了掃描驅動電路140的負載（loading）。
需說明的是，本發明之掃描驅動電路分佈於基板上的方式並不限於上段所述，在其他實施例中，掃描驅動電路亦可以其他方式分佈於基板110的第一、二表面110c、110d，進而實現超窄邊框的顯示面板。以下將以圖3、圖4為例說明之。
圖3為本發明另一實施例之畫素陣列基板的立體示意圖。圖4為本發明另一實施例之畫素陣列基板的剖面示意圖。特別是，圖4對應於圖3的剖線C-C’、D-D’。圖3、圖4的畫素陣列基板100A與圖1、圖2的畫素陣列基板100類似，因此相同或相對應的元件，以相同或相對應的標號表示。圖3、圖4之畫素陣列基板100A與圖1、圖2之畫素陣列基板100的主要差異在於：畫素陣列基板100A之掃描驅動電路140A的分佈方式與畫素陣列基板100之掃描驅動電路140的分佈方式不同，且畫素陣列基板100A更包括電性連接相鄰二級之第一、二移位暫存器Rn 、Rn+1 的導電物150。以下主要說明此差異處，二者相同之處還請依照圖3、圖4中的標號參照前述說明，於此便不再重述。
請參照圖3，畫素陣列基板100A包括基板110、至少一導電物120A、多個畫素單元130、多條資料線DL、多條掃描線SLm 、SLm+1 以及掃描驅動電路140A。基板110具有顯示區110a、顯示區110a外的周邊區110b、第一表面110c以及相對於第一表面110c的第二表面110d。周邊區110b設有貫穿第一表面110c與第二表面110d的至少一穿孔V1。至少一導電物120A設置於至少一穿孔V1中。
請參照圖3，多個畫素單元130配置於基板110的顯示區110a以及基板110的第一表面110c上。每一畫素單元130包括主動元件T以及畫素電極132。請參照圖4，主動元件T具有閘極G、與閘極G重疊設置的通道CH以及分別與通道CH二側電性連接的源極S與汲極D。畫素電極132與主動元件T的汲極D電性連接。閘極G、通道CH、源極S、汲極D以及畫素電極132位於基板110的同一側。請參照圖3，多條掃描線SLm 、SLm+1 配置於基板110的第一表面110c上。每一條掃描線SLm 、SLm+1 與多個畫素單元130的閘極G電性連接。多條資料線DL配置於基板110的第一表面110c上，且越過多條掃描線SLm 、SLm+1 。每一條資料線DL與多個畫素單元130的源極S電性連接。
請參照圖3，掃描驅動電路140A配置於基板110的周邊區110b。掃描驅動電路140A具有第一、二移位暫存器Rn 、Rn+1 以及多條匯流線BL（繪於圖3）。第一、二移位暫存器Rn 、Rn+1 電性連接於匯流線BL與掃描線SLm 、SLm+1 之間。匯流線BL用以接收初始訊號（例如：同步信號、時脈訊號等）。第一移位暫存器Rn 接收來自匯流線BL的初始訊號後，將初始訊號轉換為對應第m條掃描線SLm 的驅動訊號並產生用以傳遞至下一級的第二移位暫存器Rn+1 的推動訊號，進而周而復始地驅動所有掃描線SLm 、SLm+1 、…。與圖2的掃描驅動電路140類似，掃描驅動電路140A與畫素單元130的製程也是整合在一起的，而掃描驅動電路140A亦為俗稱的GOA電路。
請參照圖3，在本實施例中，匯流線BL劃分為匯流線BLo 以及匯流線BLe 。匯流線BLo 與第一移位暫存器Rn 電性連接。匯流線BLe 與第二移位暫存器Rn+1 電性連接。匯流線BLo 與匯流線BLe 其中之一（例如：匯流線BLo ）位於基板110的第一表面110c上。匯流線BLo 與匯流線BLe 之另一（例如：匯流線BLe ）位於基板110的第二表面110d上。第一表面110c具有法線方向N。匯流線BLo 與匯流線BLe 在法線方向N上可選擇性地對齊。然而，本發明不限於此，在其他實施例中，匯流線BLe 與匯流線BLo 在法線方向N上亦可錯開，以下將於後續段落中，配合其他圖示說明之。
請參照圖3及圖4，至少有一條匯流線BL位於基板110的第二表面110d上，而位於第二表面110d上的匯流線BL是透過至少一導電物120A與對應的一條掃描線SLm+1 電性連接。舉例而言，在本實施例中，匯流線BLe 位於基板110的第二表面110d上，而位於第二表面110d上的匯流線BLe 是透過至少一導電物120A與對應的一條掃描線SLm+1 電性連接。詳言之，匯流線BLe 先是與位於同一第二表面110d的第二移位暫存器Rn+1 電性連接。然後，第二移位暫存器Rn+1 的輸出訊號端K再透過導電物120A與對應的一條掃描線SLm+1 電性連接，進而使位於第二表面110d上的至少一匯流線BL透過導電物120A與對應的掃描線SLm+1 電性連接。
請參照圖3，在畫素陣列基板100A中，匯流線BLo 位於基板110的第一表面110c，而位於第二表面110d的匯流線BLe 可透過導電物120A與對應的一條掃描線SLm+1 連接。換言之，利用導電物120A，掃描驅動電路140A的部份構件可設置於第一表面110c上，而掃描驅動電路140A的另一部份構件可設置於第二表面110d上。藉此，掃描驅動電路140A整體在第一表面110c上的正投影面積便可縮小，進而使周邊區110b的寬度W可縮減。具體而言，相較於掃描驅動電路整體均設置在基板同一表面的習知畫素陣列基板，本實施例之畫素陣列基板100A周邊區110b的寬度W可減少20%以上，進而使得採用畫素陣列基板100A的顯示面板易於實現超窄邊框。
請參照圖3，第一移位暫存器Rn 接收來自匯流線BL的初始訊號後，除了將初始訊號轉換為對應第m條掃描線SLm 的驅動訊號之外，還需產生用以傳遞至下一級（即第n+1級）的第二移位暫存器Rn+1 的推動訊號，進而周而復始地驅動所有掃描線SLm 、SLm+1 、…。因此，相鄰二級的第一、二移位暫存器Rn 、Rn+1 需彼此電性連接。請參照圖3及圖4，在本實施例中，由於相鄰二級的第一、二移位暫存器Rn 、Rn+1 分別位於基板110的第一、二表面110c、110d，因此畫素陣列基板100A可更進一步包括導電物150，導電物150設置在貫穿第一、二表面110c、110d的穿孔V2中，而相鄰二級的第一、二移位暫存器Rn 、Rn+1 可利用導電物150彼此電性連接。
請參照圖4，詳言之，第一移位暫存器Rn 接包括第一電晶體T1。第一電晶體T1包括設置於第一表面110c上的第一閘極G1、設置於第一閘極G1上的第一閘極絕緣層GI1、設置於第一閘極絕緣層GI1上的第一通道CH1、設置於第一通道CH1上的第一源極S1與第一汲極D1。第一源極S1或第一汲極D1與相對應的匯流線BL（繪於圖3）電性連接。請參照圖3及圖4，舉例而言，第一移位暫存器Rn 的第一源極S1或第一汲極D1是與匯流線BLo 電性連接。請參照圖4，第二移位暫存器Rn+1 接包括第二電晶體T2。第二電晶體T2包括設置於第二表面110d上的第二閘極G2、設置於第二閘極G2上的第二閘極絕緣層GI2、設置於第二閘極絕緣層GI2上的第二通道CH2、設置於第二通道CH2上的第二源極S2與第二汲極D2。第二源極S2或第二汲極D2與相對應的匯流線BL電性連接。請參照圖3及圖4，舉例而言，第二移位暫存器Rn+1 的第二源極S2或第二汲極D2是與偶數級匯流線BLe 電性連接。特別是，如圖4所示，第一移位暫存器Rn 的第一電晶體T1與第二移位暫存器Rn+1 的第二電晶體T2是透過導電物150彼此電性連接。更進一步地說，第一移位暫存器Rn 更包括與第一電晶體T1電性連接的第一訊號接墊P1，而第二移位暫存器Rn+1 更包括與第二電晶體T2電性連接的第二訊號接墊P2。第一訊號接墊P1是透過導電物150與第二訊號接墊P2電性連接，進而使第一電晶體T1與第二電晶體T2彼此電性連接。
值得注意的是，如圖4所示，第二電晶體T2的第二通道CH2位於基板110的第二表面110d與第二閘極G2之間。換言之，第二電晶體T2可為頂部閘極型電晶體（top gate TFT）。如此一來，當光線（例如：背光源發出的光線）沿著第二表面110d指向第一表面110c的方向d照射畫素陣列基板100A時，第二電晶體T2的第二閘極G2可遮蔽第二通道CH2，進而減少第二電晶體T2的光漏電流。另一方向，配置於第一表面110c的第一電晶體T1可選擇設計為底部閘極型電晶體（bottom gate TFT），而第一閘極G1位於第一通道CH1與基板110的第一表面110c之間。藉此，當光線沿著方向d照射畫素陣列基板100A時，第一電晶體T1的第一閘極G1可遮蔽第一通道CH1，進而減少第一電晶體T1的光漏電流。在本實施例中，第一、二電晶體T1、T2可選擇性地對齊。然而，本發明不限於此，在其他實施例中，當第一電晶體T1為底部閘極型電晶體時，第一、二電晶體T1、T2亦可錯開。
需說明的是，本發明並不限制，第一電晶體T1必須為底部或頂部閘極型電晶體，亦不限制第一、二電晶體T1、T2必須對齊或錯開。以下以圖5為例說明。圖5為本發明再一實施例之畫素陣列基板的剖面示意圖。圖5的畫素陣列基板100B與圖4的畫素陣列基板100A類似，因此，相同或相對應的元件，以相同或相對應的標號表示。在圖5的實施例中，第一電晶體T1’亦可選擇性地為頂部閘極型電晶體。此時，較佳的是，令第一電晶體T1’與第二電晶體T2對齊，以使第二電晶體T2的第二閘極G2遮蔽第一電晶體T1’的第一通道CH1，以降低第一電晶體T1’的光漏電流，但本發明不以此為限。
圖6為本發明一實施例之畫素陣列基板的立體示意圖。圖6畫素陣列基板100C與圖4的畫素陣列基板100A類似，因此相同或相對應的元件，以相同或相對應的標號表示。畫素陣列基板100C與畫素陣列基板100A的主要差異在於：畫素陣列基板100C之匯流線BL的分佈方式與畫素陣列基板100A之匯流線BL的分佈方式不同。以下主要說明此差異處，二者相同之處還請依圖6中的標號對應地參照前述說明，於此便不再重述。
請參照圖6，畫素陣列基板100C包括基板110、至少一導電物120A、多個畫素單元130、多條資料線DL、多條掃描線SLm 、SLm+1 以及掃描驅動電路140C。基板110具有顯示區110a、顯示區110a外的周邊區110b、第一表面110c以及相對於第一表面110c的第二表面110d。周邊區110b設有貫穿第一表面110c與第二表面110d的至少一穿孔V1。至少一導電物120A設置於至少一穿孔V1中。
多個畫素單元130配置於基板110的顯示區110a及基板110的第一表面110c上。每一畫素單元130包括主動元件T及畫素電極132。畫素電極132與主動元件T的汲極D電性連接。多條掃描線SLm 、SLm+1 配置於基板110的第一表面110c上。每一條掃描線SLm 、SLm+1 與多個畫素單元130的閘極G電性連接。多條資料線DL配置於基板110的第一表面110c上，且越過多條掃描線SLm 、SLm+1 。每一條資料線DL與多個畫素單元130的源極S電性連接。掃描驅動電路140C配置於基板110的周邊區110b。掃描驅動電路140C具有多個第一、二移位暫存器Rn 、Rn+1 和多條匯流線BL。第一、二移位暫存器Rn 、Rn+1 電性連接於匯流線BL與掃描線SLm 、SLm+1 之間。
至少有一條匯流線BL位於基板110的第二表面110d上，而位於第二表面110d上的匯流線BL是透過至少一導電物120A與對應的一條掃描線SLm+1 電性連接。舉例而言，在圖6的實施例中，匯流線BL劃分為匯流線BLo 以及匯流線BLe 。匯流線BLo 位於基板110的第一表面110c上。匯流線BLe 位於基板110的第二表面110d上。位於第二表面110d的匯流線BLe 是透過導電物120A與對應的一條掃描線SLm+1 電性連接。與圖4之畫素陣列基板100A不同的是，在畫素陣列基板100C中，匯流線BLo 與匯流線BLe 在法線方向N上可以是錯開的。藉此，匯流線BLo 與匯流線BLe 之間的距離可增加，而使匯流線BLo 與匯流線BLe 之間的耦合電容值變小，以更進一步地降低閘極驅動電路140C的負載。此外，畫素陣列基板100C具有與畫素陣列基板100A類似的功效及優點，於此便不再重述。
綜上所述，在本發明一實施例的畫素陣列基板中，至少有一條匯流線位於基板的第二表面上，而所述匯流線利用穿過基板之第一、二表面的導電物與對應的一條掃描線電性連接。換言之，利用貫穿基板的導電物，掃描驅動電路的部份構件可設置於基板的第一表面上，而掃描驅動電路的另一部份構件可設置於基板的第二表面上。藉此，掃描驅動電路整體在基板表面上的正投影面積便可縮小。意即，畫素陣列基板周邊區的寬度可縮減，而有助於採用所述畫素陣列基板的顯示面板實現超窄邊框。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100A、100B、100C‧‧‧畫素陣列基板
110‧‧‧基板
110a‧‧‧顯示區
110b‧‧‧周邊區
110c‧‧‧第一表面
110d‧‧‧第二表面
120、120A、150‧‧‧導電物
130‧‧‧畫素單元
132‧‧‧畫素電極
140、140A、140C‧‧‧掃描驅動電路
A-A’、B-B’、C-C’、D-D’‧‧‧剖線
BL、BLo 、BLe‧‧‧匯流線
CH、CH1、CH2、CH3‧‧‧通道
D、D1、D2、D3‧‧‧汲極
DL‧‧‧資料線
d‧‧‧方向
N‧‧‧法線方向
G、G1、G2、G3‧‧‧閘極
GI、GI1、GI2‧‧‧閘極絕緣層
K‧‧‧輸出訊號端
P1、P2‧‧‧訊號接墊
PV‧‧‧絕緣層
Rn、Rn+1‧‧‧移位暫存器
S、S1、S2、S3‧‧‧源極
SLm、SLm+1‧‧‧掃描線
T、T3‧‧‧主動元件
T1、T2、T1’‧‧‧電晶體
t‧‧‧厚度
V1、V2‧‧‧穿孔
W‧‧‧寬度
圖1為本發明一實施例之畫素陣列基板的立體示意圖。 圖2為本發明一實施例之畫素陣列基板的剖面示意圖。 圖3為本發明另一實施例之畫素陣列基板的立體示意圖。 圖4為本發明另一實施例之畫素陣列基板的剖面示意圖。 圖5為本發明再一實施例之畫素陣列基板的剖面示意圖。 圖6為本發明一實施例之畫素陣列基板的立體示意圖。
100‧‧‧畫素陣列基板
110‧‧‧基板
110a‧‧‧顯示區
110b‧‧‧周邊區
110c‧‧‧第一表面
110d‧‧‧第二表面
120‧‧‧導電物
130‧‧‧畫素單元
132‧‧‧畫素電極
140‧‧‧掃描驅動電路
A-A’、B-B’‧‧‧剖線
BL‧‧‧匯流線
DL‧‧‧資料線
D‧‧‧汲極
G‧‧‧閘極
Rn、Rn+1‧‧‧移位暫存器
SLm、SLm+1‧‧‧掃描線
S‧‧‧源極
T‧‧‧主動元件
t‧‧‧厚度
V1‧‧‧穿孔
W‧‧‧寬度

Claims (9)

  1. 一種畫素陣列基板，包括： 一基板，具有一第一表面、一第二表面與至少一穿孔，其中該第一表面與該第二表面相對，且該至少一穿孔貫穿該第一表面與該第二表面； 至少一導電物，設置於該至少一穿孔中； 多個畫素單元，配置於該第一表面上，至少一該多個畫素單元包括： 一主動元件，具有一閘極、與該閘極重疊設置的一通道以及分別與該通道二側電性連接的一源極與一汲極；以及 一畫素電極，與該汲極電性連接； 多條資料線，配置於該第一表面上，且該些畫素單元與所對應的該些資料線的其中一條電性連接； 多條掃描線，配置於該第一表面上，且該些畫素單元與所對應的該些掃描線的其中一條電性連接； 至少一移位暫存器，位於該第一表面上，用以傳遞一第一閘極訊號至對應的該些掃描線；以及 至少一匯流線，藉由該至少一導電物與該至少一移位暫存器電性連接。
  2. 如申請專利範圍第1項所述的畫素陣列基板，其中該至少一導電物為複數個導電物，且該至少一移位暫存器更包括： 一第一移位暫存器，位於該第一表面上；以及 一第二移位暫存器，位於該第二表面上； 其中該第一移位暫存器與該第二移位暫存器藉由其中之一的該些導電物電性連接，且該第一移位暫存器與該第二移位暫存器於一法線方向上重疊；    該些掃描線包括：      多條第一掃描線，該些第一掃描線電性連接該第一移位暫存器且用以接收該第一移位暫存器提供的該第一閘極訊號；以及 多條第二掃描線，該些第二掃描線電性連接該第二移位暫存器且用以接收該第二移位暫存器提供的一第二閘極訊號； 其中，該些第一掃描線與該些第二掃描線相互交錯排列。
  3. 如申請專利範圍第2項所述的畫素陣列基板，其中該第二移位暫存器藉由其中之一的該些導電物與該些第二掃描線電性連接。
  4. 如申請專利範圍第2項所述的畫素陣列基板，其中該至少一匯流線更包括：     多條第一匯流線，位於該第一表面並透過該第一移位暫存器與該些第一掃描線電性連接；以及   多條第二匯流線，位於該第二表面並透過該第二移位暫存器與該些第二掃描線電性連接，其中該些第一匯流線與該些第二匯流線在該法線方向上對齊或錯開。
  5. 如申請專利範圍第2項所述的畫素陣列基板，其中該第一移位暫存器與該第二移位暫存器分別具有一第一電晶體以及一第二電晶體，該第二電晶體透過其中之一的該些導電物與該第一電晶體電性連接，該第一電晶體包括： 一第一閘極，設置於該第一表面上； 一第一閘極絕緣層，設置於該第一閘極上； 一第一通道，設置於該第一閘極絕緣層上； 一第一源極與一第一汲極，設置於該第一通道上，且該第一源極或該第一汲極與相對應的該至少一匯流線電性連接。
  6. 如申請專利範圍第5項所述的畫素陣列基板，其中該第二電晶體包括： 一第二通道，設置於該第二表面； 一第二源極與一第二汲極，設置於該第二通道遠離該基板的一側，且該第二源極或該第二汲極與相對應的該匯流線電性連接； 一第二閘極絕緣層，覆蓋該第二通道、該第二源極、該第二汲極與該第二表面；以及 一第二閘極，設置於該第二閘極絕緣層遠離該第二通道的一側，其中該第二通道位於該基板的該第二表面與該第二閘極之間。
  7. 如申請專利範圍第6項所述的畫素陣列基板，其中該第一閘極位於該第一通道與該基板的該第一表面之間。
  8. 一種畫素陣列基板，包括： 一基板，具有一第一表面、一第二表面與至少一穿孔，其中該第一表面與該第二表面相對，且該至少一穿孔貫穿該第一表面與該第二表面； 至少一導電物，設置於該至少一穿孔中； 多個畫素單元，配置於該顯示區及該第一表面上，每一該畫素單元包括： 一主動元件，具有一閘極、與該閘極重疊設置的一通道以及分別與該通道二側電性連接的一源極與一汲極；以及 一畫素電極，與該汲極電性連接，該閘極、該通道、該源極、該汲極以及該畫素電極位於該基板的同一側； 多條資料線，配置於該第一表面上，且該些畫素單元與所對應的該些資料線的其中一條電性連接； 多條掃描線，配置於該第一表面上，且該些畫素單元與所對應的該些掃描線的其中一條電性連接； 一第一移位暫存器，位於該第一表面上，用以傳遞一第一閘極訊號至對應的該些掃描線；以及 一第二移位暫存器，位於該第二表面上，用以傳遞一第二閘極訊號至對應的該些掃描線，其中， 該第一移位暫存器與該第二移位暫存器分別具有一第一電晶體以及一第二電晶體，該第二電晶體透過該至少一導電物與該第一電晶體電性連接，該第一電晶體包括： 一第一閘極，設置於該第一表面上； 一第一閘極絕緣層，設置於該第一閘極上； 一第一通道，設置於該第一閘極絕緣層上； 一第一源極與一第一汲極，設置於該第一通道上；以及 該第二電晶體包括： 一第二閘極，設置於該第二表面上； 一第二閘極絕緣層，設置於該第二閘極上； 一第二通道，設置於該第二閘極絕緣層上； 一第二源極與一第二汲極，設置於該第二通道上，其中該第二通道位於該基板的該第二表面與該第二閘極之間。
  9. 如申請專利範圍第8項所述的畫素陣列基板，其中該第一閘極位於該第一通道與該基板的該第一表面之間。
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