TW201712838A - 自行屏蔽的系統級封裝模組 - Google Patents

Abstract

本發明揭示一種系統級封裝(SiP)，其使用一EMI(電磁干擾)屏蔽罩以抑制該SiP內之組件上之EMI或其他電干擾。一金屬屏蔽罩可形成於該SiP上方。該金屬屏蔽罩可電耦接至一印刷電路板(PCB)中之一接地層以在該SiP周圍形成該EMI屏蔽罩。該SiP之基板可包括沿該基板之末端部分中之垂直壁之至少一些金屬化物。該金屬化物可提供一較大接觸面積以將金屬屏蔽罩耦接至該PCB中之接地層之一接地環。沿該基板之該等末端部分中之該等垂直壁之該金屬化物可在單體化之前在一共同基板中形成為貫穿金屬通孔以形成該SiP。

Description

自行屏蔽的系統級封裝模組

本文所描述之實施例係關於系統級封裝(SiP)及用於製造SiP之方法。更具體言之，本文所描述之實施例係關於用於使SiP免受電磁干擾的系統及方法。

SiP(系統級封裝(system in package)或系統級封裝(system-in-a-package))包括包圍在單個模組(例如，單個封裝)中之一或多個積體電路。SiP可執行電子系統之許多(或所有)功能。SiP通常用於較小電子器件內部，該等電子器件諸如(但不限於)行動電話、數位音樂播放機及平板電腦。SiP之實例可包括與安裝在單個基板上之被動組件(例如，電阻器及電容器)組合之幾個晶片(例如，專用處理器、DRAM，及/或快閃記憶體)。將所有組件安裝在單個基板上提供可在多晶片封裝中構建之完整功能單元，且可需要少量外部組件以使器件工作。SiP之缺點為封裝中任何有缺陷的晶片將使封裝積體電路不起作用，即使同一封裝中之所有剩餘模組均起作用。

由於電磁(例如，射頻(RF))輻射及電磁傳導，EMI(「電磁干擾」)為電系統中之非所要效應。電磁輻射及電磁傳導在EM場之傳播方式中為不同的。與由感應引起的輻射EMI相反，傳導EMI係由導體之實體接觸引起。導體之EM場中之電磁干擾將不再受限於導體之表面且可自其遠離輻射。兩個輻射電磁場之間的相互感應可導致EMI。

歸因於EMI，導體周圍的電磁場不再均勻地分佈(例如，導致趨膚效應、鄰近效應、滯後損失、瞬變、電壓下降、電磁干擾、EMP/HEMP、渦流損失、諧波失真，及材料之磁導率降低)。

EMI可為傳導的及/或輻射的，且其行為取決於操作之頻率且在較高頻率下無法控制。對於較低頻率，EMI由傳導引起(例如，導致趨膚效應)，且對於較高頻率，其由輻射引起(例如，導致鄰近效應)。

高頻電磁信號使每個導體成為天線，意謂其可產生及吸收電磁場。就印刷電路板(「PCB」)而言，其由焊接至板之電容器及半導體器件組成，電容器及焊接充當天線，從而產生及吸收電磁場。此等板上之晶片彼此十分接近以使得傳導及輻射EMI之機會很大。以板之箱連接至地面且輻射EMI典型地分流至地面的方式設計板。技術進步已大幅度減少了晶片板及電子器件之大小且將SiP與其他組件一起定位得越來越近。然而，組件之間的距離減小意謂晶片(例如，SiP)亦對EMI變得更敏感。通常電磁屏蔽用以抑制EMI效應。然而，用於SiP之EMI屏蔽可能難以且充分處理以整合至SiP結構中。

圖1描繪用於提供SiP之EMI屏蔽之實例的側視圖橫截面圖像。SiP 100包括矽晶粒102及耦接至基板106之上表面的被動器件104。基板106可為兩層基板(例如，具有一核心及兩個金屬層之基板)。矽晶粒102及被動器件104囊封在囊封物108中。端子110可耦接至基板106之下表面。底部填充材料112(例如，阻焊劑)可形成於端子110周圍的基板106之下表面上。

端子110可將SiP 100耦接至印刷電路板(PCB)114。PCB 114可為(例如)多層PCB。屏蔽罩116形成於SiP 100之囊封物108上方。屏蔽罩116為金屬屏蔽罩。如圖1中所展示，為形成用於SiP 100之EMI屏蔽罩，屏蔽罩116在基板106之端部(側面)上之屏蔽罩的下邊緣處(虛線圈內部)與接地環118接觸。接地環118將屏蔽罩116耦接至基板106之下 表面上之最外端子110'。端子110'耦接至PCB 114中之選路，其將端子(及屏蔽罩116)連接至PCB之最底部表面處之接地層120。當屏蔽罩116及接地層120電耦接時，如圖1中所展示，其一起在SiP 100周圍形成EMI屏蔽罩122(例如，法拉第籠)。

在製造圖1中展示之屏蔽罩結構時出現的問題為難以保證屏蔽罩116與接地環118之間的電連接。圖2描繪具有未連接之屏蔽罩116及接地環118的基板106之末端部分的放大橫截面圖像。通常，在用於屏蔽罩116之材料之濺鍍(或電鍍)期間，將SiP 100置放在黏附表面(例如，膠帶)上或在具有經升高壁之夾具凹穴中以抑制基板106之下表面上之金屬沈積。黏附表面或夾具凹穴之壁可在基板106之末端部分周圍形成區域124，如圖2所展示。舉例而言，黏附表面可沿基板106之側表面向上延伸或夾具凹穴之壁可接觸或非常接近該基板之側表面。

區域124對於基板106之側表面上之屏蔽材料之金屬沈積可為不可接近的。缺乏金屬沈積可在屏蔽罩116與接地環118之間形成間隙126。在一些情況下，間隙126可包括相對於模組之其他區域，具有較小金屬沈積厚度(且因此較高電阻率)之區域。間隙126抑制屏蔽罩116與接地環118之間的電接觸(例如，金屬與金屬接觸)。歸因於區域124之金屬沈積之不可接近性為一特定問題，此係因為接地環118具有較小厚度(大約10μm至15μm)，其為屏蔽罩116提供較小目標區域以接觸。由於基板變得越來越薄，因此接觸接地環將變得更加困難。如圖2中所展示，在屏蔽罩116與接地環118之間無接觸之情況下，難以形成完整EMI屏蔽罩，此係因為屏蔽罩與接地層120之間無電接觸(展示於圖1中)。因此，如圖2中所展示，EMI屏蔽罩122為不完整屏蔽罩。

在某些實施例中，金屬屏蔽罩形成於系統級封裝(SiP)上方。SiP可包括一或多個晶粒(例如，處理器及/或記憶體晶粒)及耦接至基板之 上表面的一或多個被動器件(例如，電阻器及/或電容器)。基板之上表面及晶粒及被動器件可囊封於囊封物中。基板之下表面上之端子可將SiP耦接至印刷電路板(PCB)。

在某些實施例中，金屬屏蔽罩電耦接至PCB中之接地層以在SiP周圍形成EMI屏蔽罩。EMI屏蔽罩可抑制SiP內之組件上之EMI或其他電干擾。在某些實施例中，金屬屏蔽罩耦接至沿基板之末端部分中之垂直壁之至少一些金屬化物。沿基板之末端部分中之垂直壁的金屬化物可為經由共同基板形成的貫穿通孔之通孔金屬化物，其在共同基板之單體化後保留以形成SiP。SiP之基板可為在單體化之後保留之共同基板之一部分。

在某些實施例中，接地環將基板之下表面上之最外端子耦接至沿基板之末端部分中之垂直壁之金屬化物。當SiP耦接至PCB時，基板之下表面上之最外端子可耦接至PCB中之接地層。因此，當金屬屏蔽罩耦接至沿基板之末端部分中之垂直壁之金屬化物時，金屬屏蔽罩耦接至PCB中之接地層。沿基板之末端部分中之垂直壁之金屬化物可提供較大接觸面積以將金屬屏蔽罩耦接至接地環以確保PCB中之屏蔽罩與接地層之間的連接。

儘管本發明中所描述之實施例可容易具有各種修改及替代形式，但在圖中藉由實例來展示其特定實施例且將在本文中詳細描述。然而應理解，該等圖式及對其之詳細描述並非意欲將實施例限於所揭示之特定形式，而正相反，本發明意欲涵蓋屬於附屬申請專利範圍之精神及範疇內的所有修改、等效物或替代物。本文中所使用之標題僅為達成組織性目的，且不意欲用以限制該描述之範疇。如貫穿本申請案所使用，詞語「可」係在容許意義(亦即，意謂有可能)而非強制意義(亦 即，意謂必須)予以使用。類似地，詞語「包括」意謂包括但不限於。

可將各種單元、電路或其他組件描述為「經組態以」執行一或多個任務。在此等情況下，「經組態以」為一般意謂「具有電路，該電路」在操作期間執行該或該等任務的結構之寬泛陳述。因而，單元/電路/組件可經組態以執行任務，即使該單元/電路/組件當前未接通亦如此。大體而言，形成對應於「經組態以」之結構的電路可包括硬體電路及/或儲存可執行以實施該操作之程式指令的記憶體。該記憶體可包括揮發性記憶體(諸如靜態或動態隨機存取記憶體)及/或非揮發性記憶體(諸如光學或磁碟儲存器、快閃記憶體、可程式化唯讀記憶體等等)。硬體電路可包括以下之任何組合：邏輯電路、計時儲存器件(諸如，觸發器、寄存器、鎖存器，等等)、有限狀態機、記憶體(諸如，靜態隨機存取記憶體或嵌入式動態隨機存取記憶體)、定製設計電路、可程式化邏輯陣列，等等。類似地，為便於描述，可將各種單元/電路/組件描述為執行一或多個任務。此等描述應被解釋為包括片語「經組態以」。敍述經組態以執行一或多個任務之單元/電路/組件明確地意欲不調用美國專利法第35卷第112條(35 U.S.C.§ 112(f))對彼單元/電路/組件之解釋。

本發明之範疇包括本文中所揭示之任何特徵或特徵之組合(明確地抑或隱含地)，或其任何推廣，而無論其是否減輕本文中所解決之問題中之任一者或所有。因此，可在本申請案(或主張其優先權之申請案)之審查期間將新申請專利範圍公式化為特徵之任何此種組合。詳言之，參考附加申請專利範圍，來自附屬項之特徵可與獨立項之彼等特徵組合，且來自各別獨立項之特徵可以任何適當方式而不僅僅以附加申請專利範圍中所列舉之特定組合來組合。

100‧‧‧系統級封裝(SiP)

102‧‧‧矽晶粒

104‧‧‧被動器件

106‧‧‧基板

108‧‧‧囊封物

110‧‧‧端子

110'‧‧‧端子

112‧‧‧底部填充材料

114‧‧‧印刷電路板(PCB)

116‧‧‧屏蔽罩

118‧‧‧接地環

120‧‧‧接地層

122‧‧‧EMI(電磁干擾)屏蔽罩

124‧‧‧區域

126‧‧‧間隙

300‧‧‧系統級封裝(SiP)

302‧‧‧晶粒

304‧‧‧被動器件

306‧‧‧基板

308‧‧‧端子

310‧‧‧端子

312‧‧‧端子

312'‧‧‧端子

314‧‧‧底部填充材料

316‧‧‧囊封物

318‧‧‧虛線

320‧‧‧共同基板

322‧‧‧貫穿通孔

324‧‧‧通孔金屬化物

326‧‧‧接地環

328‧‧‧屏蔽罩

350‧‧‧印刷電路板(PCB)

352‧‧‧接地層

354‧‧‧端子

356‧‧‧EMI屏蔽罩

600‧‧‧黏附表面

602‧‧‧金屬化物夾具

700‧‧‧金屬化物夾具

702‧‧‧壁

704‧‧‧底座

1300‧‧‧部分

1300'‧‧‧部分

結合附圖，藉由參考根據本發明中所描述之實施例的當前較佳但仍為說明性的實施例之以下詳細描述將較充分瞭解本發明中所描述之實施例之方法及裝置的特徵及優點，其中：圖1描繪用於提供SiP之EMI屏蔽的實例之側視圖橫截圖像。

圖2描繪具有未連接之屏蔽罩及接地環之基板之末端部分的放大橫截面圖像。

圖3描繪系統級封裝(SiP)之一實施例之側視圖橫截面圖像。

圖4描繪單體化之後的SiP之一實施例之側視圖橫截面圖像。

圖5描繪具有屏蔽罩之SiP之一實施例的側視圖橫截面圖像。

圖6描繪黏附表面上之SiP之一實施例的側視圖橫截面圖像。

圖7描繪金屬化物夾具上之SiP之一實施例的側視圖橫截面圖像。

圖8描繪具有耦接至通孔金屬化物之屏蔽罩之基板之末端部分的放大橫截面圖像。

圖9描繪在金屬沈積以形成屏蔽罩期間黏附表面上之複數個SiP之一實施例的側視圖橫截面圖像。

圖10描繪在金屬沈積以形成屏蔽罩期間金屬化物夾具上之複數個SiP之一實施例的側視圖橫截面圖像。

圖11描繪耦接至印刷電路板(PCB)之SiP之一實施例之側視圖橫截面圖像。

圖12描繪圖11中所描繪之實施例之俯視圖圖像，其展示形成於PCB上之SiP之周邊周圍的端子及金屬化物。

圖13描繪在單體化之前的SiP中之部分之一實施例的放大俯視圖圖像。

圖14描繪在非線性圖案中具有貫穿通孔之SiP之部分之一實施例的俯視圖圖像。

圖15描繪在交錯圖案中具有貫穿通孔之單體化之前的SiP之一實施例的俯視圖圖像。

本說明書包括對「一個實施例」或「一實施例」之參考。片語 「在一個實施例中」或「在一實施例中」之出現未必係指同一實施例，但通常預期包括特徵之任何組合的實施例，除非本文中明確地否認有關。可以與本發明一致之任何適合方式來組合特定特徵、結構或特性。

圖3描繪系統級封裝(SiP)之一實施例之側視圖橫截面圖像。在某些實施例中，SiP 300包括晶粒302及耦接至基板306之上表面之被動器件304。在一些實施例中，SiP 300僅包括被動器件304(例如，SiP為被動SiP)。在一些實施例中，SiP 300包括一個以上之晶粒302。舉例而言，晶粒302可包括矽晶粒或積體電路晶粒，諸如處理器晶粒或邏輯晶粒。在一些實施例中，晶粒302包括DRAM或其他記憶體晶粒。被動器件304可包括被動組件，諸如(但不限於)電阻器及電容器。晶粒302可耦接至具有端子308之基板306。端子310可將被動器件304耦接至基板306。在某些實施例中，端子308及端子310包括襯墊、焊料凸塊，或襯墊與焊料凸塊之組合。

基板306可為諸如無核心基板之薄基板或具有金屬層之介電質核心基板。在某些實施例中，基板306為具有介電質核心及兩個金屬層之兩層基板。在某些實施例中，基板306具有至多約60μm之厚度。在一些實施例中，基板306具有至多約100μm、至多約75μm或至多約50μm之厚度。

在某些實施例中，端子312耦接至基板306之下表面。端子312可包括襯墊、焊料凸塊、或襯墊與焊料凸塊之組合。底部填充材料314可大體上環繞基板306之下表面上之端子312。底部填充材料314可為(例如)阻焊劑。端子312經由底部填充材料314曝露以使得該等端子可將SiP 300耦接至另一組件或器件(例如，印刷電路板)。

在某些實施例中，囊封物316形成於基板306之上表面之至少部分上方。囊封物316可包括(但不限於)聚合物或模製化合物，諸如包 覆模或經曝露模製化合物。囊封物316可囊封基板306之上表面上之晶粒302及被動器件304。囊封晶粒302及被動器件304可保護晶粒及被動器件。

如圖3中所描繪，在SiP之單體化前展示SiP 300。在單體化之前，SiP 300與複數個額外SiP一起形成於共同基板上。在共同基板上將SiP隔開以提供SiP之間的空間以將SiP單體化(分離)成單獨的SiP。如圖3所示，虛線318表示SiP 300之單體化之位置的一實施例。共同基板320可延伸超出虛線318(例如，共同基板320支撐包括SiP 300之複數個SiP)。共同基板320可為(例如)用於基板306之上述兩層基板。基板306可為虛線318之間的共同基板320之部分。

在某些實施例中，如圖3所示，貫穿通孔322形成於虛線318處或附近的共同基板320中。因此，貫穿通孔322可形成於基板306之末端部分中。貫穿通孔322可包括通過共同基板320之通孔金屬化物324。形成共同基板320中之貫穿通孔322及通孔金屬化物324之方法可為用於形成SiP之共同基板之當前方法的簡單修改。在一些實施例中，通孔金屬化物324部分地在共同基板320之表面上(例如，在超出通過該基板之通孔之垂直壁之表面上)延伸。在某些實施例中，通孔金屬化物324中之至少一部分耦接至接地環326。接地環326可包括耦接至端子312'(基板306之下表面上之最外端子)之金屬化物。因此，通孔金屬化物324通過接地環326耦接至端子312'。

在複數個SiP(包括SiP 300)形成於共同基板320上之後(例如，在SiP之囊封之後)，SiP及共同基板可沿虛線318單體化(例如，切或鋸)以形成單獨的SiP。圖4描繪在單體化之後的SiP 300之一實施例之側視圖橫截面圖像。如圖4中所展示，在單體化之後，基板306可包括在基板之末端部分中之至少一些通孔金屬化物324。在某些實施例中，至少一些通孔金屬化物324在單體化之後沿基板306之末端部分中之大體 上垂直的壁保留。因此，只要一些通孔金屬化物在單體化之後保留，則虛線318(例如，展示於圖3中之單體化「切割」)之位置為可調節的(或可撓的)。通孔金屬化物324之厚度亦可為不同鋸(或雷射)切割寬度提供公差或鋸(或雷射)中之對準誤差。

在藉由單體化形成SiP 300之後，屏蔽罩328可形成於該SiP上方。圖5描繪具有屏蔽罩之SiP 300之一實施例的側視圖橫截面圖像。在某些實施例中，屏蔽罩328形成於囊封物316上方且沿基板306之末端部分中之大體上垂直的壁。在某些實施例中，屏蔽罩328藉由諸如SiP 300上之濺鍍或電鍍之金屬沈積形成。

屏蔽罩328可為(例如)銅屏蔽罩。在一些實施例中，不鏽鋼之薄層形成於銅屏蔽罩上以保護該銅。在一些實施例中，屏蔽罩328包括具有約5μm與約10μm之間的厚度的銅，在該銅上方具有約1μm厚度之不鏽鋼層。在一些實施例中，屏蔽罩328可包括鋁、肥粒鐵、羰基鐵、不鏽鋼、鎳銀、低碳鋼、矽鐵鋼、箔、導電樹脂，及能夠封鎖或吸收EMI、RFI(射頻干擾)及其他器件間干擾之其他金屬及複合物。在一些實施例中，屏蔽罩328可包括諸如碳黑或薄鋁片的非金屬材料以減小EMI及RFI之效應。對於非金屬材料，可藉由層壓、噴霧或噴塗來塗覆屏蔽罩328。在一些實施例中，屏蔽罩328可形成為囊封過程之部分以使得囊封物316包括諸如上文所提及之減小EMI及RFI之效應的材料。

如上所述，在用於屏蔽罩328之金屬的金屬沈積期間(例如，濺鍍或電鍍)，通常將SiP 300置放在黏附表面(例如，膠帶)上或具有經升高壁之夾具凹穴中以抑制基板306之下表面上之金屬沈積。圖6描繪黏附表面600上之SiP 300之一實施例的側視圖橫截面圖像。黏附表面600可為(例如)膠帶。在金屬沈積期間可將黏附表面600置放在金屬化物夾具602上以形成屏蔽罩328。如圖6中所展示，SiP 300可凹陷至黏 附表面600中以使得區域124形成於基板306之末端部分周圍。另外，SiP 300中之翹曲可導致SiP不能正確地擱置在黏附表面600上。可在區域124中抑制沿SiP 300之側壁的金屬沈積。

圖7描繪金屬化物夾具700上之SIP 300之一實施例的側視圖橫截面圖像。在某些實施例中，金屬化夾具700包括經升高壁702，該升高壁在金屬沈積期間形成用於SiP 300之凹穴以形成屏蔽罩328。在一些實施例中，將底部填充材料314擱置或放置在金屬化物夾具700之凹穴中之底座704上。底座704可抑制SiP 300之下側上之金屬沈積。如圖7中所展示，若SiP 300在金屬沈積期間太接近壁702(例如，將SiP置放得太近壁或朝壁移動)，則區域124可在基板306之末端部分周圍形成。另外，SiP 300中之翹曲可導致SiP不能正確地擱置在金屬化物夾具700之凹穴上。可在區域124中抑制沿SiP 300之側壁之金屬沈積。

圖8描繪具有耦接至通孔金屬化物324之屏蔽罩328的基板306之末端部分的放大橫截面圖像。如上所述，歸因於黏附表面或夾具凹穴壁，區域124對於基板之側表面上之屏蔽材料之金屬沈積可為不可接近的。如圖8中所展示，通孔金屬化物324可將屏蔽罩328耦接至接地環326。隨著屏蔽罩與通孔金屬化物之間的任何接觸使屏蔽罩耦接至接地環，藉由通孔金屬化物324之存在增加用於將屏蔽罩328連接至接地環326之目標區域屏蔽罩屏蔽罩。因此，用於在金屬沈積期間將屏蔽罩328連接至接地環326之目標區域至少為基板306之厚度，此係因為通孔金屬化物324至少延伸基板306之高度。舉例而言，目標區域可為約100μm，而不具有通孔金屬化物324之目標區域(如圖2中所展示)可為至多約10μm至15μm。因此，即使區域124抑制沿基板306之側壁之一些金屬沈積，屏蔽罩328仍可與沿基板306之末端部分中之大體上垂直的壁的通孔金屬化物324實體及電接觸，且屏蔽罩電耦接至接地環126，如圖5及圖8所展示。因此，較大目標區域增加在屏蔽罩328 與接地環326之間形成連接之可靠性，從而增加SiP 300之良率降低形成SiP之成本。

應理解，可同步處理多個SiP以在大體上相同的時間在SiP中之每一者上形成屏蔽罩。舉例而言，複數個SiP可置放在黏附表面600(展示於6圖中)上或金屬化物夾具700(展示於圖7中)上。圖9描繪在金屬沈積以形成屏蔽罩期間在黏附表面600上之複數個SiP 300之一實施例的側視圖橫截面圖像。圖10描繪在金屬沈積以形成屏蔽罩期間在金屬化物夾具700上之複數個SiP 300之一實施例的側視圖橫截面圖像。

在屏蔽罩328形成於SiP 300(如圖5中所展示)上之後，SiP可耦接至印刷電路板。圖11描繪耦接至印刷電路板(PCB)350之SiP 300之一實施例的側視圖橫截面圖像。圖12描繪圖11中描繪之實施例之俯視圖圖像，其展示形成於PCB 350上之SiP 300之周邊周圍的端子312'及金屬化物324。在某些實施例中，PCB 350為多層PCB。在某些實施例中，PCB 350包括在PCB之最底部表面處之接地層352。接地層352可耦接至PCB 350之上表面上之端子354。

如圖11中所展示，端子354可耦接至SiP 300上之最外端子312'中之一或多者。因此，歸因於最外端子312'與通過接地環326及通孔金屬化物324之屏蔽罩328之間的互聯，接地層352耦接至屏蔽罩328。在某些實施例中，接地層352及屏蔽罩328之耦接在SiP 300周圍形成EMI屏蔽罩356(例如，法拉第籠或圍欄)，如圖11及圖12中所展示。EMI屏蔽罩356可抑制電磁干擾(EMI)、RFI，及/或在SiP之操作期間SiP 300中之組件(例如，晶粒302及被動器件304)上之其他器件間干擾。

圖13描繪在通過金屬化物324單體化之前的自圖12之SiP 300中之部分1300之一實施例的放大俯視圖圖像(例如，金屬化物324如圖3所示)。如圖13中所展示(類似於圖3及圖8中所展示之實施例)，金屬化物324通過貫穿通孔322與基板之表面上之一些金屬化物形成。金屬化物 324與接地環326耦接至端子312'。如上所述，虛線318表示形成SiP 300之用於單體化之線。如圖13中所展示，貫穿通孔322沿虛線318(例如，「單體化線」)大體上平行對準。

在一些實施例中，貫穿通孔322與其他圖案沿單體化線對準。圖14描繪具有沿非線性圖案中之虛線318對準之貫穿通孔322之SiP 300中之部分1300'之一實施例的俯視圖圖像。在某些實施例中，貫穿通孔322沿虛線318佈置在交錯圖案內。在一些實施例中，貫穿通孔322之交錯圖案為貫穿通孔之Z形圖案，如圖14中所展示。

圖15描繪具有沿交錯圖案中之虛線318對準之貫穿通孔322的單體化之前的SiP 300之一實施例的俯視圖圖像。沿虛線318之貫穿通孔322之交錯圖案(展示於圖14及圖15中)可增加單體化位置之公差(例如，虛線318之位置)。舉例而言，若單體化實際上發生在虛線318上方或下方(如其於圖14中所展示)，則沿虛線之貫穿通孔322之交錯圖案增加至少一些金屬化物324在單體化之後沿SiP 300中之基板之邊緣保留之可能性。

鑒於本說明書，本發明中所描述之實施例的各種態樣的進一步修改及替代實施例對於熟習此項技術者將顯而易見。因此，本說明書應理解為僅為說明性的且出於教示熟習此項技術者執行實施例之通用方式之目的。應瞭解，本文中所展示及描述的實施例之形式應視為目前之較佳實施例。元件及材料可替代本文中所說明及描述之元件及材料，部分及製程可顛倒，且可獨立利用實施例之某些特徵，以上所有對具有本說明書之益處的熟習此項技術者將為顯而易見的。可在不背離以下申請專利範圍之精神及範疇的情況下在本文中所描述之元件中作出改變。

300‧‧‧系統級封裝(SiP)

302‧‧‧晶粒

304‧‧‧被動器件

306‧‧‧基板

312'‧‧‧端子

316‧‧‧囊封物

324‧‧‧通孔金屬化物

328‧‧‧屏蔽罩

350‧‧‧印刷電路板(PCB)

352‧‧‧接地層

354‧‧‧端子

356‧‧‧EMI(電磁干擾)屏蔽罩

Claims (20)

1. 一種半導體器件封裝，其包含：一基板，其包含在該基板之末端部分中之介電質，其中該基板包含沿在該基板之該等末端部分中之該介電質之大體上垂直的壁的至少一些金屬化物；至少一個被動組件，其耦接至該基板之一上表面；一接地環，其形成於該基板之一下表面上；複數個端子，其耦接至該基板之該下表面，該等端子經組態以將該基板耦接至一印刷電路板，其中最接近該基板之該等末端部分之該等端子耦接至沿該基板之該等末端部分之該等大體上垂直的壁的該金屬化物，其中該接地環形成於該基板之該下表面上；一囊封物，其至少部分地包圍該基板之該上表面，其中該囊封物囊封該基板之該上表面上之該至少一個被動組件；及形成於該囊封物上方之一屏蔽罩，該屏蔽罩之末端部分沿該金屬化物之一垂直側耦接至該金屬化物，該金屬化物之該垂直側在與在該基板之該等末端部分中之該介電質之該等大體上垂直的壁相對的該金屬化物之一側上，其中該屏蔽罩抑制該半導體器件封裝中之電磁干擾。
2. 如請求項1之封裝，其中該金屬化物中之至少一些形成於該基板之該等末端部分中之該基板之該上表面上。
3. 如請求項1之封裝，其進一步包含耦接至該基板之該上表面且囊封於該囊封物中之至少一個晶粒。
4. 如請求項1之封裝，其中沿該基板之該等末端部分中之該等大體上垂直的壁的該金屬化物包含在該基板之單體化之後自一貫穿 通孔保留之金屬化物。
5. 如請求項1之封裝，其進一步包含至少部分地囊封該基板之該下表面之一底部填充材料，其中該等端子曝露於該底部填充材料之一下表面外。
6. 如請求項1之封裝，其進一步包含耦接至該等端子之一印刷電路板，其中該印刷電路板包含一接地層，且其中該接地層耦接至最接近該基板之該等末端部分之該等端子以使得該接地層耦接至該屏蔽罩。
7. 一種半導體器件封裝，其包含：一基板，其中該基板包含該基板之一第一末端部分中之一第一貫穿通孔之至少部分及該基板之一第二末端部分中之一第二貫穿通孔之至少部分，該第一貫穿通孔及該第二貫穿通孔之該等至少部分包含金屬；至少一個被動組件，其耦接至該基板之一上表面；複數個端子，其耦接至該基板之一下表面，該等端子經組態以將該基板耦接至一印刷電路板，其中最接近該基板之該第一末端部分之一端子耦接至該基板之該第一末端部分中之該第一貫穿通孔之該至少部分，且其中最接近該基板之該第二末端部分之一端子耦接至該基板之該第二末端部分中之該第二貫穿通孔之該至少部分；一囊封物，其至少部分地包圍該基板之該上表面，其中該囊封物囊封在該基板之該上表面上之該至少一個晶粒及該等被動器件；及形成於該囊封物上方之一屏蔽罩，該屏蔽罩之一第一末端部分耦接至該基板之該第一末端部分中之該第一貫穿通孔之該至少部分，且該屏蔽罩之一第二末端部分耦接至該基板之該第二 末端部分中之該第二貫穿通孔之該至少部分，其中該屏蔽罩抑制該半導體器件封裝中之電磁干擾。
8. 如請求項7之封裝，其進一步包含耦接至該基板之該上表面之至少一個晶粒。
9. 如請求項7之封裝，其中該第一貫穿通孔及該第二貫穿通孔之該等至少部分包含在該基板之單體化之後保留之金屬。
10. 如請求項7之封裝，其中該晶粒包含一矽晶粒。
11. 如請求項7之封裝，其中該半導體器件封裝包含一系統級封裝。
12. 如請求項7之封裝，其進一步包含耦接至該等端子之一印刷電路板，其中該印刷電路板包含一接地層，且其中該接地層耦接至最接近該基板之該第一末端部分及該第二末端部分之該等端子以使得該接地層耦接至該屏蔽罩。
13. 如請求項12之封裝，其中該屏蔽罩及該接地層在使用期間在該半導體器件周圍形成一法拉第(Faraday)籠。
14. 一種用於形成一經屏蔽導體器件封裝之方法，其包含：藉由分離該半導體器件封裝之末端部分中之共同基板對形成於該共同基板上之來自複數個半導體器件封裝之一半導體器件封裝單體化，其中該共同基板包含通過該半導體器件封裝之該等末端部分中之該共同基板之金屬化物，且其中該單體化通過該金屬化物之至少部分發生；其中該半導體器件封裝在單體化之後包含：一基板，其包含該共同基板之一部分，其中至少一個被動組件耦接至該基板之一上表面，且複數個端子耦接至該基板之一下表面，該基板之該上表面至少部分地囊封入一囊封物中，且該至少一個晶粒及該等被動器件囊封入該囊封物中，其中該基板包含沿該基板之末端部分中之壁之該金屬化物中 之至少一些，且其中最接近該基板之該等末端部分之該等端子耦接至沿該基板之該等末端部分中之該等大體上垂直的壁的該金屬化物；及在該半導體器件封裝上方形成一屏蔽罩，其中該屏蔽罩包圍該囊封物，且其中該屏蔽罩之至少部分耦接至沿該基板之該等末端部分中之該等壁之該金屬化物，且其中該屏蔽罩抑制該半導體器件封裝中之電磁干擾。
15. 如請求項14之方法，其中至少一個晶粒耦接至該基板之該上表面。
16. 如請求項14之方法，其中通過該共同基板之該金屬化物包含通過該共同基板之金屬之貫穿通孔。
17. 如請求項14之方法，其進一步包含在單體化該半導體器件封裝之後將該半導體器件封裝耦接至一黏附表面，且在該半導體器件封裝耦接至該黏附表面時在該半導體器件封裝上方形成該屏蔽罩。
18. 如請求項14之方法，其進一步包含在單體化該半導體器件封裝之後將該半導體器件封裝放入一夾具上之一凹穴中，及在該半導體器件封裝在該夾具上之該凹穴中時在該半導體器件封裝上方形成該屏蔽罩。
19. 如請求項14之方法，其中形成該屏蔽罩包含在該半導體器件封裝上方濺鍍或電鍍一金屬。
20. 如請求項14之方法，其進一步包含將該半導體器件封裝耦接至具有該等端子中之至少一者之一印刷電路板。