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TW201711166A - 記憶體元件及記憶體系統 - Google Patents

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TW201711166A
TW201711166A TW105116460A TW105116460A TW201711166A TW 201711166 A TW201711166 A TW 201711166A TW 105116460 A TW105116460 A TW 105116460A TW 105116460 A TW105116460 A TW 105116460A TW 201711166 A TW201711166 A TW 201711166A
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memory
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electrodes
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寺田晴彦
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索尼半導體解決方案公司
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Abstract

提供一種，可一面擔保製造上的容易性，一面提供具有適合較高集縮化之結構的記憶體元件。該記憶體元件係具備：在基板之上，於第1方向上從第1個至第n個被依序層積的n個記憶胞單元。n個記憶胞單元係分別具有：1個以上的第1電極；和複數個第2電極，係被設置成分別與該第1電極交叉；和複數個記憶胞，係被設置在第1電極與複數個第2電極之每一者的交叉點，且分別被連接至第1電極與第2電極之雙方；和1條以上的引出線，係被連接至第1電極而形成1個以上的連接部。第(m+1)個之記憶胞單元中的至少1個連接部係位於，與第m個記憶胞單元中由複數個記憶胞所包圍的第m個記憶胞領域在第1方向上重合的位置。

Description

記憶體元件及記憶體系統
本揭露係有關於具備有複數個非揮發性之記憶部的記憶體元件及記憶體系統。
目前為止，在具備有複數個非揮發性之記憶胞的記憶體元件中，其記憶胞的集縮度之提升，正在被研討。近年來，為了對應於記憶胞的更高集縮化，將複數個記憶胞做3維排列的記憶體元件，已被提出(例如參照專利文獻1~3)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-222994號公報
[專利文獻2]國際公開2012/070236號說明書
[專利文獻3]日本特開2011-114011號公報
可是在最近，對記憶胞的高集縮化之需求，又變得更高。
因此，一面擔保製造上的容易性，一面提供具有適合較高集縮化之結構的記憶體元件，係被人們所期望。甚至，提供具備此種記憶體元件的記憶體系統，係被人們所期望。
作為本揭露之一實施形態的記憶體元件係具備：在基板之上，於第1方向上從第1個至第n個被依序層積的n個記憶胞單元。這些n個記憶胞單元係分別具有：1個以上的第1電極；和複數個第2電極，係被設置成分別與該第1電極交叉；和複數個記憶胞，係被設置在1個以上的第1電極與複數個第2電極之每一者的交叉點，且分別被連接至第1電極與第2電極之雙方；和1條以上的引出線，係被連接至第1電極而形成1個以上的連接部。以處，第(m+1)個(m係n以下之自然數)之記憶胞單元中的至少1個連接部係位於，與第m個記憶胞單元中由複數個記憶胞所包圍的第m個記憶胞領域在第1方向上重合的位置。亦即，在該記憶體元件中係被構成為，第1方向上的第m個記憶胞領域的投影像、與第(m+1)個記憶胞單元中的連接部在第1方向上的投影像，係為重合。
作為本揭露之一實施形態的記憶體系統，係具備有：上記的記憶體元件；和進行該記憶體元件之控制的控制部。
在作為本揭露之一實施形態的記憶體元件及記憶體系統中，第(m+1)個記憶胞單元中的至少1個連接部，係被設置在與第m個記憶胞單元中的記憶胞領域重合的位置。因此，就記憶體元件整體而言，可在所定之空間內，具有較多的記憶胞。
若依據作為本揭露之一實施形態的記憶體元件及記憶體系統，則可謀求高集縮化。此外，本揭露之效果係不限定於此，亦可有以下所記載之任一效果。
1‧‧‧記憶體元件
2‧‧‧基板
3‧‧‧連接部
4‧‧‧驅動電路
5‧‧‧介面部
6‧‧‧記憶胞區塊陣列
7‧‧‧控制器
8‧‧‧主機
21‧‧‧第1線狀電極
22‧‧‧第2線狀電極
23‧‧‧第1接觸柱
24‧‧‧第1樑
25‧‧‧引出線
26‧‧‧第2接觸柱
27‧‧‧第2樑
28‧‧‧引出線
31‧‧‧第1接觸柱
32‧‧‧第2接觸柱
41‧‧‧配線
42‧‧‧配線
51‧‧‧接觸柱
52‧‧‧接觸柱
1A‧‧‧記憶體元件
1B‧‧‧記憶體元件
1C‧‧‧記憶體元件
2S‧‧‧主面
30A‧‧‧第1連接部分
30B‧‧‧第2連接部分
3A‧‧‧第1連接部分
3B‧‧‧第2連接部分
41A‧‧‧樑
41B‧‧‧柱
42A‧‧‧樑
42B‧‧‧柱
52A‧‧‧接觸柱
52B‧‧‧接觸柱
53A‧‧‧柱
53B‧‧‧柱
54A‧‧‧樑
54B‧‧‧樑
BL‧‧‧板狀電極
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BLm‧‧‧位元線
CB‧‧‧樑
CB1‧‧‧樑
CB2‧‧‧樑
CB3‧‧‧樑
CB4‧‧‧樑
CL‧‧‧接觸線
CP‧‧‧接觸柱
CP1‧‧‧接觸柱
CP2‧‧‧接觸柱
CP3‧‧‧接觸柱
CP4‧‧‧接觸柱
GSL‧‧‧閘極選擇線
K‧‧‧貫通孔
LL‧‧‧引出線
LL1‧‧‧引出線
LL2‧‧‧引出線
LL3‧‧‧引出線
LL4‧‧‧引出線
MB‧‧‧記憶胞區塊
MC‧‧‧記憶胞
Mm‧‧‧記憶胞單元
MR‧‧‧記憶胞領域
MR1‧‧‧記憶胞領域
MR2‧‧‧記憶胞領域
MR3‧‧‧記憶胞領域
MR4‧‧‧記憶胞領域
MRm‧‧‧記憶胞領域
MU‧‧‧記憶胞單元
MU1‧‧‧記憶胞單元
MU2‧‧‧記憶胞單元
MU3‧‧‧記憶胞單元
MU4‧‧‧記憶胞單元
MUm‧‧‧記憶胞單元
P0‧‧‧層積圖案
P1‧‧‧層積圖案
P2‧‧‧層積圖案
P3‧‧‧層積圖案
PR‧‧‧週邊領域
PR1‧‧‧週邊領域
PR2‧‧‧週邊領域
PR3‧‧‧週邊領域
PR4‧‧‧週邊領域
PRn‧‧‧週邊領域
SEL‧‧‧選擇元件
SL‧‧‧源極線
Tr‧‧‧選擇電晶體
VR‧‧‧電阻變化元件
WL‧‧‧柱狀電極
WL0‧‧‧字組線
WL1‧‧‧字組線
WL2‧‧‧字組線
WL3‧‧‧字組線
WL4‧‧‧字組線
WLm‧‧‧字組線
Z1‧‧‧絕緣層
[圖1]本揭露的第1實施形態所述之記憶體元件之全體構成例的斜視圖。
[圖2]圖1所示的記憶體元件之一部分的等價電路圖。
[圖3]將圖1所示的記憶體元件中所適用的選擇電晶體之一例予以放大表示的放大斜視圖。
[圖4A]將圖1所示的記憶體元件中所適用的記憶胞予以放大表示的放大斜視圖及其等價電路圖。
[圖4B]將圖1所示的記憶體元件中所適用的另一記憶胞予以放大表示的放大斜視圖及其等價電路圖。
[圖5A]圖1所示的記憶體元件之製造方法中的一工程的斜視圖。
[圖5B]圖5A後續的一工程的剖面圖。
[圖5C]圖5B後續的一工程的剖面圖。
[圖5D]圖5C後續的一工程的剖面圖。
[圖5E]圖5D後續的一工程的剖面圖。
[圖6]本揭露的第1實施形態所述之記憶體元件之第1變形例的斜視圖。
[圖7]圖6所示的記憶體元件之一部分的等價電路圖。
[圖8]將圖6所示的記憶體元件中所適用的記憶胞之一例予以放大表示的放大斜視圖。
[圖9]圖6所示的記憶體元件之一部分的斜視圖。
[圖10]本揭露的第1實施形態所述之記憶體元件之第2變形例的斜視圖。
[圖11]本揭露的第2實施形態所述之記憶體元件之全體構成例的斜視圖。
[圖12]將圖11所示的記憶體元件中所適用的記憶胞予以放大表示的放大斜視圖及其等價電路圖。
[圖13]圖11所示的記憶體元件之要部剖面的概略性表示的剖面圖。
[圖14A]圖11所示的記憶體元件之製造方法中的一工程的斜視圖。
[圖14B]圖14A後續的一工程的剖面圖。
[圖14C]圖14B後續的一工程的剖面圖。
[圖14D]圖14C後續的一工程的剖面圖。
[圖14E]圖14D後續的一工程的剖面圖。
[圖14F]圖14E後續的一工程的剖面圖。
[圖14G]圖14F後續的一工程的剖面圖。
[圖14H]圖14G後續的一工程的剖面圖。
[圖14J]圖14H後續的一工程的剖面圖。
[圖14K]圖14J後續的一工程的剖面圖。
[圖14L]圖14K後續的一工程的剖面圖。
[圖15]本揭露的第3實施形態所述之記憶體元件之全體構成例的斜視圖。
[圖16]將圖15所示的記憶體元件中所適用的記憶胞予以放大表示的放大斜視圖及其等價電路圖。
[圖17A]圖15所示的記憶體元件之製造方法中的一工程的斜視圖。
[圖17B]圖17A後續的一工程的剖面圖。
[圖17C]圖17B後續的一工程的剖面圖。
[圖17D]圖17C後續的一工程的剖面圖。
[圖17E]圖17D後續的一工程的剖面圖。
[圖17F]圖17E後續的一工程的剖面圖。
[圖17G]圖17F後續的一工程的剖面圖。
[圖18A]圖15所示的記憶體元件之要部剖面的概略性表示的剖面圖。
[圖18B]圖15所示的記憶體元件之要部剖面的概略性表示的另一剖面圖。
[圖19]具備本揭露的記憶體元件的記憶體系統之概略構成的說明圖。
以下，參照圖式來詳細說明本揭露的實施形態。此外，說明係用以下順序來進行。
1.第1實施形態(複數個WL是被階梯狀配置的記憶體元件)
2.變形例1(第1實施形態之第1變形例)
3.變形例2(第1實施形態之第2變形例)
4.第2實施形態(具備具有與WL實質相同之平面形狀之電阻變化元件的記憶體元件)
5.第3實施形態(具備具有與WL實質相同之平面形狀之電阻變化元件的另一記憶體元件)
6.適用例(具備記憶體元件的記憶體系統)
<1.第1實施形態>
[記憶體元件1之構成]
圖1係作為本揭露之第1實施形態的記憶體元件1之全體構成例的斜視圖。又，圖2係圖1的記憶體元件1之一部分的等價電路圖。
記憶體元件1，係為具有3維結構的非揮發性之記憶裝置，具備有：在具有朝X軸方向及Y軸方向擴展之主面的半導體基板2(以下簡稱為基板2)之上，在Z軸方向上從第1個至第n個被依序層積的n個記憶胞單元MU。在圖1及圖2中係例示，n=4時，亦即4個記憶 胞單元MU1~MU4被依序層積的情形。又，在圖2中，係僅將4個記憶胞單元MU1~MU4之其中一部分加以表示。
n個記憶胞單元MU係分別具有：1個板狀電極WL；和被設置成分別與該板狀電極WL交叉的複數個柱狀電極BL；和被設置在板狀電極WL與複數個柱狀電極BL之每一者的交叉點，且分別被連接至板狀電極WL與柱狀電極BL之雙方的複數個記憶胞MC；和被連接至板狀電極WL而形成連接部3的引出線4。板狀電極WL係沿著XY平面而擴展，對構成各記憶胞單元MU的複數個柱狀電極BL而被共通設置。複數個柱狀電極BL，係從板狀電極WL朝基板2而被分別立設。此外，此處，記憶胞單元MU1~MU4中所被設置的複數個柱狀電極BL之中，在Z軸方向上位於彼此重合之位置的柱狀電極BL彼此係貫通板狀電極WL而相繫。又，於XY平面內，第(m+1)個記憶胞單元MU(m+1)中的板狀電極WL(m+1)之佔有面積，係比第m個記憶胞單元MUm中的板狀電極WLm之佔有面積還小。亦即，記憶胞單元MU2中的板狀電極WL2之佔有面積，係比記憶胞單元MU1中的板狀電極WL1之佔有面積還小。記憶胞單元MU3中的板狀電極WL3之佔有面積，係比記憶胞單元MU2中的板狀電極WL2之佔有面積還小。記憶胞單元MU3中的板狀電極WL3之佔有面積，係比記憶胞單元MU2中的板狀電極WL2之佔有面積還小。記憶胞單元MU4中的板狀電極 WL4之佔有面積，係比記憶胞單元MU3中的板狀電極WL3之佔有面積還小。如此使全體構成階梯結構，越遠離基板2的板狀電極WL之佔有面積係越來越小。
第1個(亦即最下層之)記憶胞單元MU1與基板2之間，係有作為空乏(Depletion)型電晶體而發揮機能的複數個選擇電晶體Tr，是被設置在各柱狀電極BL之延長線上。圖3中係圖示，選擇電晶體Tr之一構成例之放大表示的放大斜視圖(圖中右側)、和對應於其的等價電路圖(圖中左側)。如圖3所示，在記憶胞單元MU1之下方係設有，往X軸方向延展並且在Y軸方向上排列的複數條閘極選擇線GSL。然後，在複數條閘極選擇線GSL之下方係設有，往Y軸方向延展並且在X軸方向上排列的複數條源極線SL。在複數條閘極選擇線GSL與複數條源極線SL之各交叉點係分別被設有，將閘極選擇線GSL與源極線SL予以連接的接觸線CL。又，最下層之記憶胞單元MU1的柱狀電極BL1係貫穿閘極選擇線GSL，而與接觸線CL連接。但是，柱狀電極BL1與閘極選擇線GSL，係藉由被設置在它們之間的絕緣層Z1而被彼此電性絕緣。
作為源極線SL的構成材料，係為包含例如Cu、Al或是W等的金屬，較為理想。或者，亦可使用含有C、Si、Ge、In及Ga之其中1種以上之元素而具有導電性的材料(例如奈米碳管或活性多晶矽等)。又，閘極選擇線GSL、板狀電極WL、柱狀電極BL等，關於其他 各種配線及各種電極，若無特別記載，則都是可以使用與源極線SL之構成材料相同的材料來加以構成。
如圖1所示，複數個記憶胞單元MU(MU1~MU4)，係分別具有：記憶胞領域MR(MR1~MR4)和週邊領域PR(PR1~PR4)。所謂記憶胞領域MR，係為複數個記憶胞MC所佔有的領域。更具體而言，係指在各記憶胞單元MU中所含之所有記憶胞MC之中，藉由將XY平面內位於最外側的數個記憶胞MC依序連接而成的假想線而被包圍起來的領域(於圖1中被虛線包圍的領域)。另一方面，週邊領域PR係指，構成各記憶胞單元MU的板狀電極WL所佔據的領域之中，扣除記憶胞領域MR的剩下之領域。
圖4A中係圖示，記憶胞MC之一構成例之放大表示的放大斜視圖(圖中右側)、和對應於其的等價電路圖(圖中左側)。在圖4A中，係將第1個記憶胞單元MU1中的任意1個記憶胞MC之附近，予以代表性圖示。如圖4A所示，最下層的記憶胞單元MU1的柱狀電極BL1係將板狀電極WL1在Z軸方向上予以貫穿。關於其他記憶胞單元MU2~MU4也是具有相同的構成。亦即，柱狀電極BL2係將板狀電極WL2在Z軸方向上予以貫穿，柱狀電極BL3係將板狀電極WL3在Z軸方向上予以貫穿，柱狀電極BL4係將板狀電極WL4在Z軸方向上予以貫穿。但是，柱狀電極BL1~BL4與板狀電極WL1~BL，係藉由被夾在它們之間而被設置的作為記憶胞MC之電阻 變化元件VR，而被彼此相互分離。此外，記憶體元件1中所搭載的各記憶胞MC，係亦可如圖4B所示，在柱狀電極BL1與電阻變化元件VR之間，插入有選擇元件SEL。圖4A及圖4B中所示的任一記憶胞MC中，都是在源極線SL與板狀電極WL之間施加存取電壓，控制閘極選擇線GSL之電壓而對電阻變化元件VR給予存取脈衝，使其電阻狀態改變，或是可讀取其電阻狀態。但是，圖4B中的選擇元件SEL，係只有在被施加大於一定電壓的存取脈衝時，才會向電阻變化元件VR通入電流，藉此以防止非選擇之電阻變化元件VR誤被存取，具有如此功能。
電阻變化元件VR，係由例如離子供給層與絕緣層之層積結構所成。作為該離子供給層之材料係可舉出例如：含有從Cu、Ag、Zr、Al所選出之1種以上之金屬元素的金屬膜、合金膜(例如CuTe合金膜)、金屬化合物膜等。此外，只要是具有容易離子化之性質，就算是Cu、Ag、Zr、Al以外之金屬元素，亦可使用。又，與Cu、Ag、Zr、Al之至少一種組合的元素，係為S、Se、Te之其中至少一個元素，較為理想。又，作為電阻變化元件VR中的絕緣層之構成材料，係可舉出例如：SiN、SiO2、Gd2O3等。
在記憶體元件1中，第(m+1)個記憶胞單元MU(m+1)中的第(m+1)個記憶胞領域MR(m+1)之大小，係比第m個記憶胞領域MRm之大小還窄。又，第 (m+1)個記憶胞單元MU(m+1)中的複數個記憶胞MC之數量(柱狀電極BL(m+1)之數量)，係比第m個記憶胞單元MUm中的複數個記憶胞MC之數量(柱狀電極BLm之數量)還少。在圖1的例子中，在記憶胞單元MU1中的記憶胞領域MR1係配置有，記憶胞MC及柱狀電極BL1合計80個(X方向10個、Y方向8個)。相對於此，在記憶胞單元MU2的記憶胞領域MR2，係配置有合計70個(X方向10個、Y方向7個)的記憶胞MC及柱狀電極BL2。又，在記憶胞單元MU3的記憶胞領域MR3，係配置有合計60個(X方向10個、Y方向6個)的記憶胞MC及柱狀電極BL3。然後，在記憶胞單元MU4的記憶胞領域MR4，係配置有合計50個(X方向10個、Y方向5個)的記憶胞MC及柱狀電極BL4。
引出線LL(LL1~LL4)，係形成與第1電極WL之連接部3，並且具有從該連接部3往上方，亦即從基板2往遠離方向延伸的接觸柱CP(CP1~CP4)、和與該接觸柱CP(CP1~CP4)的上端連接而在XY面內(在圖1中係為Y軸方向)延伸的樑CB(CB1~CB4)。樑CB的另一端係與驅動電路4連接。驅動電路4，係被埋設在例如基板2中，是執行往所望之記憶胞MC的寫入動作及從所望之記憶胞MC的讀出動作。驅動電路4，係基於例如來自外部的控制訊號，調整往該所望之記憶胞MC所對應之板狀電極WL、柱狀電極BL、選擇電晶體Tr的閘極選擇線等的施加電壓。此外，引出線LL(LL1~ LL4)，係亦可對1個板狀電極WL(WL1~WL4)設置複數個。
第(m+1)個記憶胞單元MU(m+1)中的至少1個連接部3係位於，週邊領域PR(m+1)之中的與第m個記憶胞單元MUm中由複數個記憶胞MC所包圍的第m個記憶胞領域MRm在Z軸方向上重合的位置。亦即，記憶胞單元MU2中的連接部3，係位於週邊領域PR2之中的與記憶胞領域MR1在Z軸方向上重合的位置。記憶胞單元MU3中的連接部3，係位於週邊領域PR3之中的與記憶胞領域MR2在Z軸方向上重合的位置。記憶胞單元MU4中的連接部3，係位於週邊領域PR4之中的與記憶胞領域MR3在Z軸方向上重合的位置。在圖1中，特別是，第(m+1)個記憶胞單元MU(m+1)中的連接部3，係位於與第m個記憶胞單元MUm中的複數個記憶胞MC之任一者在Z軸方向上重合的位置。
[記憶體元件1之製造方法]
此記憶體元件1，係可例如製造如下。
圖5A~圖5E，係將記憶體元件1之製造方法之一部分按照工程順序而表示。首先，如圖5A中所示，準備具有沿XY平面之主面2S的基板2，在該主面2S，形成有驅動電路4(這裡未圖示)。之後，在基板2之上，將在Y軸方向上延展的複數條源極線SL，以在X軸方向上排列的方式而加以形成。
接著，以覆蓋複數條源極線SL的方式將由SiO2等所成之絕緣層(未圖示)加以全面地形成，然後，如圖5B所示，以與複數條源極線SL交叉的方式形成往X軸方向延展並且在Y軸方向上排列的複數條閘極選擇線GSL。然後，在Z軸方向上重合的複數條源極線SL與複數條閘極選擇線GSL之各交叉點上，分別形成將閘極選擇線GSL、和其正下方之絕緣層(被夾在源極線SL與閘極選擇線GSL之間的絕緣層)予以貫穿的貫通孔K。各貫通孔係一度抵達源極線SL之上面為止。其後，以覆蓋這些貫通孔K之內壁面的方式形成了絕緣層Z1(參照圖3)之後，將其內部以所定之導電性材料加以充填，而形成接觸線CL。
接下來，如圖5C所示，以覆蓋所有的柱狀電極BL1的方式，形成板狀電極WL1。此時，將板狀電極WL1，在形成複數個記憶胞MC的記憶胞領域MR1之週邊，設成包含週邊領域PR1的大小。然後，在板狀電極WL1的，與位於下方的複數條接觸線CL對應的位置，分別設置貫通孔(未圖示)。其後，以覆蓋這些貫通孔之內壁面的方式形成電阻變化元件VR，將其內部以所定之導電性材料加以充填，以分別與接觸線CL連接的方式，形成複數個柱狀電極BL1(參照圖4A)。藉此，完成了在記憶胞領域MR1中配設有複數個記憶胞MC的記憶胞單元MU1。
接下來，如圖5D所示，在板狀電極WL1之 上方，形成板狀電極WL2。此時，以不和週邊領域PR1重疊的方式，將板狀電極WL2的Y軸方向之寸法，設成比板狀電極WL1的Y軸方向之寸法還小。然後，在板狀電極WL2的，與位於下方的複數個柱狀電極BL1對應的位置，分別設置貫通孔。其後，以覆蓋這些貫通孔之內壁面的方式形成電阻變化元件VR，將其內部以所定之導電性材料加以充填，以和各個柱狀電極BL1連接的方式，形成複數個柱狀電極BL2。藉此，完成了在記憶胞領域MR2中配設有複數個記憶胞MC的記憶胞單元MU2。
其後，藉由重複同樣的操作，如圖5E所示，依序形成記憶胞單元MU3與記憶胞單元MU4。如此，將板狀電極WL1~WL4形成為階梯狀之後，以對板狀電極WL1~WL4之週邊領域PR1~PR4分別立設的方式，將接觸柱CP1~CP4予以整批形成。然後，以與這些接觸柱CP1~CP4的上端連接的方式，將樑CB1~CB4予以整批形成。藉此，獲得引出線LL1~LL4。
藉由以上，記憶體元件1就完成。
[記憶體元件1之作用效果]
在記憶體元件1中，第(m+1)個記憶胞單元MU(m+1)中的連接部3係被設在，與第m個記憶胞單元Mm中的記憶胞領域MRm在Z軸方向上重合的位置。亦即，記憶胞單元MU(m+1)中連接部3所被設置的週邊領域PR(m+1)之下方，也被配置有構成記憶胞單元 MUm的記憶胞MC。因此，就記憶體元件1整體而言，可有效率地利用空間，可在所定之空間內，具有較多的記憶胞MC。藉此，可謀求高集縮化。
<2.變形例1>
圖6係上記的記憶體元件1之第2變形例也就是記憶體元件1A的全體構成例的斜視圖。又，圖7係圖6的記憶體元件1A之一部分的等價電路圖。然後，圖8係圖示了，記憶胞MC之一構成例之放大表示的放大斜視圖(圖中右側)、和對應於其的等價電路圖(圖中左側)。
該記憶體元件1B，係於記憶胞單元MU1~MU4之每一者中，取代板狀電極WL，改為具有在Y軸方向上分別延展並且在X軸方向上交互排列的第1線狀電極21與第2線狀電極22分別為複數個。又，柱狀電極BL(BL1~BL4)，係在記憶胞單元MU1~MU4之每一者中，分別被夾在X軸方向上彼此相鄰的第1線狀電極21與第2線狀電極22之間。又，如圖8所示，記憶胞MC，係由分別被夾在柱狀電極BL與第1線狀電極21之間、及該柱狀電極BL與第2線狀電極22之間的電阻變化元件VR所構成。此外，在圖6中係省略了電阻變化元件VR之圖示。
又，取代引出線LL，而改為如圖6所示，設置引出線25、28。引出線25係具有：與第1線狀電極21連接而形成第1連接部分3A的第1接觸柱23、和與該第 1接觸柱23的上端連接而往例如X軸方向延展的第1樑24。另一方面，引出線25係具有：與第2線狀電極22連接而形成第2連接部分3B的第2接觸柱26、和與該第2接觸柱26的上端連接而往例如X軸方向延展的第2樑27。此外，記憶胞單元MU1~MU4之每一者中，分別與複數個第1線狀電極21連接的複數個第1接觸柱23，係對一第1樑24而被共通地連接。同樣地，記憶胞單元MU1~MU4之每一者中，分別與複數個第2線狀電極22連接的複數個第2接觸柱26，係對一第2樑27而被共通地連接。
該記憶體元件1B係具有，在Y軸方向上排列、且在X軸方向上延展的複數條閘極選擇線GSL，這些複數條閘極選擇線GSL之每一者，係與X軸方向上排列的複數個柱狀電極BL連接。
圖9中圖示，第1樑24及第2樑27省略後的記憶體元件1B之要部構成。如圖9所示，第1線狀電極21及第2線狀電極22，係被配置成階梯狀。亦即，第(m+1)個記憶胞單元MU(m+1)中的第1線狀電極21的Y軸方向之寸法，係比第m個記憶胞單元MUm中的第1線狀電極21的Y軸方向之寸法還短。同樣地，記憶胞單元MU(m+1)中的第2線狀電極22的Y軸方向之寸法，係比記憶胞單元MUm中的第2線狀電極22的Y軸方向之寸法還短。藉由如此構成，複數個第1接觸柱23及複數個第2接觸柱26所立設的領域，係與記憶胞MC 所被設置的記憶胞領域，在Z軸方向上重合。因此，於此記憶體元件1A中也是，和上記第1實施形態之記憶體元件1同樣地，可謀求高集縮化。
<3.變形例2>
圖10係上記的記憶體元件1之第2變形例也就是記憶體元件1B的全體構成例的斜視圖。在上記第1實施形態的記憶體元件1中，將板狀電極WL每層積1層，就在該板狀電極WL開出貫通孔，進行記憶胞MC及柱狀電極BL之形成。相對於此，亦可如本變形例所示，為了使製造工程更為簡略化，將複數個板狀電極WL進行層積之後，對複數個板狀電極WL進行共通的貫通孔之形成。此時，記憶胞MC及柱狀電極BL之形成，係可針對複數個記憶胞單元MU而整批形成。在圖10中，是將2個板狀電極WL進行層積之後，對這2個板狀電極WL整批進行貫通孔之形成，然後，以填埋該貫通孔的方式，進行記憶胞MC及柱狀電極BL之形成。此外，亦可對3層以上之板狀電極WL，進行共通的貫通孔之形成。
<4.第2實施形態>
[記憶體元件1B之構成]
圖11係作為本揭露之第2實施形態的記憶體元件1B之全體構成例的斜視圖。圖12係將圖11所示的記憶體元件1B中所適用的記憶胞MC之附近予以放大表示的放大 斜視圖及其等價電路圖。又，圖13係記憶體元件1B之要部剖面的概略性表示的剖面圖。
如圖11~圖13所示，記憶體元件1B，係在Z軸方向上，複數條位元線BL和複數個記憶胞MC和複數條字組線WL，是從基板2(僅示於圖13)側被依序層積。更具體而言，在基板2之上，位元線BL0、記憶胞MC、字組線WL0、記憶胞MC、位元線BL1、記憶胞MC、字組線WL1、記憶胞MC、位元線BL2‧‧‧係被依序層積。記憶胞MC係具有，從基板2側起，有選擇元件SEL與電阻變化元件VR被依序層積而成的層積結構。又，電阻變化元件VR係具有，與其正上方之字組線WL或是位元線BL實質相同的平面形狀。
複數條字組線WL，係以大致往X軸方向分別延展並且在Y軸方向上排列的方式而被配置，複數條位元線BL，係以大致往X軸方向分別延展並且在Y軸方向上排列的方式而被配置。記憶胞MC中的選擇元件SEL，係以在X軸方向及Y軸方向之雙方上排列的方式，而被設置複數個。1個電阻變化元件VR，係對X軸方向上排列的複數個選擇元件SEL而被共通地設置，或是對Y軸方向上排列的複數個選擇元件SEL而被共通地設置。
於本實施形態中也是，於第(m+1)個記憶胞單元中由複數個記憶胞MC所包圍的第(m+1)個記憶胞領域MR(m+1)，係比第m個記憶胞領域MRm還窄。又，作為引出線是具有：與字組線WL連接而形成作為連 接部之第1連接部分30A並且從基板2遠離開來而延伸的第1接觸柱31、和與位元線BL連接而形成作為連接部之第2連接部分30B並且從基板2遠離開來而延伸的第2接觸柱32。
第1接觸柱31的上端，係藉由含有樑41A及柱41B的配線41而與驅動電路4連接。又，第2接觸柱32的上端，係藉由含有樑42A及柱42B的配線42而與驅動電路4連接。
[記憶體元件1B之製造方法]
此記憶體元件1B，係可例如製造如下。
圖14A~圖14L，係將記憶體元件1B之製造方法之一部分按照工程順序而表示。首先，如圖14A中所示，準備具有沿XY平面之主面2S的基板2，在該主面2S，形成有驅動電路4(這裡未圖示)。之後，在基板2之上，將接觸線CL予以複數個立設之後，以與該接觸線CL連接的方式，將在Y軸方向上延展的複數條位元線BL0，以在X軸方向上排列的方式而加以形成。
接著，如圖14B所示，於記憶胞領域MR(MR1)中以全體呈現矩陣狀的方式而形成複數個選擇元件SEL。此處，對1條位元線BL0將複數個選擇元件SEL在Y軸方向上例如以等間隔而排列的方式，予以立設。從記憶胞領域MR沿著Y軸方向而在兩鄰延展的領域，稱為週邊領域(或是接觸領域)PR(PR1)。於週邊領域PR 中，位元線BL0之一部分係具有寬度較廣的曲折部分。這是為了要能夠配置，相對於位元線BL0的寬度而具有較大直徑的接觸線CL。此外，位元線BL0，在圖14A~圖14L中係為中斷，但係被連接至相鄰配置的其他記憶胞區塊MB(後述)。基本上藉由1條接觸線CL，位於2個記憶胞單元的位元線BL0係被驅動。例如在圖14A等中係描繪8條位元線BL0，相對於此，接觸線係只對其中4條位元線BL0而被配置的原因，正是如此。未配置接觸線CL的剩下4條位元線BL0，係被連接至從相鄰之記憶胞區塊MB延伸的位元線BL0，而被驅動。
接著，如圖14C所示，作為選擇元件SEL之上層，將電阻變化元件VR與字組線WL0依序對全面做層積之後，使得它們會變成大致在X軸方向上延展的複數個(在圖14C中作為例子係為8個)線狀圖案的方式，而整批進行圖案化。此時，在X軸方向上延伸的電阻變化元件VR與字組線WL0之層積結構也就是層積圖案P0，係對在X軸方向上排列的複數個選擇元件SEL而被共通地連接。此外，在圖14C中，針對8個層積圖案P0的只有其中1個而描繪電阻變化元件VR與字組線WL0之層積結構，但關於其他層積圖案P0是相同的結構。
接著，如圖14D所示，在各層積圖案P0之上，將複數個選擇元件SEL配設成矩陣狀。在圖14D中係圖示了，在各層積圖案P0之上分別配設4個選擇元件SEL的例子。此時的記憶胞領域MR2係比記憶胞領域 MR1(圖14B)還窄。
接著，如圖14E所示，作為選擇元件SEL之上層，將電阻變化元件VR與位元線BL1依序對全面做層積之後，使得它們會變成大致在Y軸方向上延展的複數個(在圖14E中作為例子係為4個)線狀圖案的方式，而整批進行圖案化。此時，在Y軸方向上延伸的電阻變化元件VR與位元線BL1之層積結構也就是層積圖案P1，係對在Y軸方向上排列的複數個選擇元件SEL而被共通地連接。此外，在圖14E中，針對4個層積圖案P1的只有其中1個而描繪電阻變化元件VR與位元線BL1之層積結構，但關於其他層積圖案P1也是相同的結構。
接著，如圖14F所示，在各層積圖案P1之上，將複數個選擇元件SEL配設成矩陣狀。在圖14F中係圖示了，在各層積圖案P1之上分別配設4個選擇元件SEL的例子。此時的記憶胞領域MR3係比記憶胞領域MR2(圖14D)還要更窄。
接著，如圖14G所示，作為選擇元件SEL之上層，將電阻變化元件VR與字組線WL1依序對全面做層積之後，使得它們會變成大致在X軸方向上延展的複數個(在圖14G中作為例子係為4個)線狀圖案的方式，而整批進行圖案化。此時，在X軸方向上延伸的電阻變化元件VR與字組線WL1之層積結構也就是層積圖案P2，係對在X軸方向上排列的複數個選擇元件SEL而被共通地連接。此外，在圖14G中，針對4個層積圖案P2的只有 其中1個而描繪電阻變化元件VR與字組線WL1之層積結構，但關於其他層積圖案P2也是相同的結構。
接著，如圖14H所示，在各層積圖案P2之上，將複數個選擇元件SEL配設成矩陣狀。在圖14H中係圖示了，在各層積圖案P2之上分別配設4個選擇元件SEL的例子。此時的記憶胞領域MR4係和記憶胞領域MR3(圖14F)同等。
接著，如圖14J所示，作為選擇元件SEL之上層，將電阻變化元件VR與位元線BL2依序對全面做層積之後，使得它們會變成大致在Y軸方向上延展的複數個(在圖14J中作為例子係為4個)線狀圖案的方式，而整批進行圖案化。此時，在X軸方向上延伸的電阻變化元件VR與位元線BL2之層積結構也就是層積圖案P3，係對在Y軸方向上排列的複數個選擇元件SEL而被共通地連接。此外，在圖14J中，針對4個層積圖案P3的只有其中1個而描繪電阻變化元件VR與位元線BL2之層積結構，但關於其他層積圖案P3也是相同的結構。
接著，如圖14K所示，將從字組線WL往上方延伸的第1接觸柱31、和從位元線BL往上方延伸的第2接觸柱32，分別形成複數個。同時，將與驅動電路4(參照圖11)連接的柱41B及柱42B，分別形成複數個。此外，在圖14K中，圖11所示的基板2及驅動電路4係省略。
最後，如圖14L所示，以使得第1接觸柱31 與柱41B分別連接的方式而形成複數個樑41A，同時，以使得第2接觸柱32與柱42B分別連接的方式而形成複數個樑42A。此外，在圖14L中，圖11所示的基板2及驅動電路4係省略。
藉由以上，記憶體元件1B就完成。
[記憶體元件1B之作用效果]
於記憶體元件1B中也是，週邊領域PR、和與其不同階層的記憶胞領域MR是以會重複的方式而被構成，因此可有效率地利用空間，於所定之空間內可具有較多的記憶胞MC。藉此，可謀求高集縮化。又，電阻變化元件VR係具有，與其正上方之字組線WL或是位元線BL實質相同的平面形狀，因此可謀求製造工程的簡略化。
<5.第3實施形態>
[記憶體元件1C之構成]
圖15係作為本揭露之第3實施形態的記憶體元件1C之全體構成例的斜視圖。圖16係將圖15所示的記憶體元件1C中所適用的記憶胞MC之附近予以放大表示的放大斜視圖及其等價電路圖。在上記第2實施形態的記憶體元件1B中，是在3層的位元線BL與2層的字組線WL之間，形成有4層的記憶胞MC。如此構成的情況下，字組線WL0、位元線BL1及字組線WL1的3個層，係被連接至2層的記憶胞MC。在交叉點記憶體中，往未被選擇的 記憶胞MC也會有洩漏電流流動，因此若記憶胞MC的層數增加，則對驅動電路4所施加的負荷恐怕會變大。於是，在本實施形態的記憶體元件1C中，是設計成使記憶胞MC、位元線BL及字組線WL具有同層數，實現了各位元線BL及字組線WL係只有連接至1層的記憶胞MC的結構。
具體而言，如圖15~圖16所示，記憶體元件1C，係在Z軸方向上，在基板2之上，字組線WL0、記憶胞MC、位元線BL0、絕緣層、字組線WL1、記憶胞MC、位元線BL1係被依序層積。記憶胞MC係具有，從基板2側起，有選擇元件SEL與電阻變化元件VR被依序層積而成的層積結構。又，電阻變化元件VR係具有，與其正上方之位元線BL實質相同的平面形狀。甚至，記憶體元件1C係具有：與字組線WL1連接而朝下方(往基板2)地延伸的接觸柱51。除了這些點以外，其他係具有實質上和第2實施形態的記憶體元件1B相同之構成。
[記憶體元件1C之製造方法]
此記憶體元件1C，係可例如製造如下。
圖17A~圖17G，係將記憶體元件1C之製造方法之一部分按照工程順序而表示。首先，如圖17A所示，將接觸線CL予以複數個立設之後，以與該接觸線CL連接的方式，將在Y軸方向上延展的複數條字組線WL0，以在X軸方向上排列的方式而加以形成。
接著，如圖17B所示，於記憶胞領域MR(MR1)中以全體呈現矩陣狀的方式而形成複數個選擇元件SEL。此處，對1條位元線BL0將複數個(在圖17B的例子中係為4個)選擇元件SEL在Y軸方向上例如以等間隔而排列的方式，予以立設。從記憶胞領域MR沿著Y軸方向而在兩鄰延展的領域，稱為週邊領域(或是接觸領域)PR(PR1)。於週邊領域PR中，字組線WL0之一部分係具有寬度較廣的曲折部分。這是為了要能夠配置，相對於字組線WL0的寬度而具有較大直徑的接觸線CL。
接著，如圖17C所示，作為選擇元件SEL之上層，將電阻變化元件VR與位元線BL0依序對全面做層積之後，使得它們會變成大致在X軸方向上延展的複數個線狀圖案的方式，而整批進行圖案化。此時，在X軸方向上延伸的電阻變化元件VR，係對在X軸方向上排列的複數個選擇元件SEL而被共通地連接。然後，形成用來和之後所被形成的字組線WL1連接所需之接觸柱51。
接著，將絕緣層(未圖示)予以全面性形成之後，如圖17D所示，形成大致在Y軸方向上延展的複數條字組線WL1。此時，以與接觸柱51的上端連接的方式，形成字組線WL1。
接著，如圖17E所示，在各字組線WL1之上，將複數個選擇元件SEL配設成矩陣狀。
接著，如圖17F所示，作為選擇元件SEL之上層，將電阻變化元件VR與位元線BL1依序對全面做層 積之後，使得它們會變成大致在X軸方向上延展的複數個線狀圖案的方式，而整批進行圖案化。此時，在X軸方向上延伸的電阻變化元件VR，係對在X軸方向上排列的複數個選擇元件SEL而被共通地連接。
接著，如圖17G所示，將從位元線BL0、BL1分別往上方延伸的接觸柱52A、52B，分別形成複數個。同時，將與驅動電路4連接的柱53A、53B，分別形成複數個。
最後，如圖15所示，以使得接觸柱52A與柱53A連接的方式而形成複數個樑54A，同時，以使得接觸柱52B與柱53B連接的方式而形成複數個樑54B。
藉由以上，記憶體元件1C就完成。
[記憶體元件1C之作用效果]
於記憶體元件1B中也是，例如圖18A及圖18B所示，週邊領域PR、和與其不同階層的記憶胞領域MR是以會重複的方式而被構成，因此可有效率地利用空間，於所定之空間內可具有較多的記憶胞MC。藉此，可謀求高集縮化。又，電阻變化元件VR係具有，與其正上方之字組線WL或是位元線BL實質相同的平面形狀，因此可謀求製造工程的簡略化。此外，圖18A係為沿著字組線WL的YZ剖面，圖18B係為沿著位元線BL的XZ剖面。
如圖18A所示，各字組線WL，係在Y軸方向之兩端具有週邊領域PR，藉由分別往下方延伸的接觸 柱51而與驅動電路4(未圖示)連接。在本實施形態的記憶體元件1C中，關於字組線WL，係為越往上層則字組線WL的Y軸方向之寸法就越放大的懸突結構。另一方面，如圖18B所示，位元線BL係為越往上層則X軸方向之寸法就越縮小的階梯結構。因此，可對各位元線BL而將接觸柱52等整批形成。
<6.適用例>
接著，參照圖19，說明具備上記第1至第3實施形態所說明過的記憶體元件1、1A、1B、1C(以下將其總稱為記憶體元件1)的記憶體系統。圖19中所示的記憶體系統，係除了記憶體元件1之外，還具備有控制器7和主機8。控制器7，係作為控制部而具有主掌記憶體元件1之全盤動作的機能。主機8，係為對控制器7發出指令的外部裝置。
記憶體元件1係具有：記憶胞區塊MB、驅動電路4、介面部5。介面部5係具有與控制器7資料收送訊機能。所謂記憶胞區塊MB，係指將圖1等中所示的複數個記憶胞MC集積而總結成1個。在記憶體元件1中，對1個驅動電路4，係連接有複數個記憶胞區塊MB。對1個驅動電路4而被連接的複數個記憶胞區塊MB，總稱為記憶胞區塊陣列6。
例如圖1所示的記憶體元件1中，在與週邊領域(接觸領域)PR不重疊(與記憶胞領域MR4重疊) 的領域中，對將記憶胞單元MU1~MU4在Z軸方向上貫穿的1根柱狀電極BL(被GSL與SL所選擇的垂直配線)，係必定配置有4個記憶胞。相對於此，在與週邊領域(接觸領域)PR1~PR4之任一者重疊的領域中，對1根柱狀電極BL係僅配置有1~3個記憶胞MC。因此，在與週邊領域(接觸領域)PR1~PR4之任一者重疊的領域中，藉由選擇線之組合會產生記憶胞MC係為不存在的無效位址，於實體位址空間中會產生不連續的位址領域。
於是，在本記憶體系統中，係在通常動作時，不使用與週邊領域PR(PR1~PRn)之任一者重疊之領域中所被配置的週邊之記憶胞MC，在其他記憶胞MC中例如發生存取不良時，可作為其替代而使用。為了進行此種替代處理，控制器7係具有位址轉換表，較為理想。位址轉換表係被實作成為，例如，一旦輸入存取對象之位址，若替代處理有被進行則返回替代目標之位址，若替代處理未被進行則回送0的函數。藉由如此分配周邊之記憶胞MC來作為替代處理中所使用的位址，從主機8來看就可將記憶體元件辨識成連續的位址領域，可容易操控。
又，將電阻變化元件VR當作記憶胞MC來使用時，由於其特性，在製造後，而在最初寫入進行前，必須要進行一種稱為成型的初期化處理。更具體而言，所謂成型係為，比起在通常的寫入處理中對記憶胞MC所施加的脈衝，(1)施加高電壓，(2)長期間施加，(3)連續施加複數脈衝，進行其中1種以上的處理。上記的替代 處理時所使用的週邊之記憶胞MC，係在替代時進行成型，較為理想。這是因為，即使不對替代處理中所用的記憶胞直接進行存取，為了對其他記憶胞之存取而選擇板狀電極WL或柱狀電極BL，藉此，對該記憶胞也會有洩漏電流流過，而可能導致身為記憶胞的特性發生劣化。未成型(製造後都沒有進行過任何成型的狀態)的記憶胞，係此劣化係比已經成型的記憶胞而小，因而較為理想。
又，通常的薄膜製程中所被形成的複數個記憶胞MC，相較於某方向上的兩端者，被形成在其以外之中央附近位置者會有呈現出較為穩定之特性的傾向。根據這點，在本記憶體系統中，於通常動作時係不使用週邊之記憶胞MC，使用其以外之記憶胞MC，藉此可期待較穩定的動作。
以上雖然舉出實施形態來說明了本揭露，但本揭露係並非限定於上記實施形態，可作各種變形。
例如，上記實施形態中雖然將記憶體元件1及記憶體系統等之構成具體舉例說明，但並不一定要具備全部的構成要素，又，亦可還具備有其他的構成要素。
又，在上記實施形態等中，作為記憶胞是使用電阻變化元件(電阻變化記憶體)，但本技術係不限定於此，亦可使用例如相變化記憶體(PCM)、MRAM、或STTRAM等其他種類之記憶體。
又，上記實施形態等中所說明的各構成要素之數量，係僅止於例示而已。因此，本技術係被該數量所 限定，亦可採取其他數量。
此外，本說明書中所記載之效果僅為例示並非限定於該記載，亦可還有其他的效果。又，本技術係可採取如下之構成。
(1)一種記憶體元件，係具備：在基板之上，於第1方向上從第1個至第n個被依序層積的n個記憶胞單元；前記n個記憶胞單元係分別具有：1個以上的第1電極；和複數個第2電極，係被設置成分別與前記第1電極交叉；和複數個記憶胞，係被設置在前記第1電極與前記複數個第2電極之每一者的交叉點，且分別被連接至前記第1電極與前記第2電極之雙方；和1條以上的引出線，係被連接至前記第1電極而形成1個以上的連接部；第(m+1)個(m係n以下之自然數)之前記記憶胞單元中的至少1個前記連接部係位於，與第m個前記記憶胞單元中由前記複數個記憶胞所包圍的第m個記憶胞領域在前記第1方向上重合的位置。
(2)如上記(1)所記載之記憶體元件，其中，前記第(m+1)個記憶胞單元中的前記連接部係位於，與前記第m個記憶胞單元中的前記複數個記憶胞在前記第1方向上重合的位置。
(3)如上記(1)或(2)所記載之記憶體元件，其中，於前記第(m+1)個記憶胞單元中由前記複數個記憶胞所包圍的第(m+1)個記憶胞領域，係比前記第m個記憶胞領域還窄。
(4)如上記(1)~(3)之任1項所記載之記憶體元件，其中，前記第(m+1)個記憶胞單元中的前記複數個記憶胞之數量，係比前記第m個記憶胞單元中的前記複數個記憶胞之數量還少。
(5)如上記(1)~(4)之任1項所記載之記憶體元件，其中，前記記憶胞係含有：由離子供給層與絕緣層之層積結構所成之電阻變化元件；前記電阻變化元件，係被夾在前記第1電極與前記第2電極之間。
(6)如上記(1)~(5)之任1項所記載之記憶體元件，其中，還具有：與前記引出線連接的驅動電路。
(7)如上記(1)~(6)之任1項所記載之記憶體元件，其中，作為前記第1電極是具有，沿著與前記第1方向正交之第1面而擴展的板狀電極；作為前記複數個第2電極是具有，從前記板狀電極朝 前記基板而被分別立設的複數個柱狀電極；前記第(m+1)個記憶胞單元中的前記板狀電極之佔有面積，係比前記第m個記憶胞單元中的前記板狀電極之佔有面積還小。
(8)如上記(1)~(6)之任1項所記載之記憶體元件，其中，作為前記第1電極是具有：在沿著與前記第1方向正交之第1面的第2方向上分別延展並且在沿著前記第1面的第3方向上交互排列的第1線狀電極與第2線狀電極各有複數個；作為前記複數個第2電極是具有：分別被夾在彼此相鄰的前記第1線狀電極與前記第2線狀電極之間的複數個柱狀電極；作為前記複數個記憶胞是具有：前記複數個柱狀電極、和在將前記複數個柱狀電極分別予以夾住而對向的前記複數個第1線狀電極及前記複數個第2線狀電極之間所分別被夾住的複數個記憶層；作為前記引出線是具有：與前記第1線狀電極連接而形成作為前記連接部之第1連接部分的第1接觸柱、和與前記第2線狀電極連接而形成作為前記連接部之第2連接部分的第2接觸柱。
(9)如上記(8)所記載之記憶體元件，其中，前記第(m+1)個記憶胞單元中的前記第1線狀電極之前記第2方向之寸法，係比前記第m個記憶胞單元中 的前記第1線狀電極之前記第2方向之寸法還短；前記第(m+1)個記憶胞單元中的前記第2線狀電極之前記第2方向之寸法，係比前記第m個記憶胞單元中的前記第2線狀電極之前記第2方向之寸法還短。
(10)如上記(8)或(9)所記載之記憶體元件，其中，與前記第m個記憶胞單元中的複數個前記第1線狀電極連接的複數個前記第1接觸柱，係對一第1樑而被共通地連接；與前記第m個記憶胞單元中的複數個前記第2線狀電極連接的複數個前記第2接觸柱，係對一第2樑而被共通地連接。
(11)如上記(7)所記載之記憶體元件，其中，具有複數條選擇線，係在沿著前記第1面的第2方向上排列，並且在沿著前記第1面而與前記第2方向交叉的第3方向上延展；前記複數條選擇線之每一者，係與在前記第3方向上排列的前記複數個第2電極連接。
(12)如上記(1)~(6)之任1項所記載之記憶體元件，其中，在前記第1方向上，前記複數個第2電極與前記複數個記憶胞與複數個前記第1電極與是從前記基板側起依序被層積；前記複數個記憶胞係分別具有，在前記複數個第2電 極之上由電阻變化元件與選擇元件依序層積而成的層積結構；前記電阻變化元件係具有：與前記複數個第1電極之其中任1者實質相同的平面形狀。
(13)如上記(12)所記載之記憶體元件，其中，前記複數個第1電極係被配置成，往沿著前記第1面的第2方向分別延展並且在與前記第2方向正交之第3方向上排列；前記複數個第2電極係被配置成，往前記第3方向分別延展並且在前記第2方向上排列；前記選擇元件，係以在前記第2方向及前記第3方向之雙方上排列的方式，而被配置複數個配置；對在前記第2方向或前記第3方向上排列的複數個前記選擇元件，係有1個前記電阻變化元件是被共通地連接。
(14)如上記(12)或(13)所記載之記憶體元件，其中，於前記第(m+1)個記憶胞單元中由前記複數個記憶胞所包圍的第(m+1)個記憶胞領域，係比前記第m個記憶胞領域還窄；作為前記引出線是具有：與前記第1電極連接而形成作為前記連接部之第1連接部分並且從前記基板遠離開來而延伸的第1接觸柱、和與前記第2電極連接而形成作為前記連接部之第2連接部分並且從前記基板遠離開來而延 伸的第2接觸柱。
(15)如上記(14)所記載之記憶體元件，其中，還具有：被設置在前記基板與第1個前記記憶胞單元之間的驅動電路；和將前記第1接觸柱的上端與前記驅動電路予以連接的第1配線；和將前記第2接觸柱的上端與前記驅動電路予以連接的第2配線。
(16)如上記(12)或(13)所記載之記憶體元件，其中，作為前記引出線是具有：與前記第1電極連接而形成作為前記連接部之第1連接部分並且從前記基板遠離開來而延伸的第1接觸柱、和與前記第2電極連接而形成作為前記連接部之第2連接部分並且朝前記基板延伸的第2接觸柱。
(17)如上記(16)所記載之記憶體元件，其中，還具有：被設置在前記基板與第1個前記記憶胞單元之間的驅動電路；和將前記第1接觸柱的上端與前記驅動電路予以連接的第1配線；和將前記第2接觸柱的下端與前記驅動電路予以連接的第2配線。
(18)一種記憶體系統，係具備：記憶體元件；和進行前記記憶體元件之控制的控制部；前記記憶體元件，係具備：在基板之上，於第1方向上從第1個至第n個被依序層積的n個記憶胞單元；前記n個記憶胞單元係分別具有：1個以上的第1電極；和複數個第2電極，係被設置成分別與前記第1電極交叉；和複數個記憶胞，係被設置在前記第1電極與前記複數個第2電極之每一者的交叉點，且分別被連接至前記第1電極與前記第2電極之雙方；和1條以上的引出線，係被連接至前記第1電極而形成1個以上的連接部；第(m+1)個(m係n以下之自然數)之前記記憶胞單元中的至少1個前記連接部係位於，與第m個前記記憶胞單元中由前記複數個記憶胞所包圍的第m個記憶胞領域在前記第1方向上重合的位置。
(19)如上記(18)所記載之記憶體系統，其中，前記第m個記憶胞領域之中，與前記第(m+1)個記憶胞單元中由前記複數個記憶胞所包圍的第(m+1)個記憶胞領域在前記第1方向上重合之領域以外的週邊領域中 所被設置的前記記憶胞，係作為預備記憶胞之功能。
本申請案係以在日本國特許廳2015年6月10日申請的日本專利申請號碼2015-117228號為基礎而主張優先權，該申請案的全部內容係藉由參照而引用於本申請案。
只要是當業者，可隨著設計上之要件或其他因素，而想到各種修正、結合、次結合、及變更，但這些係被添附的申請專利範圍或其均等物之範圍所包含，這點必須理解。
1‧‧‧記憶體元件
2‧‧‧基板
3‧‧‧連接部
4‧‧‧驅動電路
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
CB1‧‧‧樑
CB2‧‧‧樑
CB3‧‧‧樑
CB4‧‧‧樑
CP1‧‧‧接觸柱
CP2‧‧‧接觸柱
CP3‧‧‧接觸柱
CP4‧‧‧接觸柱
LL1‧‧‧引出線
LL2‧‧‧引出線
LL3‧‧‧引出線
LL4‧‧‧引出線
MC‧‧‧記憶胞
MR1‧‧‧記憶胞領域
MR2‧‧‧記憶胞領域
MR3‧‧‧記憶胞領域
MR4‧‧‧記憶胞領域
MU1‧‧‧記憶胞單元
MU2‧‧‧記憶胞單元
MU3‧‧‧記憶胞單元
MU4‧‧‧記憶胞單元
PR1‧‧‧週邊領域
PR2‧‧‧週邊領域
PR3‧‧‧週邊領域
PR4‧‧‧週邊領域
WL1‧‧‧字組線
WL2‧‧‧字組線
WL3‧‧‧字組線
WL4‧‧‧字組線
GSL‧‧‧閘極選擇線
SL‧‧‧源極線

Claims (19)

  1. 一種記憶體元件，係具備：在基板之上，於第1方向上從第1個至第n個被依序層積的n個記憶胞單元；前記n個記憶胞單元係分別具有：1個以上的第1電極；和複數個第2電極，係被設置成分別與前記第1電極交叉；和複數個記憶胞，係被設置在前記第1電極與前記複數個第2電極之每一者的交叉點，且分別被連接至前記第1電極與前記第2電極之雙方；和1條以上的引出線，係被連接至前記第1電極而形成1個以上的連接部；第(m+1)個(m係n以下之自然數)之前記記憶胞單元中的至少1個前記連接部係位於，與第m個前記記憶胞單元中由前記複數個記憶胞所包圍的第m個記憶胞領域在前記第1方向上重合的位置。
  2. 如請求項1所記載之記憶體元件，其中，前記第(m+1)個記憶胞單元中的前記連接部係位於，與前記第m個記憶胞單元中的前記複數個記憶胞在前記第1方向上重合的位置。
  3. 如請求項1所記載之記憶體元件，其中，於前記第(m+1)個記憶胞單元中由前記複數個記憶胞所包圍的第(m+1)個記憶胞領域，係比前記第m個記 憶胞領域還窄。
  4. 如請求項1所記載之記憶體元件，其中，前記第(m+1)個記憶胞單元中的前記複數個記憶胞之數量，係比前記第m個記憶胞單元中的前記複數個記憶胞之數量還少。
  5. 如請求項1所記載之記憶體元件，其中，前記記憶胞係含有：由離子供給層與絕緣層的層積結構所成之電阻變化元件；前記電阻變化元件，係被夾在前記第1電極與前記第2電極之間。
  6. 如請求項1所記載之記憶體元件，其中，還具有：與前記引出線連接的驅動電路。
  7. 如請求項1所記載之記憶體元件，其中，作為前記第1電極是具有，沿著與前記第1方向正交之第1面而擴展的板狀電極；作為前記複數個第2電極是具有，從前記板狀電極朝前記基板而被分別立設的複數個柱狀電極；前記第(m+1)個記憶胞單元中的前記板狀電極之佔有面積，係比前記第m個記憶胞單元中的前記板狀電極之佔有面積還小。
  8. 如請求項1所記載之記憶體元件，其中，作為前記第1電極是具有：在沿著與前記第1方向正交之第1面的第2方向上分別延展並且在沿著前記第1面的第3方向上交互排列的第1線狀電極與第2線狀電極各 有複數個；作為前記複數個第2電極是具有：分別被夾在彼此相鄰的前記第1線狀電極與前記第2線狀電極之間的複數個柱狀電極；作為前記複數個記憶胞是具有：前記複數個柱狀電極、和在將前記複數個柱狀電極分別予以夾住而對向的前記複數個第1線狀電極及前記複數個第2線狀電極之間所分別被夾住的複數個記憶層；作為前記引出線是具有：與前記第1線狀電極連接而形成作為前記連接部之第1連接部分的第1接觸柱、和與前記第2線狀電極連接而形成作為前記連接部之第2連接部分的第2接觸柱。
  9. 如請求項8所記載之記憶體元件，其中，前記第(m+1)個記憶胞單元中的前記第1線狀電極之前記第2方向之寸法，係比前記第m個記憶胞單元中的前記第1線狀電極之前記第2方向之寸法還短；前記第(m+1)個記憶胞單元中的前記第2線狀電極之前記第2方向之寸法，係比前記第m個記憶胞單元中的前記第2線狀電極之前記第2方向之寸法還短。
  10. 如請求項8所記載之記憶體元件，其中，與前記第m個記憶胞單元中的複數個前記第1線狀電極連接的複數個前記第1接觸柱，係對一第1樑而被共通地連接；與前記第m個記憶胞單元中的複數個前記第2線狀 電極連接的複數個前記第2接觸柱，係對一第2樑而被共通地連接。
  11. 如請求項7所記載之記憶體元件，其中，具有複數條選擇線，係在沿著前記第1面的第2方向上排列，並且在沿著前記第1面而與前記第2方向交叉的第3方向上延展；前記複數條選擇線之每一者，係與在前記第3方向上排列的前記複數個第2電極連接。
  12. 如請求項1所記載之記憶體元件，其中，在前記第1方向上，前記複數個第2電極與前記複數個記憶胞與複數個前記第1電極與是從前記基板側起依序被層積；前記複數個記憶胞係分別具有，在前記複數個第2電極之上由電阻變化元件與選擇元件依序層積而成的層積結構；前記電阻變化元件係具有：與前記複數個第1電極之其中任1者實質相同的平面形狀。
  13. 如請求項12所記載之記憶體元件，其中，前記複數個第1電極係被配置成，往沿著前記第1面的第2方向分別延展並且在與前記第2方向正交之第3方向上排列；前記複數個第2電極係被配置成，往前記第3方向分別延展並且在前記第2方向上排列；前記選擇元件，係以在前記第2方向及前記第3方向 之雙方上排列的方式，而被配置複數個配置；對在前記第2方向或前記第3方向上排列的複數個前記選擇元件，係有1個前記電阻變化元件是被共通地連接。
  14. 如請求項12所記載之記憶體元件，其中，於前記第(m+1)個記憶胞單元中由前記複數個記憶胞所包圍的第(m+1)個記憶胞領域，係比前記第m個記憶胞領域還窄；作為前記引出線是具有：與前記第1電極連接而形成作為前記連接部之第1連接部分並且從前記基板遠離開來而延伸的第1接觸柱、和與前記第2電極連接而形成作為前記連接部之第2連接部分並且從前記基板遠離開來而延伸的第2接觸柱。
  15. 如請求項14所記載之記憶體元件，其中，還具有：被設置在前記基板與第1個前記記憶胞單元之間的驅動電路；和將前記第1接觸柱的上端與前記驅動電路予以連接的第1配線；和將前記第2接觸柱的上端與前記驅動電路予以連接的第2配線。
  16. 如請求項12所記載之記憶體元件，其中，作為前記引出線是具有：與前記第1電極連接而形成作為前記連接部之第1連接部分並且從前記基板遠離開來 而延伸的第1接觸柱、和與前記第2電極連接而形成作為前記連接部之第2連接部分並且朝前記基板延伸的第2接觸柱。
  17. 如請求項16所記載之記憶體元件，其中，還具有：被設置在前記基板與第1個前記記憶胞單元之間的驅動電路；和將前記第1接觸柱的上端與前記驅動電路予以連接的第1配線；和將前記第2接觸柱的下端與前記驅動電路予以連接的第2配線。
  18. 一種記憶體系統，係具備：記憶體元件；和進行前記記憶體元件之控制的控制部；前記記憶體元件，係具備：在基板之上，於第1方向上從第1個至第n個被依序層積的n個記憶胞單元；前記n個記憶胞單元係分別具有：1個以上的第1電極；和複數個第2電極，係被設置成分別與前記第1電極交叉；和複數個記憶胞，係被設置在前記第1電極與前記複數個第2電極之每一者的交叉點，且分別被連接至前記第1電極與前記第2電極之雙方；和 1條以上的引出線，係被連接至前記第1電極而形成1個以上的連接部；第(m+1)個(m係n以下之自然數)之前記記憶胞單元中的至少1個前記連接部係位於，與第m個前記記憶胞單元中由前記複數個記憶胞所包圍的第m個記憶胞領域在前記第1方向上重合的位置。
  19. 如請求項18所記載之記憶體系統，其中，前記第m個記憶胞領域之中，與前記第(m+1)個記憶胞單元中由前記複數個記憶胞所包圍的第(m+1)個記憶胞領域在前記第1方向上重合之領域以外的週邊領域中所被設置的前記記憶胞，係作為預備記憶胞之功能。
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