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CN106711043A - 制造堆叠纳米线晶体管的方法 - Google Patents

制造堆叠纳米线晶体管的方法 Download PDF

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CN106711043A
CN106711043A CN201610939078.9A CN201610939078A CN106711043A CN 106711043 A CN106711043 A CN 106711043A CN 201610939078 A CN201610939078 A CN 201610939078A CN 106711043 A CN106711043 A CN 106711043A
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CN
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semiconductor
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semiconductor stack
stack
elongated
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CN201610939078.9A
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李东颖
余绍铭
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种制造堆叠纳米线晶体管的方法，包含使用磊晶生长制程形成第一半导体堆叠，第一半导体堆叠包含与第二半导体层交替的第一半导体层，第一半导体层包含第一半导体材料且第二半导体层包含与第一半导体材料不同的第二半导体材料。图案化第一半导体堆叠以形成一组半导体堆叠特征。在半导体堆叠特征间形成隔离特征。移除半导体堆叠特征中至少一者，由此形成至少一沟槽。以及在沟槽中使用磊晶生长制程形成第二半导体堆叠，第二半导体堆叠具有与第一半导体堆叠不同的特征。

Description

制造堆叠纳米线晶体管的方法
技术领域
本揭露是关于一种半导体及其制造方法，特别是关于制造堆叠纳米线晶体管的方法。
背景技术
在半导体集成电路(IC)工业中，集成电路材料的技术进步与设计已产生数代集成电路，其中与前代相比各代具有更小且更复杂的电路。在集成电路发展过程中，一般而言，功能密度(即，每晶片面积互连元件的数量)不断增加而几何尺寸(即，使用制造制程可产生的最小元件(或接线))则不断减少。此缩小化的制程通常通过增加生产效率并降低相关成本提供优势。然而，此缩小化的制程缩小亦增加集成电路处理与制造的复杂性。
一种缩小化的晶体管的型态为堆叠纳米线晶体管。在堆叠纳米线晶体管中，通道由一或多个细长半导体特征制成，半导体特征各者全部或部分由栅极结构围绕。亦可将这些细长半导体特征称为纳米线。单一晶体管的纳米线可垂直地堆叠。
集成电路中不同的晶体管提供不同功能。例如，部分晶体管设计于输入/输出操作。部分晶体管针对核心处理操作。部分晶体管针对记忆存储操作设计。尽管需要此等不同晶体管具有不同功能以更好提供其用途，但难以在单一电路中制造多堆叠纳米线晶体管。
发明内容
本揭露的一实施例为一种制造堆叠纳米线晶体管的方法，包含使用磊晶生长制程形成第一半导体堆叠，第一半导体堆叠包含与第二半导体层交替的第一半导体层，第一半导体层包含第一半导体材料且第二半导体层包含与第一半导体材料不同的第二半导体材料。图案化第一半导体堆叠以形成一组半导体堆叠特征。在半导体堆叠特征间形成隔离特征。移除半导体堆叠特征中至少一者，由此形成至少一沟槽。以及在沟槽中使用磊晶生长制程形成第二半导体堆叠，第二半导体堆叠具有与第一半导体堆叠不同的特征。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本发明的态样。应注意，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。
图1A、1B、1C、1D、1E、1F、1G、1H、1I、及1J为本揭露的部分实施例的具有不同特征的堆叠纳米线晶体管的制程示意图；
图1K为本揭露的部分实施例的堆叠纳米线晶体管的透视图；
图2A、2B、2C、2D、2E、及2F为本揭露的部分实施例图的具有不同特征的堆叠纳米线晶体管的制程示意图；
图3A及3B为本揭露的部分实施例的具有各特征的堆叠纳米线晶体管的示意图；
图4为本揭露的部分实施例图的具有各特征的堆叠纳米线晶体管的方法的流程图；
图5为本揭露的部分实施例图的具有各特征的堆叠纳米线晶体管的方法的流程图。
具体实施方式
以下揭示内容提供许多不同实施例或实施例，以便实施所提供标的的不同特征。下文描述组件及排列的特定实施例以简化本发明。当然，这些实施例仅为示例且并不意欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本发明可在各实施例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可同样解读本文所使用的空间相对性描述词。
如上文描述，在集成电路中各晶体管提供不同功能。尽管需要此等不同晶体管具有不同功能以更好提供其用途，但难以在单一电路中制造多堆叠纳米线晶体管。根据本文描述的原理，制造堆叠纳米线晶体管的方法可适用于具有不同特征的晶体管。因此，可在集成电路中针对所欲的用途制造晶体管。
图1A、1B、1C、1D、1E、1F、1G、1H、1I、及1J为本揭露的部分实施例的具有不同特征的堆叠纳米线晶体管的制程示意图。图1A阐明在半导体基板102上形成的半导体堆叠104。半导体堆叠104包括多个第一半导体层106及多个第二半导体层108。半导体堆叠104由第一半导体层106与第二半导体层108交替堆叠而成。
半导体基板102可用于半导体制造制程的半导体晶圆。在一实施例中，半导体基板102可由硅制备。亦可使用其他半导体材料。在本实施例中，半导体晶圆分为两不同区域110、112。区域110、112可或可不彼此相邻。如下文进一步纤细解释，在第一区域110中形成第一类堆叠纳米线晶体管并在第二区域112中形成第二类堆叠纳米线晶体管。此两种不同的堆叠纳米线晶体管将具有不同特征。
半导体层106、108各者可使用磊晶制程生长。在磊晶制程中，将结晶材料生长至结晶基板上。此处，先形第二半导体层108，半导体基板102作为结晶基板，并在基板102上形成第二半导体层108。随后，形成第一半导体层106，第二半导体层108作为第一半导体层106的结晶基板。
在一实施例中，可由硅制得第一半导体层106。可由锗硅制得第二半导体层108。如下文进一步详细描述，第一半导体层106与第二半导体层108可选用不同材料以进行选择性蚀刻。由于最终将移除第二半导体层108，故在进行蚀刻制程后，在移除第二半导体层108的同时亦需大致上地完整保留第一半导体层106。亦可使用其他半导体材料。例如，可由锗硅(SiGe)、锗(Ge)、锡锗(GeSn)、锡锗硅(SiGeSn)、或第III至V族半导体制备第一半导体层106或第二半导体层108。
图1B阐明将半导体堆叠104图案化为多个半导体堆叠特征114的图案化制程。可使用各种微影技术执行图案化制程。例如，可将光阻层施加在半导体堆叠104顶部。随后将此光阻层经由光罩暴露于光源。随后显像此光阻层以暴露半导体堆叠104的一些区域同时覆盖半导体堆叠104的其他区域。随后进行蚀刻制程以移除半导体堆叠104的暴露的区域。在一实施例中，蚀刻制程可为各向异性蚀刻制程诸如干式蚀刻制程。可设计蚀刻制程来将沟槽115制成至所欲的深度。在本实施例中，所欲的深度延伸至半导体基板102。
图1C阐明在由图案化制程制得的沟槽115中形成隔离特征116。在一些实施例中，可由介电材料制备隔离特征116。可通过将隔离特征材料沉积至沟槽115中并随后执行平坦化制程诸如化学机械研磨(chemical mechanical polishing；CMP)制程以曝露半导体堆叠特征114的顶部来形成此隔离特征116。在一些实施例中，在形成隔离特征116前，可应用氧化物沉积制程以在半导体堆叠特征114表面以及半导体基板102经暴露的部分上产生衬垫(未图示)。可随后对衬垫执行退火制程。
图1D阐明移除在第二区域112中的半导体堆叠特征114，并形成在第二区域112中的隔离特征116间的沟槽117。在第一区域110中的半导体堆叠特征114仍保留。在一实施例中，使用蚀刻制程移除在第二区域112中的半导体堆叠特征114。可将此蚀刻制程设计为选择性移除半导体堆叠特征114同时大体上完整地保留隔离特征116。此蚀刻制程可为湿式蚀刻制程或干式蚀刻制程。为了在移除制程期间保护在第一区域110中的半导体堆叠特征114，可在第一区域110上形成光阻层及/或硬遮罩层(未图示)。
图1E是图示使用第二半导体堆叠120替代半导体堆叠特征的图。形成第二半导体堆叠120导致在沟槽117中的隔离特征间形成半导体堆叠特征118。可通过与第一半导体堆叠104相似的方式形成第二半导体堆叠120。特定言之，可使用磊晶生长制程形成第二半导体堆叠120。类似第一半导体堆叠104，第二半导体堆叠120亦可在两种不同类型半导体材料间交替。然而，第二半导体堆叠120与第一半导体堆叠104的特征不同。在本实施例中，在半导体堆叠120中各半导体层的厚度与第一半导体堆叠104的半导体层厚度不同。此外，第二半导体堆叠120中各类型层的数量与第一半导体堆叠104中各类型层的数量不同。亦可存在其他变化。继形成第二半导体堆叠120之后，化学机械研磨制程可用于使此晶圆顶面平坦使得半导体堆叠特征118的顶面与隔离特征116的顶面共面。此外，半导体堆叠特征114的顶面基本上与半导体堆叠特征118的顶面共面。
可针对特殊类型晶体管设计第二半导体堆叠120的不同特征。如上文描述，集成电路通常包括针对不同功能的晶体管。部分功能，诸如输入/输出可受益于较厚的通道。如下文进一步详细描述，将移除在各个半导体堆叠特征114、118中其中一种半导体材料。剩下的半导体材料将用作通道。
图1F是图示用以移除部分隔离特征116的移除制程的图。可在其中意欲形成栅极元件的部分移除隔离特征116。本横截面图示其中形成栅极的区域。在本实施例中，通过使得隔离特征116的顶面与半导体基板102的最顶面共面的方式来蚀刻隔离特征。
半导体堆叠特征114、118是垂直于图示的横截面延伸的伸长鳍状结构。在本实施例中，第一半导体层106将形成置于源极与漏极区域间的细长半导体特征(即，纳米线)。可在图1F中图示的移除制程后形成源极与漏极区域(未图示)。例如，可移除部分半导体堆叠特征114、118并随后使用原位掺杂的单一半导体结构替代以便形成源极或漏极区域。
图1G与1H阐明形成用于在第一区域中晶体管的栅极元件。图1G阐明移除第一半导体堆叠特征114的其中一种半导体材料。特定言之，移除第二半导体层108的材料。可使用各向同性蚀刻制程诸如湿式蚀刻制程移除此材料。移除此材料留下若干在源极与漏极区域(未图示)间悬浮的细长半导体特征122。
在一些实施例中，在暴露细长半导体特征122后，可应用额外磊晶生长制程以改变细长半导体特征122的尺寸及/或形状。例如，需要稍微增加细长半导体特征122横截面的宽度及/或厚度。亦可设计磊晶生长制程来改变细长半导体特征122的横截面形状。例如，细长半导体特征122的横截面形状可是矩形、方形、圆形、椭圆形、菱形、或其他形状。在一些情况下，各向同性蚀刻制程可用于减小暴露的细长半导体特征122的大小。此磊晶生长或蚀刻制程可用于按需调整细长半导体特征122的尺寸。
图1H阐明在第一区域110中形成栅极结构124。在本实施例中，栅极结构124围绕在细长半导体特征122的各侧面。栅极结构124亦电性连接用于在第一区域110中形成的若干堆叠纳米线晶体管123的栅极元件。
在一些实施例中，在形成栅极结构124前细长半导体特征122可经各处理及清洗制程。例如，可将热处理应用至细长半导体特征122，温度在约摄氏850至875度的范围。清洗制程可用来移除任何氧。
栅极结构124可包括若干材料。在一些实施例中，栅极结构可包括介面层(未图示)、高介电常数介电层(未图示)、及金属栅极层。可首先形成介面层。此介面层可围绕并接触各个细长半导体特征122的各侧面。此介面层包括含有氧化物的材料，诸如氧化硅或氮氧化硅，并可通过使用氧化剂(例如，过氧化氢(H2O2)、臭氧(O3))的化学氧化、等离子增强原子层沉积、热氧化、原子层沉积、化学气相沉积、及/或其他适宜方法来形成。
在形成介面层后，可在各个细长半导体特征122周围介面层上形成高介电常数介电层。高介电常数介电材料具有高介电常数，例如，大于热氧化硅(～3.9)的介电常数。高介电常数介电材料可包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钇、钛化锶、氮氧化铪(HfOxNy)、其他适宜金属氧化物、或其组合。此高介电常数介电层可通过原子层沉积、化学气相沉积(CVD)、物理气相沉积(PVD)、遥控等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、金属有机物CVD(MOCVD)、溅镀、其他适宜制程、或其组合形成。
在形成介面层与高介电常数介电层之后，可形成栅极层。栅极层包括导电材料诸如金属材料。例如，栅极层可包括钨、钛、钽、或其他适宜金属栅极材料。可使用各种适宜沉积制程形成栅极层。在本实施例中，栅极层与第一区域110中的多个晶体管(通过多个伸长结构堆叠制造)互连。
图1I及1J阐明形成用于在第二区域112中的晶体管的栅极元件。图1I阐明移除第二半导体堆叠特征118的其中一种半导体材料。特定言之，移除形成第二半导体层108的材料。可使用各向同性蚀刻制程诸如湿式蚀刻制程移除此材料。移除此材料留下在源极与漏极区域(未图示)间悬浮的若干细长半导体特征126。
在一些实施例中，在暴露细长半导体特征126之后，可应用额外磊晶生长制程来改变细长半导体特征126的尺寸及/或形状。例如，需要稍微增加细长半导体特征126横截面的宽度及/或厚度。在一些情况下，各向同性蚀刻制程可用于减少经暴露的细长半导体特征126的尺寸。此等磊晶生长或蚀刻制程可用于按需调整细长半导体特征126的尺寸。例如，细长半导体特征126的横截面形状可是矩形、方形、圆形、椭圆形、菱形或其他形状。细长半导体特征126的大小和形状可与细长半导体特征122的大小与形状不同。
图1J阐明形成在第二区域112中的栅极结构128。在本实施例中，栅极结构128围绕细长半导体特征126的各侧面。栅极结构128亦电性连接在第二区域112中形成的若干堆叠纳米线晶体管125的栅极元件。
在一些实施例中，在形成栅极结构128之前细长半导体特征126亦可经各种处理及清洗制程。栅极结构128亦可包括若干材料。例如，类似栅极结构124，栅极结构128可包括介面层、高介电常数介电层、及金属栅极层。在一些实施例中，栅极结构128的介面层及高介电常数介电层的厚度可与栅极结构124的介面层及高介电常数介电层的厚度不同。用于栅极结构128的金属材料可与用于栅极结构124的金属材料不同。
尽管堆叠纳米线晶体管123、125具有不同特征，诸如不同厚度、不同节距、及不同数量纳米线，但堆叠纳米线晶体管123、125二者的最顶部细长半导体特征122、126的顶面是大体上共面。因此，尽管元件特征不同，晶圆的区域110与112是大体上平坦。此配置可简化后续层的形成。例如，可在堆叠纳米线晶体管123、125顶部形成层间介电层(interlayerdielectric；ILD)。可在此层间介电层层中随后形成各互连。在一些实施例中，最底部细长半导体特征122、126的底面可是大体上共面。然而，在一些实施例中，最底部细长半导体特征122、126的底面与彼此偏离。
图1K是图示包括细长半导体特征151的堆叠的堆叠纳米线晶体管150透视图的图。堆叠纳米线晶体管150可对应在图1J中图示的堆叠纳米线晶体管123、125之一。细长半导体特征151可对应在图1J中图示的细长半导体特征122、126。根据本实施例，图示细长半导体特征151堆叠在彼此顶部。堆叠纳米线晶体管150包括第一源极/漏极区域152、第一隔层154、栅极区域156、第二隔层158、及第二源极/漏极区域160。第一隔层154位于第一源极/漏极区域152与栅极区域156间。第二隔层158位于栅极区域156与第二源极/漏极区域160间。图1A至1J阐明随着形成堆叠纳米线晶体管150穿过栅极区域156的横截面。
穿过栅极区域156的部分细长半导体特征151作为堆叠纳米线晶体管150的通道。穿过源极/漏极区域152、160的部分细长半导体特征151作为堆叠纳米线晶体管150的源极及漏极。源极/漏极区域152、160可电性连接至源极/漏极接点(未图示)。相似地，此栅极区域156可电性连接至栅极接点(未图示)。因此，堆叠纳米线晶体管150能够在集成电路中工作。
图2A、2B、2C、2D、2E、及2F为本揭露的部分实施例图的具有不同特征的堆叠纳米线晶体管的制程示意图。图2A至2F阐明在图案化半导体堆叠二者之前形成第二半导体堆叠的制程。图2A阐明将第一半导体堆叠206制形成在半导体基板102上。半导体堆叠206包括第一半导体层208及第二半导体层210。半导体堆叠206为第一半导体层208与第二半导体层210交替组成。
在本实施例中，图示半导体基板102的两个不同区域202、204。区域202、204可或可不彼此相邻。如下文进一步详细解释，可在第一区域202中形成第一类型堆叠纳米线晶体管且可在第二区域204中形成第二类型堆叠纳米线晶体管。此等两个不同元件可具有不同特征。
多个半导体层208、210各者可通过使用磊晶生长制程生长。在一实施例中，可由硅制备第一半导体层208。由锗硅制备第二半导体层210。如下文进一步详细描述，第一半导体层208与第二半导体层210可选用不同材料以进行选择性蚀刻。由于将最终移除第二半导体层210，需要具有将移除第二半导体层210同时大体上完整地保留第一半导体层208的蚀刻制程。可使用其他半导体材料。例如，可由锗硅(SiGe)、锗(Ge)、锡锗(GeSn)、锡锗硅(SiGeSn)、或第III至V族半导体制备第一半导体层208或第二半导体层210。
根据本实施例，经图案化的遮罩212用于保护半导体堆叠206的一些区域同时暴露半导体堆叠206的其他区域。特定言之，暴露意欲替代的区域并由经图案化的遮罩212覆盖意欲保留的区域。在本实施例中，经图案化的遮罩212保护在第一区域202上的半导体堆叠206同时暴露在第二区域204之上的半导体堆叠206。
图2B是图示移除半导体堆叠206的经暴露区域的图。此经暴露的区域，即，区域204，可使用各向异性蚀刻制程诸如干式蚀刻制程移除。在此制程期间，经图案化的遮罩212保护在第一区域202上的半导体堆叠206。
图2C是图示用以在第二区域204中形成第二半导体堆叠214的说明性形成制程的图。第二半导体堆叠214为第一半导体层216与第二半导体层218交替组成。第二半导体堆叠214与第一半导体堆叠206相似但具有不同特征。例如，第二半导体堆叠214可具有与第一半导体堆叠206不同的半导体材料。此外，第二半导体堆叠214可具有与第一半导体堆叠206不同数量的层。在第二半导体堆叠214中的层可具有与第一半导体堆叠206的层不同的厚度及节距。可使用磊晶生长制程来形成第二半导体堆叠。在形成第二半导体堆叠214之后，可使用化学机械研磨制程来使此晶圆顶面平坦。
图2D阐明图案化制程以在第一区域202中形成第一组半导体堆叠特征220及在第二区域204中形成第二组半导体堆叠特征222。此图案化与上文依照附图1B描述的图案化相似。图案化可在半导体基板102中产生鳍结构。
图2E是图示在半导体堆叠特征220、222间形成隔离特征221的图。可通过在半导体堆叠特征220、222间的空间内沉积介电材料形成隔离特征221。随后，可使用蚀刻制程来调整隔离特征的高度使得其大体上与半导体基板102内的顶表面共面。隔离特征221可以与上文依照附图1E至1F描述的隔离特征相似的方式形成。
图2F是图示在第一区域202中第一组堆叠纳米线晶体管223及在第二区域204中第二组堆叠纳米线晶体管225的图。可与上文在附图1G至1J中描述的堆叠纳米线特征相似形成堆叠纳米线晶体管223、225。特定言之，对于第一区域202而言，从半导体堆叠特征220中移除第二半导体层210。随后，围绕各个堆叠纳米线晶体管223的余留的细长半导体特征227形成栅极元件224。对于第二区域204而言，从半导体堆叠特征222中移除一类半导体材料。随后，围绕堆叠纳米线晶体管225的余留的细长半导体特征229各者形成栅极元件226。
尽管图2A至2F阐明形成两种不同类型堆叠纳米线晶体管的制程，使用本文描述原理的其他制程可用于形成多于两种类型的堆叠纳米线晶体管。例如，可从第三区域移除部分第一半导体堆叠。随后，可在第三区域中形成第三半导体堆叠。第三半导体堆叠可具有与第一半导体堆叠206及第二半导体堆叠214不同的特征。
图3A及3B是图示具有各个特征的说明性堆叠纳米线晶体管的图。图3A阐明第一类堆叠纳米线晶体管301及第二类堆叠纳米线晶体管303。第一类堆叠纳米线晶体管301各者具有四个垂直堆叠的细长半导体特征307。第二类堆叠纳米线晶体管303各者亦具有四个垂直堆叠的细长半导体特征309。因此，在本实施例中，两类型堆叠纳米线晶体管301、303在各晶体管中具有相同数量的细长半导体特征。此外，细长半导体特征307及伸长细长半导体特征309各者由相同半导体材料制备。
在本实施例中，细长半导体特征309的厚度308小于细长半导体特征307的厚度304。此外，在细长半导体特征309间的隔层310大于在细长半导体特征307间的隔层306。由此，在细长半导体特征309间的节距322与在细长半导体特征307间的节距320不同。在一些实施例中，在细长半导体特征307间的隔层306等于细长半导体特征307的厚度304，堆叠纳米线晶体管301亦如此。然而，在细长半导体特征309间的隔层310与细长半导体特征309的厚度308不同。在本实施例中，隔层310大于厚度308。然而，在一些实施例中，在细长半导体特征间的隔层可小于细长半导体特征的厚度。细长半导体特征307、309的厚度可在约3至20纳米范围内。此外，在本实施例中，两种类型堆叠纳米线晶体管301、303的最顶部细长半导体特征307、309的顶面是沿着平面302大体上共面。
图3B阐明第一类堆叠纳米线晶体管301及第三类堆叠纳米线晶体管305。尽管第一类堆叠纳米线晶体管301具有四个细长半导体特征307，第三类堆叠纳米线晶体管305仅具有两个垂直堆叠的细长半导体特征311。因此，第一类堆叠纳米线晶体管301具有与第三类型堆叠纳米线晶体管305不同数量的细长半导体特征。此外，细长半导体特征311由与细长半导体特征307不同的半导体材料制备。
在本实施例中，细长半导体特征311的厚度312大于细长半导体特征307的厚度304。此外，在细长半导体特征311间的隔层314大于在细长半导体特征307间的隔层306。因此，在细长半导体特征311间的节距324与在细长半导体特征307间的节距320不同。此外，两种类型堆叠纳米线晶体管301、305的最顶部细长半导体特征307、311的顶面是沿着平面302大体上共面。
图4是图示形成具有各个特征的堆叠纳米线晶体管的说明性方法400的流程图且其中在图案化用于第一类堆叠纳米线晶体管的半导体堆叠后形成用于第二类堆叠纳米线晶体管的半导体堆叠。根据本实施例，方法400包括使用磊晶生长制程形成第一半导体堆叠的步骤402。第一半导体堆叠包括与第二半导体层交替的第一半导体层。第一半导体层包括第一半导体材料且第二半导体层包括与第一半导体材料不同的第二半导体材料。可如上文附图1A描述形成第一半导体层与第二半导体层。
根据本实施例，方法400进一步包括图案化第一半导体堆叠以形成一组半导体堆叠特征的步骤404。此组半导体堆叠特征可包括将最终形成的第一类堆叠纳米线晶体管的特征以及为第二类堆叠纳米线晶体管的特征。可如依照附图1B描述执行图案化制程。
根据本实施例，方法400进一步包括在半导体堆叠特征间形成隔离特征的步骤406。可在对应第一类堆叠纳米线晶体管的第一区域与对应第二类堆叠纳米线晶体管的第二区域间形成此隔离特征。可如上文附图1C描述形成此隔离特征。
根据本实施例，方法400进一步包括移除至少一半导体堆叠特征，由此形成至少一沟槽的步骤408。例如，在对应第二类堆叠纳米线晶体管的区域中移除一个半导体堆叠特征。可如上文附图1D描述执行此移除制程。
根据本实施例，方法400进一步包括在沟槽中使用磊晶生长制程形成第二半导体堆叠的步骤410，第二半导体堆叠具有与第一半导体堆叠不同的特征。此第二半导体堆叠可最终变为第二类堆叠纳米线晶体管。可如上文附图1E描述执行形成第二半导体堆叠。可如上文附图1F至1J描述完成第一类型堆叠纳米线晶体管及第二类型堆叠纳米线晶体管。
图5是图示形成具有各个特征的堆叠纳米线晶体管的说明性方法的流程图且其中在图案化两类型堆叠纳米线晶体管的半导体堆叠前形成第一类堆叠纳米线晶体管及第二类堆叠纳米线晶体管的半导体堆叠。根据本实施例，方法500包括在基板上形成第一半导体堆叠的步骤502。第一半导体堆叠包括与第二半导体层交替的第一半导体层，第一半导体层包括第一半导体材料且第二半导体层包括与第一半导体材料不同的第二半导体材料。可如上文附图2A描述形成第一半导体堆叠。
根据本实施例，方法500进一步包括移除在基板第一区域上的第一部分第一半导体堆叠并保留在基板第二区域上的第二部分第一半导体堆叠的步骤504。此可使用光微影图案化技术达成。例如，此可如上文附图2B描述达成。在此情况下，第一区域对应区域204且第二区域对应区域202。
根据本实施例，方法500进一步包括在基板的第一区域上形成第二半导体堆叠的步骤506，第二半导体堆叠具有与第一半导体堆叠不同的特征。以与第一半导体堆叠相似的方式形成第二半导体堆叠。可如上文附图2C描述形成第二半导体堆叠。
根据本实施例，方法500进一步包括图案化第一半导体堆叠与第二半导体堆叠以在第一区域上形成第一组半导体堆叠特征及在第二区域上形成第二组半导体堆叠特征的步骤508。此图案化制程可如上文附图2D描述形成。在此情况下，第一组半导体堆叠特征对应至半导体堆叠特征222及第二组半导体堆叠特征对应至半导体堆叠特征220。可随后如在图2E至2F中描述完成堆叠纳米线晶体管。
使用本文描述的原理，可使用高效流程形成各类型堆叠纳米线晶体管。特定言之，此等堆叠纳米线晶体管可具有适宜不同晶体管功能诸如输入/输出、储存、及核心晶体管的不同特征。可使用上文描述的制程形成不同类型堆叠纳米线晶体管以具有堆叠纳米线(伸长半导体结构)的不同特征。此外，除具有各纳米线特征外，不同堆叠纳米线晶体管的最顶部的纳米线可大体上共面。
本揭露的一实施例为一种制造堆叠纳米线晶体管的方法，包含使用磊晶生长制程形成第一半导体堆叠，第一半导体堆叠包含与第二半导体层交替的第一半导体层，第一半导体层包含第一半导体材料且第二半导体层包含与第一半导体材料不同的第二半导体材料。图案化第一半导体堆叠以形成一组半导体堆叠特征。在半导体堆叠特征间形成隔离特征。移除半导体堆叠特征中至少一者，由此形成至少一沟槽。以及在沟槽中使用磊晶生长制程形成第二半导体堆叠，第二半导体堆叠具有与第一半导体堆叠不同的特征。
依据本揭露的部分实施例，其中第二半导体堆叠具有交替堆叠的第三半导体材料及第四半导体材料。
依据本揭露的部分实施例，其中第三半导体材料与第四半导体材料不同于第一半导体材料及第二半导体材料。
依据本揭露的部分实施例，其中第三半导体材料与第四半导体材料相同于第一半导体材料及第二半导体材料。
依据本揭露的部分实施例，其中第一半导体堆叠与第二半导体堆叠具有不同节距。
依据本揭露的部分实施例，其中第一半导体堆叠与第二半导体堆叠具有不同厚度。
依据本揭露的部分实施例，其中第一半导体堆叠的层数不同于与第二半导体堆叠的层数。
依据本揭露的部分实施例，此方法还包含自第一半导体堆叠移除多个第二半导体层，借此形成由第一半导体层所形成的一串细长半导体特征。
依据本揭露的部分实施例，此方法还包含执行磊晶生长制程以改变细长半导体特征的尺寸。
依据本揭露的部分实施例，其中第一半导体堆叠的上表面与第二半导体堆叠的上表面共平面。
本揭露的另一实施例为一种制造堆叠纳米线晶体管的方法，包含于基板上形成第一半导体堆叠，第一半导体堆叠包含多个第一半导体层以及与第一半导体层交替的多个第二半导体层。第一半导体层包含第一半导体材料，而第二半导体层包含第二半导体材料，其中第一半导体材料不同于第二半导体材料。移除基板上的第一区域上的第一半导体堆叠的第一部分，同时留下基板上的第二区域的第二半导体堆叠的第二部分。于基板上的第一区域形成第二半导体堆叠，第二半导体堆叠与第一半导体堆叠具有不同特性。图案化第一半导体堆叠及第二半导体堆叠以在第一区域上形成第一组半导体堆叠特征，以及在第二区域上形成第二组半导体堆叠特征。
依据本揭露的部分实施例，此方法更包于第一组半导体堆叠特征之间形成隔离特征。
依据本揭露的部分实施例，其中第一组半导体堆叠特征具有不同于第二组半导体堆叠特征的材料。
依据本揭露的部分实施例，其中第一半导体堆叠及第二半导体堆叠至少厚度、节距、层数，或形状不同。
依据本揭露的部分实施例，其中堆叠特征内的图案化的结果形成于鳍结构上。
依据本揭露的部分实施例，此方法还包含自地一半导体堆叠移除第一半导体层。于形成在第一半导体堆叠的第二绕线层的细长半导体特征的周围形成任何取代栅极。
依据本揭露的部分实施例，其中第一半导体堆叠的上表面与第二半导体堆叠的上表面共平面。
本揭露的又一实施例为一种半导体元件，包含第一堆叠细长半导体特征晶体管。第一堆叠细长半导体特征晶体管包含彼此互相隔离的第一组细长半导体特征，沿着与基板垂直的方向排列，第一组细长半导体特征具有第一组特征。半导体元件还包含第二堆叠细长半导体特征晶体管。第二堆叠细长半导体特征晶体管包含彼此互相隔离的第二组细长半导体特征，沿着与基板垂直的方向排列，第二组细长半导体特征具有第二组特征，其中第一组特征不同于第二组特征。
依据本揭露的部分实施例，其中第一组细长半导体特征的最上方的细长半导体特征的上表面与第二组细长半导体特征的最上方的细长半导体特征的上表面共平面。
依据本揭露的部分实施例，其中第一堆叠细长半导体特征晶体管与第二堆叠细长半导体特征晶体管至少在节距、厚度、层数，或形状上的其中一者不同。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本发明的态样。熟悉此项技术者应了解，可轻易使用本发明作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本发明的精神及范畴，且可在不脱离本发明的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种制造堆叠纳米线晶体管的方法，其特征在于，包含：
使用一磊晶生长制程形成一第一半导体堆叠，该第一半导体堆叠包含与一第二半导体层交替的一第一半导体层，该第一半导体层包含一第一半导体材料且该第二半导体层包含与该第一半导体材料不同的一第二半导体材料；
图案化该第一半导体堆叠以形成一组半导体堆叠特征；
在该组半导体堆叠特征间形成隔离特征；
移除该组半导体堆叠特征中至少一者，由此形成至少一沟槽；以及
在该沟槽中使用一磊晶生长制程形成一第二半导体堆叠，该第二半导体堆叠具有与该第一半导体堆叠不同的特征。
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