[go: up one dir, main page]

TW201715709A - 顯示裝置 - Google Patents

顯示裝置 Download PDF

Info

Publication number
TW201715709A
TW201715709A TW104135223A TW104135223A TW201715709A TW 201715709 A TW201715709 A TW 201715709A TW 104135223 A TW104135223 A TW 104135223A TW 104135223 A TW104135223 A TW 104135223A TW 201715709 A TW201715709 A TW 201715709A
Authority
TW
Taiwan
Prior art keywords
thickness
semiconductor layer
display device
film transistor
thin film
Prior art date
Application number
TW104135223A
Other languages
English (en)
Other versions
TWI590423B (zh
Inventor
李冠鋒
吳湲琳
葉守圃
Original Assignee
群創光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群創光電股份有限公司 filed Critical 群創光電股份有限公司
Priority to TW104135223A priority Critical patent/TWI590423B/zh
Priority to JP2016187865A priority patent/JP2017083821A/ja
Priority to US15/333,232 priority patent/US20170117303A1/en
Publication of TW201715709A publication Critical patent/TW201715709A/zh
Application granted granted Critical
Publication of TWI590423B publication Critical patent/TWI590423B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/427—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different thicknesses of the semiconductor bodies in different TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H10P74/207—

Landscapes

  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

本揭露係提供一種顯示裝置，包括：一基板，設有一顯示區及一非顯示區，且該非顯示區係圍繞該顯示區設置；一第一薄膜電晶體單元，設於該顯示區上；以及一第二薄膜電晶體單元，設於該非顯示區上。其中，該第一薄膜電晶體單元之一第一半導體層具有一第一厚度；該第二電晶體單元之一第二半導體層具有一第二厚度；而該第一厚度小於該第二厚度。

Description

顯示裝置
本揭露係關於一種顯示裝置，尤指一種顯示區與非顯示區中之薄膜電晶體單元具有不同結構設計之顯示裝置。
隨著顯示器技術不斷進步，所有的顯示裝置均朝體積小、厚度薄、重量輕等趨勢發展，故目前市面上主流之顯示器裝置已由以往之陰極射線管發展成薄型顯示器，如液晶顯示裝置、有機發光二極體顯示裝置或無機發光二極體顯示裝置等。其中，薄型顯示器可應用的領域相當多，舉凡日常生活中使用之手機、筆記型電腦、攝影機、照相機、音樂播放器、行動導航裝置、電視等顯示裝置，大多數均使用該些顯示裝置。
雖然液晶顯示裝置或有機發光二極體顯示裝置已為市面上常見之顯示裝置，特別是液晶顯示裝置的技術更是相當成熟，但隨著顯示裝置不斷發展且消費者對顯示裝置之顯示品質要求日趨提高，各家廠商無不極力發展出具有更高顯示品質的顯示裝置。其中，除了顯示區上的薄膜電晶體結構外，非顯示區中之閘極驅動電路區域所使用之薄膜電晶體單元結構，亦為影響顯示裝置整體效率之因素之一。
有鑑於此，目前仍需針對顯示區及非顯示區之薄膜電晶體單元結構做改良，以更進一步提升顯示裝置之顯示品質。
本揭露提供一顯示裝置，其中位於顯示區之薄膜電晶體單元之半導體層具有至少一凹陷，而可提升此區的薄膜電晶體之負閘極應力(negative gate stress)表現，進而提升此區的薄膜電晶體特性。
本揭露之顯示裝置包括：一基板，設有一顯示區及一非顯示區，且該非顯示區係圍繞該顯示區設置；一第一薄膜電晶體單元，設於該顯示區上；以及一第二薄膜電晶體單元，設於該非顯示區上。其中，該第一薄膜電晶體單元包括：一第一閘極電極，設於該基板上；一第一絕緣層，設於該第一閘極電極上；一第一半導體層，設於該第一絕緣層上且與該第一閘極電極對應設置，包括一第一部份與第二部分，且該第一部分與該第二部分係相距一預定距離；一第一源極及一第一汲極，分別設於該第一半導體層的該第一部分與該第二部分上。該第二薄膜電晶體單元包括：一第二閘極電極，設於該基板上；一第二絕緣層，設於該第二閘極電極上；一第二半導體層，設於該第二絕緣層上且與該第二閘極電極對應設置；以及一第二源極及一第二汲極，設於該第二半導體層上。其中，該第一半導體層具有一第一厚度，該第二半導體層具有一第二厚度，其中，該第一厚度小於該第二厚度。
於本揭露之顯示裝置中，該第一厚度與該第二厚度的差值可介於50Å至500Å之間，較佳介於60Å至200Å之間；或該第一厚度與該第二厚度的差值可為第一半導體層的厚度之10-100%。
於本揭露之顯示裝置中，第一半導體層及第二半導體層之材料可為相同或不同材料，且較佳均為金屬氧化物(如：IGZO、AIZO、HIZO、ITZO、IGZTO、或IGTO)。
於本揭露之顯示裝置中，該第一半導體層的一表面包括一凹陷區域及一平坦區域，該第一半導體層在該凹陷區域具有該第一厚度，該第一半導 體層在該平坦區域具有一第三厚度。其中，該第一厚度與該第三厚度的差值介於60Å至200Å之間；或該第一厚度與該第三厚度的差值為該第一半導體層的厚度之10-100%。
於本揭露之顯示裝置中，於一實施態樣中，該凹陷區域具有兩個，且分別位於該第一部份及該第二部分上；於另一實施態樣中，該凹陷區域分佈於該第一部分、該第二部分、與該第一部分與該第二部分之間的一第三部分上；於再一實施態樣中，凹陷區域設於部分該第一部分與該第二部分之間的一第三部分上；於更一實施態樣中，該凹陷區域設於整個該第一部分與該第二部分之間的一第三部分上。
本揭露之顯示裝置，位於顯示區之第一薄膜電晶體單元之第一半導體層之第一厚度小於位於非顯示區之第二薄膜電晶體單元之第二半導體層之第二厚度；特別是，於本揭露之顯示裝置中，第一半導體層之表面包括一凹陷區域及一平坦區域，此凹陷區域所產生的膜內缺陷可提升第一薄膜電晶體之負閘極應力表現，進而提升第一薄膜電晶體特性。此外，由於非顯示區的第二薄膜電晶體係作為一閘極驅動電路，故位於此區的第二薄膜電晶體之第二半導體層則不具有凹陷區域，如此可提升第二薄膜電晶體之高電流應力(high current stress)表現。
11‧‧‧基板
11a‧‧‧底面
12‧‧‧線路
13‧‧‧源極驅動電路
14‧‧‧對側基板
15‧‧‧顯示層
2‧‧‧第一薄膜電晶體單元
22‧‧‧第一閘極電極
23‧‧‧第一絕緣層
24‧‧‧第一半導體層
24a,44a‧‧‧表面
24b,24c‧‧‧邊緣
241,242‧‧‧凹陷區域
243‧‧‧平坦區域
251‧‧‧第一源極
252‧‧‧第一汲極
253,453‧‧‧通道區
4‧‧‧第二薄膜電晶體單元
42‧‧‧第二閘極電極
43‧‧‧第二絕緣層
44‧‧‧第二半導體層
451‧‧‧第二源極
452‧‧‧第二汲極
AA‧‧‧顯示區
B‧‧‧非顯示區
D‧‧‧深度
P1‧‧‧第一部份
P2‧‧‧第二部分
P3‧‧‧第三部分
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T3‧‧‧第三厚度
圖1A係本揭露實施例1之顯示裝置之上視圖。
圖1B係本揭露實施例1之顯示裝置之剖面示意圖。
圖2係本揭露實施例1之顯示裝置之顯示區上之第一薄膜電晶體單元之剖面示意圖。
圖3係本揭露實施例1之顯示裝置之顯示區上之第一薄膜電晶體單元之上視圖。
圖4係本揭露實施例1之顯示裝置之非顯示區上之第二薄膜電晶體單元之上視圖。
圖5係本揭露實施例1之顯示裝置之非顯示區上之第二薄膜電晶體單元之剖面示意圖。
圖6係本揭露實施例1之顯示裝置之顯示區及非顯示區上之第一薄膜電晶體單元及第二薄膜電晶體單元之剖面示意圖。
圖7A係本揭露實施例1之第一薄膜電晶體單元之高電流應力測試結果圖。
圖7B係本揭露實施例1之第一薄膜電晶體單元之負閘極應力測試結果圖。
圖7C本揭露實施例1之第一薄膜電晶體單元之負閘極應力加上背光應力之測試結果圖。
圖8A係本揭露實施例1之第二薄膜電晶體單元之高電流應力測試結果圖。
圖8B本揭露實施例1之第二薄膜電晶體單元之負閘極應力測試結果圖。
圖8C本揭露實施例1之第一薄膜電晶體單元之負閘極應力加上背光應力之測試結果圖。
圖9係本揭露實施例2之顯示裝置之顯示區上之第一薄膜電晶體單元之上視圖。
圖10係本揭露實施例3之顯示裝置之顯示區上之第一薄膜電晶體單元之上視圖。
圖11係本揭露實施例4之顯示裝置之顯示區上之第一薄膜電晶體單元之上視圖。
圖12A本揭露實施例5之顯示裝置之顯示區上之第一薄膜電晶體單元之剖面示意圖。
圖12B係本揭露實施例5之顯示裝置之顯示區上之第一薄膜電晶體單元之上視圖。
圖13本揭露實施例6之顯示裝置之顯示區上之第一薄膜電晶體單元之剖面示意圖。
以下係藉由特定的具體實施例說明本揭露之實施方式，熟習此技藝之人士可由本說明書所揭示之內容輕易地了解本揭露之其他優點與功效。本揭露亦可藉由其他不同的具體實施例加以施行或應用，本說明書中的各項細節亦可針對不同觀點與應用，在不悖離本創作之精神下進行各種修飾與變更。
再者，說明書與請求項中所使用的序數例如”第一”、”第二”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
實施例1
圖1A係本實施例之顯示裝置之上視圖，其中，本實施例之顯示裝置包括：一基板11，設有一顯示區AA及一非顯示區B，且非顯示區B係圍繞顯示區AA設置。本實施例之顯示裝置更包括源極驅動電路(Drive IC)13，與基板11之非顯示區B上的線路12電性連接。此外，於本實施例之顯示裝置中，閘極驅動電路(圖未示)是建構在薄膜電晶體陣列(圖未示)裡，而為一GOP電路，且位於非顯示區B上。
圖1B係本實施例之顯示裝置之剖面示意圖，其中，本實施例之顯示裝置更包括：一對側基板14，與基板11相對設置；以及一顯示層15，設於 對側基板14與基板11間。於本實施例中，基板11可為上方設置有薄膜電晶體單元(圖未示)之薄膜電晶體基板，而對側基板14可為上方設置有彩色濾光層(圖未示)之彩色濾光片基板；然而，於本揭露之其他實施例中，彩色濾光層(圖未示)亦可設置在基板11上，此時，基板11則為一整合彩色濾光片陣列的薄膜電晶體基板(color filter on array,COA)。此外，本實施例之顯示裝置中的顯示層15可為一液晶層、一有機發光二極體元件層、一無機發光二極體元件層。當本實施例之顯示裝置中之顯示層15為液晶層時，本實施例之顯示裝置更包括一背光模組，設於基板11下方。
圖2及圖3係分別為本實施例之顯示裝置之顯示區AA上之第一薄膜電晶體單元之剖面示意圖及上視圖。首先，於基板11上形成一第一閘極電極22，再於第一閘極電極22及基板11上形成一作為閘極絕緣層之第一絕緣層23。而後，於第一絕緣層23上形成一第一半導體層24；於沉積第一半導體層24材料後，更進行一蝕刻製程，以於第一半導體層24之一表面上係形成至少一凹陷區域241,242。在此，形成凹陷區域241,242之蝕刻製程較佳係使用濕蝕刻製程，且濕蝕刻所使用之蝕刻液可根據第一半導體層24的材料做調整；其中，蝕刻液之一具體例子包括一含有氟離子之蝕刻液。經由濕蝕刻後，於第一半導體層24之凹陷區域241,242處，因濕蝕刻液內的離子與第一半導體層24作用而會部分摻雜於第一半導體層24中，使得第一半導體層24產生缺陷(defect)。最後，於第一半導體層24上形成一第一源極251及一第一汲極252，則完成本實施例之顯示區AA上之第一薄膜電晶體單元2之製備。
圖4及圖5係分別為本實施例之顯示裝置之非顯示區B上之第二薄膜電晶體單元之剖面示意圖及上視圖。於本實施例中，顯示區AA及非顯示區B上的薄膜電晶體單元係以相似製程製作，除了非顯示區B之第二薄膜電晶體單元4之第二半導體層44不具有凹陷區域。首先，於基板11上形成一第二閘極電極 42，再於第二閘極電極42及基板11上形成一作為閘極絕緣層之第二絕緣層43。而後，於第二絕緣層43上形成一第二半導體層44。最後，於第二半導體層44上形成一第二源極451及一第二汲極452，則完成本實施例之非顯示區B上之第二薄膜電晶體單元4之製備。
於本實施例中，基板11其可使用例如玻璃、塑膠、可撓性材質等基材材料所製成。第一絕緣層23及第二絕緣層43可同時形成，且可使用如氧化物、氮化物或氮氧化物等絕緣層材料製作；第一閘極電極22及第二閘極電極42可同時形成，而第一源極251及第一汲極252與第二源極451及第二汲極452可同時形成，且此些電極單元可使用導電材料，如金屬、合金、金屬氧化物、金屬氮氧化物、或其他電極材料所製成；第一半導體層24及第二半導體層44可同時形成，且可使用如IGZO(indium galium zinc oxide)、AIZO(alumimun indium zinc oxide)、HIZO(hafnium indium gallium zinc oxide)、ITZO(indium tin zinc oxide)、IGZTO(indium gallium zinc tin oxide)、或IGTO(indium gallium tin oxide)之金屬氧化物製作。然而，於本揭露之其他實施例中，前述元件之材料並不僅限於此。
經由前述製程後，如圖1及圖6所示，則可得到本實施例之顯示裝置，包括：一基板11，設有一顯示區AA及一非顯示區B，且非顯示區B係圍繞顯示區AA設置；一第一薄膜電晶體單元2，設於顯示區AA上；以及一第二薄膜電晶體單元4，設於非顯示區B上。其中，如圖2、圖3及圖6所示，第一薄膜電晶體單元2包括：一第一閘極電極22，設於基板11上；一第一絕緣層23，設於第一閘極電極22上；一第一半導體層24，設於第一絕緣層23上且與第一閘極電極22對應設置，包括一第一部份P1與第二部分P2，且第一部份P1與第二部分P2係相距一預定距離；一第一源極251及一第一汲極252，分別設於第一半導體層24的第一部份P1與第二部分P2上且與第一半導體層24連接，且第一源極251與第一汲極252係相距一預定距離而與第一半導體層24形成一通道區253；其中，第一半導 體層24朝向第一源極251與第一汲極252之一表面24a上具有兩凹陷區域241,242，且此兩凹陷區域241,242分別設於第一部份P1及第二部分P2上。此外，如圖4至圖6所示，第二薄膜電晶體單元4包括：一第二閘極電極42，設於基板11上；一第二絕緣層43，設於第二閘極電極42上；一第二半導體層44，設於第二絕緣層43上且與第二閘極電極42對應設置；一第二源極451及一第二汲極452，設於第二半導體層44上且與第二半導體層44連接，且第二源極451及第二汲極452係相距一預定距離而與第二半導體層44形成一通道區453。其中，第二半導體層44朝向第二源極451及第二汲極452之一表面44a上不具有凹陷區域。
於本實施例中，如圖6所示，第一半導體層24具有一第一厚度T1，該第二半導體層具有一第二厚度T2，其中，第一厚度T1小於第二厚度T2。其中，第一厚度T1與第二厚度T2的差值並無特殊限制，可介於50Å至500Å之間，且較佳介於60Å至200Å之間。或者，於本發明之其他實施例中，第一厚度T1與第二厚度T2的差值為第一半導體層24的厚度(即，第三厚度T3)之10-100%。
在此，如圖2所示，第一半導體層24的表面24a包括一凹陷區域241,242及一平坦區域243，第一半導體層24在凹陷區域241,242具有一第一厚度T1，第一半導體層24在平坦區域243具有一第三厚度T3。其中，第一厚度T1與第三厚度T3的差值(即，第一半導體層24之凹陷區域241,242的深度D)可介於60Å至200Å之間。或者，於本發明之其他實施例中，第一厚度T1與第三厚度T3的差值(即，第一半導體層24之凹陷區域241,242的深度D)為第一半導體層24的第三厚度T3之10-100%。此外，第一半導體層24之凹陷區域241,242之形狀並無特別限制，可如本實施例中所示之圓形，或者其他多邊形或不規則性。此外，如圖2所示，於本實施例之顯示面板中，於一剖面線上，第一半導體層24之凹陷區域241,242的側壁係為一垂直於表面24a的側壁；然而，於本揭露之其他實施例中，於一剖 面線上，凹陷區域241,242的側壁可為一斜面或一曲面，此時，凹陷區域241,242的深度D則指其最大深度。
測試例
在此，係使用實施例1所製得之第一薄膜電晶體單元2(如圖2及圖3所示)及第二薄膜電晶體單元4(如圖4及圖5所示)，進行其開關特性的測試。其中，第一薄膜電晶體單元2之第一半導體層24及第二薄膜電晶體單元4之第二半導體層44之材料均為IGZO；第一絕緣層23為氧化矽而第二絕緣層43之材料為氮化矽；第一閘極電極22及第二閘極電極42之材料均為下層為鋁而上層為鉬之金屬電極，但本揭露並不僅限於此，也可使用銅或銀類的材料；而第一源極251及第一汲極252與第二源極451及第二汲極452之材料均為上下兩層為鉬而中間層為鋁(Mo/Al/Mo)之金屬電極，但本揭露並不僅限於此，也可使用銅或銀類的材料；第一半導體層24及第二薄膜電晶體單元4之厚度T均約為625Å，而第一半導體層24上之凹陷區域241,242之深度D約為200Å。
高電流應力(high current stress)測試之條件如下所述：Vg=35V、Vd=20V、Vs=0V、測試溫度70℃、時間3600s，以確認大電流流過薄膜電晶體時之元件穩定性。
當以實施例1所製得之第一薄膜電晶體單元2及第二薄膜電晶體單元4進行高電流應力(high current stress)測試時，結果係分別如圖7A及圖8A所示。如圖7A所示，在高電流及大電壓的情形下，隨著操作時間增加，第一薄膜電晶體單元2之Id-Vg曲線往右偏移；故若以第一薄膜電晶體單元2作為GOP電路所使用之薄膜電晶體單元時，由於所輸入的電壓固定，而此往右偏移的情形會造成薄膜電晶體單元輸出電流不足。然而，如圖8A所示，在高電流及大電壓的情形下，隨著操作時間增加，第二薄膜電晶體單元4之Id-Vg曲線偏移情形並不顯著；故若以第二薄膜電晶體單元4作為GOP電路所使用之薄膜電晶體單元時，可 確保薄膜電晶體單元輸出電流維持在一定高電流。因此，相較於第一半導體層24具有凹陷區域241,242之第一薄膜電晶體單元2，第二半導體層44不具凹陷之第二薄膜電晶體單元4，因長時間使用仍可維持一定的高電流輸出，故較適用於作為GOP電路所使用之薄膜電晶體單元。
負閘極應力(negative gate stress)測試條件如下所述：Vg=-30V、Vd=Vs=0V、溫度70℃、時間3600s；負閘極應力加上背光應力(back light stress)之測試條件為Vg=-30V、Vd=Vg=0V、溫度為室溫、時間3600s，加上8000~10000nits背光源照射下測量TFT Vth偏移(shift)結果。
當以實施例1所製得之第一薄膜電晶體單元2及第二薄膜電晶體單元4進行負閘極應力(negative gate stress)測試時，結果係分別如圖7B及圖8B所示；而負閘極應力加上背光應力(back light stress)測試的結果，則分別如圖7C及圖8C所示，其中，背光係由基板11之底面11a朝第一源極251與第一汲極252(如圖2所示)或第二源極451與第二汲極452(如圖4所示)方向照射，如圖2及圖4之箭號所示。
如圖7B所示，在負偏壓下，在施與負閘極應力前及後，第一薄膜電晶體單元2之Id-Vg曲線並無顯著偏移的情形發生；且即便在施與負閘極應力及背光應力前及後，如圖7C所示，也僅有少量的偏移情形產生。然而，如圖8B所示，在負偏壓下，在施與負閘極應力前及後，第二薄膜電晶體單元4之Id-Vg曲線卻有顯著的向左偏移情形發生；且在施與負閘極應力及背光應力前及後，如圖8C所示，也有顯著的向左偏移情形。此結果表示，第一薄膜電晶體單元2無論是僅施加負閘極應力或更同時施加背光應力，漏電流也無顯著增加，代表第一半導體層24具有凹陷區域241,242之第一薄膜電晶體單元2具有良好的開關特性而可適用於顯示區上；而第二薄膜電晶體單元4在僅施加負閘極應力或更同時 施加背光應力下，所產生的漏電流會造成漏光的情形發生，故不適用於顯示區上。
實施例2
圖9係本實施例之顯示裝置之顯示區上之第一薄膜電晶體單元之上視圖。本實施例與實施例1之第一薄膜電晶體單元之結構大致相同，除了本實施例之凹陷區域241,242是具有類似半圓形的外型，且位於第一半導體層24之邊緣24b,24c上。
實施例3
圖10係本實施例之顯示裝置之顯示區上之第一薄膜電晶體單元之上視圖。本實施例與實施例1之第一薄膜電晶體單元之結構大致相同，除了本實施例之第一半導體層24僅具有單一凹陷區域241，分佈於第一部分P1(第一源極251下方)、第二部份P2(第一汲極252下方)及第一部分P1與第二部份P2間的第三部分P3(通道區253)上。於本實施例凹陷區域241係以類似橢圓形的外型加以表示，然而，於本揭露之其他實施例中，凹陷區域241可具有不同外形，只要分布情形如圖9所示即可。
實施例4
圖11係本實施例之顯示裝置之顯示區上之第一薄膜電晶體單元之上視圖。本實施例與實施例3之第一薄膜電晶體單元之結構大致相同，除了本實施例之第一半導體層24中的凹陷區域241設於部分第一部分P與第二部分P2之間的一第三部分P3上；換言之，僅設於部分通道區253中，而未設於第一源極251下方及第一汲極252下方。同樣的，於本實施例凹陷區域241係以類似橢圓形的外型加以表示，然而，於本揭露之其他實施例中，凹陷區域241可具有不同外形，只要分布情形如圖11所示即可。
實施例5
圖12A及12B係分別為本實施例之顯示裝置之顯示區上之第一薄膜電晶體單元之剖面示意圖及上視圖。本實施例與實施例4之第一薄膜電晶體單元之結構大致相同，除了本實施例之第一半導體層24中的凹陷區域241設於整個第一部分P1與第二部分P2之間的一第三部分P3上；換言之，係設於整個通道區253中，且未設於第一源極251下方及第一汲極252下方。
於實施例4及5中，第一半導體層24中的凹陷區域241之製作，可與實施例1相同，即在形成第一半導體層24後先進行蝕刻凹陷區域241後，再進行形成第一源極251及第一汲極252之製程。或者，於實施例4及5中，可於形成第一半導體層24後暫不進行蝕刻，待完成第一源極251及第一汲極252之製程後，再部分或整個蝕刻通道區253中的第一半導體層24，以形成如圖11、圖12A及圖12B所示之凹陷區域241。
實施例6
圖13本實施例之顯示裝置之顯示區上之第一薄膜電晶體單元之剖面示意圖。本實施例與實施例1之第一薄膜電晶體單元之結構大致相同，除了本實施例之第一半導體層24中的凹陷區域241,242係整個貫穿第一半導體層24。換言之，於本實施例中，實施例1中的第一厚度T1為0Å，即，第一半導體層24之凹陷區域241,242的深度D為第一半導體層24的第三厚度T3之100%。
於前述實施例中，僅以底閘極薄膜電晶體單元加以說明；於本揭露之其他實施例之顯示面板中，顯示區之第一薄膜電晶體單元及非顯示區之第二薄膜電晶體單元亦可為頂閘極薄膜電晶體單元，只要第一半導體層朝向第一源極與第一汲極之一表面上具有凹陷，而第二半導體層朝向第二源極與第二汲極之一表面上不具有凹陷。
於本揭露中，前述實施例所製得之顯示面板，可應用於液晶顯示面板、有機發光二極體顯示面板、或無機發光二極體面板上。此外，前述實施 例所製得之顯示面板，亦可與觸控面板合併使用，而做為一觸控顯示裝置。同時，本揭露前述實施例所製得之顯示面板或觸控顯示裝置，可應用於本技術領域已知之任何需要顯示螢幕之電子裝置上，如顯示器、手機、筆記型電腦、攝影機、照相機、音樂播放器、行動導航裝置、電視等需要顯示影像之電子裝置上。
上述實施例僅係為了方便說明而舉例而已，本揭露所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
11‧‧‧基板
11a‧‧‧底面
2‧‧‧第一薄膜電晶體單元
22‧‧‧第一閘極電極
23‧‧‧第一絕緣層
24‧‧‧第一半導體層
24a‧‧‧表面
241,242‧‧‧凹陷區域
243‧‧‧平坦區域
251‧‧‧第一源極
252‧‧‧第一汲極
253‧‧‧通道區
D‧‧‧深度
P1‧‧‧第一部分
P2‧‧‧第二部分
T1‧‧‧第一厚度
T3‧‧‧第三厚度

Claims (15)

  1. 一種顯示裝置，包括：一基板，設有一顯示區及一非顯示區，且該非顯示區係圍繞該顯示區設置；一第一薄膜電晶體單元，設於該顯示區上，包括：一第一閘極電極，設於該基板上；一第一絕緣層，設於該第一閘極電極上；一第一半導體層，設於該第一絕緣層上且與該第一閘極電極對應設置，包括一第一部份與第二部分，且該第一部分與該第二部分係相距一預定距離；一第一源極及一第一汲極，分別設於該第一半導體層的該第一部分與該第二部分上；以及一第二薄膜電晶體單元，設於該非顯示區上，包括：一第二閘極電極，設於該基板上；一第二絕緣層，設於該第二閘極電極上；一第二半導體層，設於該第二絕緣層上且與該第二閘極電極對應設置；以及一第二源極及一第二汲極，設於該第二半導體層上；其中，該第一半導體層具有一第一厚度，該第二半導體層具有一第二厚度，其中，該第一厚度小於該第二厚度。
  2. 如申請專利範圍第1項所述之顯示裝置，其中該第一厚度與該第二厚度的差值介於50Å至500Å之間。
  3. 如申請專利範圍第2項所述之顯示裝置，其中該第一厚度與該第二厚度的差值介於60Å至200Å之間。
  4. 如申請專利範圍第1項所述之顯示裝置，其中該第一厚度與該第二厚度的差值為該第一半導體層的厚度之10-100%。
  5. 如申請專利範圍第1項所述之顯示裝置，其中該第一半導體層之材料為金屬氧化物。
  6. 如申請專利範圍第5項所述之顯示裝置，其中該金屬氧化物為IGZO、AIZO、HIZO、ITZO、IGZTO、或IGTO。
  7. 如申請專利範圍第1項所述之顯示裝置，其中該第二半導體層之材料為金屬氧化物。
  8. 如申請專利範圍第7項所述之顯示裝置，其中該金屬氧化物為IGZO、AIZO、HIZO、ITZO、IGZTO、或IGTO。
  9. 如申請專利範圍第1項所述之顯示裝置，其中該第一半導體層的一表面包括一凹陷區域及一平坦區域，該第一半導體層在該凹陷區域具有該第一厚度，該第一半導體層在該平坦區域具有一第三厚度。
  10. 如申請專利範圍第9項所述之顯示裝置，其中該第一厚度與該第三厚度的差值介於60Å至200Å之間。
  11. 如申請專利範圍第9項所述之顯示裝置，其中該第一厚度與該第三厚度的差值為該第一半導體層的第三厚度之10-100%。
  12. 如申請專利範圍第9項所述之顯示裝置，其中該凹陷區域具有兩個，且分別位於該第一部份及該第二部分上。
  13. 如申請專利範圍第9項所述之顯示裝置，其中該凹陷區域分佈於該第一部分、該第二部分、與該第一部分與該第二部分之間的一第三部分上。
  14. 如申請專利範圍第9項所述之顯示裝置，其中該凹陷區域設於部分該第一部分與該第二部分之間的一第三部分上。
  15. 如申請專利範圍第9項所述之顯示裝置，其中該凹陷區域設於整個該第一部分與該第二部分之間的一第三部分上。
TW104135223A 2015-10-27 2015-10-27 顯示裝置 TWI590423B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW104135223A TWI590423B (zh) 2015-10-27 2015-10-27 顯示裝置
JP2016187865A JP2017083821A (ja) 2015-10-27 2016-09-27 表示装置
US15/333,232 US20170117303A1 (en) 2015-10-27 2016-10-25 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104135223A TWI590423B (zh) 2015-10-27 2015-10-27 顯示裝置

Publications (2)

Publication Number Publication Date
TW201715709A true TW201715709A (zh) 2017-05-01
TWI590423B TWI590423B (zh) 2017-07-01

Family

ID=58558939

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104135223A TWI590423B (zh) 2015-10-27 2015-10-27 顯示裝置

Country Status (3)

Country Link
US (1) US20170117303A1 (zh)
JP (1) JP2017083821A (zh)
TW (1) TWI590423B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312228B2 (en) 2017-01-25 2019-06-04 Innolux Corporation Display device
CN110870078A (zh) * 2017-07-12 2020-03-06 堺显示器制品株式会社 半导体装置以及其制造方法
WO2019012631A1 (ja) * 2017-07-12 2019-01-17 堺ディスプレイプロダクト株式会社 半導体装置およびその製造方法
CN107818989B (zh) * 2017-10-20 2020-08-04 武汉华星光电技术有限公司 阵列基板及其制作方法
CN108538854B (zh) * 2018-03-30 2021-04-06 京东方科技集团股份有限公司 一种薄膜晶体管结构及其制备方法、阵列基板和显示装置
CN113594182B (zh) * 2021-07-27 2024-07-02 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337232B1 (en) * 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region

Also Published As

Publication number Publication date
TWI590423B (zh) 2017-07-01
JP2017083821A (ja) 2017-05-18
US20170117303A1 (en) 2017-04-27

Similar Documents

Publication Publication Date Title
CN113257839B (zh) 显示设备
TWI590423B (zh) 顯示裝置
CN103872259B (zh) 双栅型薄膜晶体管和包括其的有机发光二极管显示器
CN105390551A (zh) 薄膜晶体管及其制造方法、阵列基板、显示装置
CN104183608A (zh) Tft背板结构及其制作方法
CN105161523B (zh) 一种电极、薄膜晶体管、阵列基板及显示设备
CN104952879B (zh) 采用coa技术的双栅极tft基板结构
TWI545381B (zh) 顯示裝置
US9142653B2 (en) Method for manufacturing thin-film transistor array substrate
TWI621270B (zh) 薄膜電晶體元件與薄膜電晶體顯示裝置
CN104752345A (zh) 薄膜晶体管阵列基板及其制作方法
CN106611764B (zh) 显示设备
CN107946315A (zh) 一种阵列基板、显示面板及电子设备
US20170219863A1 (en) Thin film transistor array substrate and manufacturing method thereof
US9741804B2 (en) Thin film transistor substrate and display panel having film layer with different thicknesses
US10249763B2 (en) Array substrate, and display device, and fabrication methods
US9899421B2 (en) Manufacture method of TFT substrate and sturcture thereof
US9793411B2 (en) Manufacturing method and structure of oxide semiconductor TFT substrate
GB2529987A (en) Thin Film transistor substrate manufacturing method, and thin film transistor substrate manufactured via same
KR20130090129A (ko) 액정 표시 장치 및 이의 제조 방법
CN102945807B (zh) 一种薄膜晶体管的制备方法及薄膜晶体管
US10109651B2 (en) Manufacture method of TFT substrate and sturcture thereof
CN103681870B (zh) 阵列基板及其制造方法
CN103985761B (zh) 薄膜晶体管元件与薄膜晶体管显示装置
CN104218039A (zh) 显示面板以及显示装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees