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TW201703237A - 三維雙密度反及快閃記憶體 - Google Patents

三維雙密度反及快閃記憶體 Download PDF

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TW201703237A
TW201703237A TW105109685A TW105109685A TW201703237A TW 201703237 A TW201703237 A TW 201703237A TW 105109685 A TW105109685 A TW 105109685A TW 105109685 A TW105109685 A TW 105109685A TW 201703237 A TW201703237 A TW 201703237A
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富菖 許
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Neo半導體股份有限公司
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Abstract

本發明揭露一種三維雙密度反及快閃記憶體。就其中一個觀點，本發明之三維堆疊結構係由字元線層以及分離字元線層之絕緣層所構成，三維堆疊結構包括特定數目之複數個字元線層。三維堆疊結構還包括反及記憶體串陣列，其沉積於三維堆疊結構中，並垂直於三維堆疊結構之上表面。每一反及記憶體串包括一電荷捕陷層，其延伸穿過上述特定數目之字元線層。三維堆疊結構還包括穿過三維堆疊結構之一或多條狹縫，狹縫係分離每一該字元線層以形成複數個字元線區。在每一字元線層中，每一反及記憶體串之電荷捕陷層係耦合二字元線區，以形成二電荷捕陷區，使得每一字元線層中可儲存二資料位元。

Description

三維雙密度反及快閃記憶體
本申請案要求於2015年11月15日在美國專利商標局提交之美國臨時專利申請案第62/255,506號之優先權益，其名稱為「三維雙密度反及快閃記憶體」；此外，還有一於2015年3月27日在美國專利商標局提交之美國申請案第62/139,610號，其名稱為「三維雙密度反及快閃記憶體」，以及另一於2015年3月26日在美國專利商標局提交之美國臨時申請案第62/138,844號，其名稱為「三維雙密度反及快閃記憶體」，前述所有申請內容均通過引用整體併入本文中。
本發明及相關實施例係屬於一種半導體及積體電路領域，更特別地，本發明及相關實施例係有關於一種記憶體及儲存裝置。
非揮發性記憶體，例如為NAND型快閃記憶體，係廣泛地使用於現今各種不同裝置或系統的記憶體中。非揮發性記憶體獨特的單元和陣列結構提供了小尺寸、高密度、低寫入電流、以及高資料分布率(throughout)。NAND型快閃記憶體的一些應用實例包括個人電腦、個人隨身助理(PDA)、數位影音播放器、數位相機、手機、合成器(synthesizers)、家用遊戲機(video games)、科學儀器、工業機器手臂、以及醫用電子儀器等。
近年來，隨著半導體科技製程技術的大幅發展，由二維(“2D”)反及快閃記憶體技術發展至三維(“3D”)反及快閃記憶體的技術已成為可能。一般而言，三維反及快閃記憶體的儲存密度能夠高達例如128至256十億位元組(gigabyte, Gb)。由於三維反及快閃記憶體係為一種三維式的立體堆疊結構，其不僅可以增加儲存密度，且可以克服10nm以下之縮小限制，此限制係來自於二維反及快閃記憶體之製程技術限制。因此，與二維反及快閃記憶體相較起來，三維反及快閃記憶體更受歡迎且引人青睞。
然而，很可惜地，習知三維反及快閃記憶體每個單元僅能儲存一筆資料，這使得三維反及快閃記憶體的儲存密度很難超過256Gb之限制。有鑒於此，如何能夠進一步提升三維反及快閃記憶體之儲存密度，便成為當前急欲解決的一大課題。
本發明在各種不同讀的實施例中，提出一種三維雙密度反及快閃記憶體。為了增加儲存密度，本發明提出之新穎的記憶體單元及陣列結構，可在不增加既有陣列尺寸的條件下，於一反及記憶體單元中儲存二資料位元。因此，在相同的記憶體尺寸下，本發明之記憶體儲存密度變成為兩倍。此外，本發明亦揭露製造上述新穎記憶體單元及陣列結構的製程步驟。
就其中一個觀點，本發明提出一種三維堆疊結構，其係由字元線層以及分離字元線層之絕緣層所構成，三維堆疊結構包括特定數目之複數個字元線層。三維堆疊結構還包括反及記憶體串陣列，其沉積於三維堆疊結構中，並垂直於三維堆疊結構之上表面。每一反及記憶體串包括一電荷捕陷層，該電荷捕陷層延伸穿過該些特定數目之字元線層。上述三維堆疊結構還包括穿過三維堆疊結構之一或多條狹縫，狹縫係分離每一該字元線層以形成複數個字元線區。由於狹縫之位置安排設計，在每一字元線層中，每一反及記憶體串之電荷捕陷層係耦合二字元線區，以形成二電荷捕陷區，使得每一字元線層中可儲存二資料位元。
本發明額外之特徵以及優點，會透過下文之詳細說明、較佳實施例、所附圖式、以及專利範圍，而變得更加明顯。
100、101、200、201、230、236、237、702、703、704、705‧‧‧字元線
102、107、202、208、224、242、402、407、502、512、522‧‧‧絕緣層
103、203、223、231、232、301、601‧‧‧單元通道(矽區、多晶矽單元通道)
104、204、239、903、1003‧‧‧電荷捕陷層
105、206、207、907‧‧‧資料位元
108‧‧‧開口陣列
109‧‧‧上表面
205、209、210、228、304、306、220‧‧‧狹縫(圖案)
211~218、302、303‧‧‧字元線區(金屬層部分)
221‧‧‧氮化物
222‧‧‧穿隧氧化層
225、226、238‧‧‧第一介電層
227、243‧‧‧空隙
233‧‧‧重疊區
234、235‧‧‧位元線單元開口
240‧‧‧第二介電層
241‧‧‧多晶矽通道
305‧‧‧儲存區
306‧‧‧第二介電物質
307、404、506、514、524、903‧‧‧電荷捕陷層
308‧‧‧第一介電物質
309‧‧‧第一介面區
310‧‧‧第二介面區
311、312‧‧‧電荷
401、501、511、521‧‧‧多重導電層(字元線)
403、505、513、523‧‧‧多重單元通道(開口、孔洞)
405、507、515、526、904、1004‧‧‧矽或多晶矽層
503、518、528‧‧‧多重狹縫
602‧‧‧直線形狹縫圖案
603‧‧‧短片段狹縫圖案
604‧‧‧橢圓形狹縫圖案
605‧‧‧Z字形狹縫圖案
701、801‧‧‧反及串
706、806‧‧‧多重汲選擇閘
707、807‧‧‧源選擇閘
708、808‧‧‧多重位元線
709、809‧‧‧源線
802、803、804、805‧‧‧分離的字元線
901、902、1001、1002‧‧‧擴散區
905、1005‧‧‧閘極氧化層
906、1006‧‧‧基底
1007‧‧‧第一資料位元
1008‧‧‧第二資料位元
本發明以下實施例係為利於熟悉此技藝者清楚瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲配合附圖及相關元件編號，並配合以實施例之表達形式詳細說明如下，其並非用以限定本發明，僅為示意及輔助說明之用。
第1圖繪示係依照習知一種三維反及快閃記憶體之堆疊單元結構示意圖。
第2A至2Z圖繪示係依照本發明實施例，一種新穎的三維雙密度反及快閃記憶體之堆疊單元結構示意圖。
第3圖繪示係依照本發明實施例，一種三維雙密度反及快閃記憶體之單元通道結構示意圖，其中該單元通道結構具有一介面(interface)，其連接至可儲存二資料位元(data bits)之多重字元線(multiple word lines)。
第4A至4F圖繪示係依照本發明實施例，一種如第2A圖所示三維雙密度反及快閃記憶體陣列結構之製程步驟示意圖。
第5A至5F圖繪示係依照本發明實施例，一種如第2A圖所示三維雙密度反及快閃記憶體陣列結構之製程步驟示意圖。
第6A至6D圖繪示係依照本發明實施例，一種用於三維雙密度反及快閃記憶體陣列之字元線”狹縫”圖案示意圖。
第7圖繪示係依照習知一種三維反及快閃記憶體陣列結構示意圖。
第8A至8B圖繪示係依照本發明實施例，一種三維雙密度反及快閃記憶體陣列結構示意圖。
第9A至9B圖繪示係依照習知一種三維反及快閃記憶體單元串示意圖。
第10A至10C圖繪示係依照本發明實施例，一種三維雙密度反及快閃記憶體單元串示意圖。
以下詳細描述本發明及相關實施例之一種三維雙密度半導體儲存記憶體之製程、元件、方法與裝置。
為利於熟悉此技藝者清楚瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲配合附圖及相關元件編號，圖式中相同的元件均以相同的編號表示，並配合以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的權利範圍，合先敘明。
熟悉此技藝者應當瞭解，本發明此處所描述到之元件、製程步驟、及/或結構，可以形成在習知半導體基底上，或上述元件可以簡單地形成薄膜電晶體(thin film transistor, TFT)於半導體基底上、絕緣層覆矽晶圓(silicon on an insulator, SOI)上，例如矽玻璃(silicon on glass, SOG)、矽藍寶石(silicon on sapphire, SOS)、或是其他習知已知的基底上。熟悉此技藝者亦應當瞭解，在本發明上述描述到之元件、製程步驟、及/或結構中，進行一特定範圍之摻雜濃度也是可行的。實質上，任何可以形成p型場效電晶體(pFET)以及n型場效電晶體(nFET)之製程步驟都可以適用於本發明。摻雜區可以擴散方式形成或是以植入方式形成。
第1圖繪示係依照習知一種三維反及快閃記憶體之堆疊單元結構示意圖。習知三維反及快閃記憶體包括多重多晶矽層或金屬層(ML)，其具有字元線(WL)的功能，例如100以及101。絕緣層(例如氧化物層102)係設置於字元線之間，與字元線共同形成一堆疊結構。舉例而言，字元線層和絕緣層沿著Z方向堆疊，直到堆疊至特定數目層或特定高度。堆疊結構具有開口陣列108，其是從堆疊結構之上表面109開始蝕刻，沿著開口108蝕刻至整個堆疊結構之高度而形成。反及串(NAND string)則沉積於開口陣列108中。矽區103(或多晶矽)為垂直的，其具有反及串之單元通道(cell channel)的功能。電荷捕陷(charge-trapping)層104，例如為氧化物-氮化物-氧化物(oxide-nitride-oxide, ONO)層，圍繞於單元通道103周圍，其藉由捕捉電子或電洞以儲存資訊。絕緣層107，例如氧化物層，可以依據所使用之技術形成於單元通道103中心處。每一儲存單元，形成於每一反及串單元的字元線和電荷捕陷層之交界處。由於每一字元線完全被電荷捕陷層104所圍繞，每一儲存單元可儲存代表一資料位元的電荷，如105所示單層式儲存單元結構(single-level-cell, SLC)。值得注意的是，反及快閃記憶體也可以有多層式儲存單元結構(Multiple- Level-Cell, MLC)或三層式儲存單元結構(Triple-Level-Cell, TLC)，上述結構中，每一儲存單元分別可儲存二或三資料位元的電荷。
第2A圖繪示係依照本發明實施例，一種新穎的三維雙密度反及快閃記憶體之堆疊單元結構示意圖。三維雙密度反及快閃記憶體包括多重多晶矽層或金屬層(ML)，其具有字元線(WL)的功能，例如200以及201。絕緣層(例如氧化物層202)則設置於字元線之間，與字元線共同形成一堆疊結構。矽區203(或多晶矽)設置於垂直蝕刻的開口(例如203)中，其具有反及串之單元通道的功能。電荷捕陷層204，例如為氧化物-氮化物-氧化物(ONO)層，圍繞於單元通道203周圍，其藉由捕捉電子或電洞以儲存資訊。每一儲存單元，形成於每一反及串的字元線層和電荷捕陷層之交界處。串單元通道可以包含或不包含絕緣層208，例如氧化物層，可以依據所使用之技術形成於串單元通道中心處，這些變化均落在本發明實施例的範圍內。
在本發明各種實施例中，三維雙密度反及快閃記憶體還包括”狹縫”結構(以標號205顯示)，其係蝕刻穿過所有字元線層。狹縫205中可以填滿絕緣物質，例如氧化物。在本發明另一實施例中，狹縫205也可以保持中空，而不必填滿絕緣物質。上述狹縫205將每一圍繞單元通道203之字元線層(例如200,201)分開。如此一來，在每一字元線層(WL layer)中，每一單元通道203之電荷捕陷層204會耦合至(或交接於)二字元線區。此二字元線區允許單元通道儲存二資料位元於電荷捕陷層中，如標記206與207所示。舉例而言，每一字元線區和電荷捕陷層之交界處，均形成一單元儲存區。由於每一電荷捕陷層與二個字元線區(因本發明狹縫之緣故)相交接，因此形成了二個單元儲存區，使得每一單元通道均能儲存二資料位元。所以，在單層式儲存單元結構(SLC)中，本發明三維雙密度反及快閃記憶體，每一單元可以儲存二資料位元，更進一步言，在多層式儲存單元結構(MLC)或三層式儲存單元結構(TLC)中，本發明三維雙密度反及快閃記憶體，每一單元更分別可以儲存四或六資料位元。因此，在不增加陣列面積的情況下，本發明引進字元線狹縫之設計，可使得單元通道儲存至少雙倍於習知的資料位元數，遠超過習知反及快閃記憶體之儲存密度。
根據本發明實施例，上述新穎的三維雙密度反及快閃記憶體至少包括下列特徵。
1. 由多重字元線層和絕緣層堆疊成三維堆疊結構，字元線層和絕緣層沿著Z方向堆疊，直到堆疊至特定數目層或特定高度的字元線層。
2. 在堆疊結構中蝕刻出(鑽孔或其他形成之)開口陣列，每個開口從堆疊結構上表面延伸至整個堆疊結構的高度。
3. 反及串係沉積於蝕刻之開口陣列中。
4. 反及串包括：
　 一中央多晶矽管，延伸至整個堆疊結構的高度；
　 一電荷捕陷層，沉積於該多晶矽管壁周圍，並延伸至整個堆疊結構的高度；以及
　 一氧化絕緣物，填滿該多晶矽管內部。
5. 字元線層和電荷捕陷層之交界處，形成反及儲存單元，藉此字元線層的訊號可控制電荷捕陷層中之儲存電荷，每一儲存單元之儲存電荷可以代表資料位元。
6. 一或多條狹縫切開字元線，在每一反及串層形成二電荷捕陷區，因此可以形成二儲存單元以及雙倍的資料儲存量。
第2B圖繪示係依照本發明實施例，在三維雙密度反及快閃記憶體單元中，狹縫如何被使用來配置單元通道連接至字元線。舉例而言，如第2B圖所示，在每一字元線層中字元線可以透過狹縫圖案220連接至單元通道。由於第2B圖所示的連接圖案(亦即，狹縫圖案220)，使得每一金屬層(或字元線階層)包含了二個字元線區。舉例而言，在第一字元線層中，金屬層部分211形成左字元線(WLL0)以及金屬層部分215形成右字元線(WLR0)。同樣地，在接下來的第二、第三與第四字元線層中，金屬層部分212,213與214分別形成了左字元線WLL1-3。此外，在第二、第三與第四字元線層中，金屬層部分216,217與218亦分別形成了右字元線WLR1-3。如此一來，在本發明三維雙密度反及快閃記憶體之每一字元線層中，每一單元通道會耦合至一左字元線以及一右字元線。因此，在每一字元線層中會形成二個單元儲存區，以允許圍繞單元通道之電荷捕陷層儲存二資料位元(亦即，一資料位元對應一字元線區)。
第2C圖繪示係依照本發明另一實施例之三維雙密度反及快閃記憶體結構。第2C圖所示的陣列結構類似於第2B圖所示的陣列結構，只是以不同的製程步驟在單元通道上製造出不同的字元線連接圖案。在此實施例中，反及串單元通道以及字元線狹縫係在同一製程步驟中蝕刻完成，而非如第2B圖所示係由兩個製程步驟形成。以及，在此實施例中，狹縫(標示為209)中填入電荷捕陷物質，例如氧化物-氮化物-氧化物(ONO)層，而非第2A圖的氧化物。
第2D圖繪示係依照本發明另一實施例之三維雙密度反及快閃記憶體結構。在此實施例中，反及串單元通道以及字元線狹縫係在同一製程步驟中蝕刻完成。然而，狹縫(標示為210)在蝕刻完單元通道後係保持中空，僅在反及串單元通道中填入電荷捕陷層材質204。在另一實施例中，狹縫210亦可以填入絕緣物質，例如氧化物。在填入絕緣物質後，此實施例所呈現的陣列結構看起來類似於第2A圖所示的陣列結構。與第2A圖相同的是，每一字元線層中的每一單元通道兩側係耦合至二個字元線區，所以每一儲存單元可以儲存二資料位元，如第2D圖所標示之資料位元206與207。後續第4A至5J圖會更進一步詳述第2D圖陣列之製程步驟。值得注意的是，在不同的實施例中，反及串單元通道以及字元線狹縫能夠以不同的方法安排配置，如第2E至2H圖所示為本發明各種不同的實施例。
第2E圖繪示係依照本發明一實施例之單元通道安排配置方式，其中，單元通道(標記為211)係以直角圖案方式配置，而狹縫(例如：標記為209)係與單元通道相交，且以直線圖案方式配置。在此實施例結構中，單元通道211之電荷捕陷層204係耦合至兩側的字元線區(例如：標記為212與213)，因此可以儲存如第2E圖顯示之二資料位元(標記為206與207)。
第2F圖繪示係依照本發明另一實施例之單元通道安排配置方式，其中，單元通道(例如：標記為211)係以互相錯置(stagger)方式配置，此種安排可以減少單元通道間隔之垂直距離達13~14%。在此實施例中，狹縫(標記為209)係與單元通道相交，且以直線圖案方式配置，類似於上述第2E圖。
第2G圖和第2H圖繪示係依照本發明又一實施例之單元通道安排配置方式，其中，狹縫(例如：標記為209)係以鋸齒狀(serrated)或對角線(diagonal)圖案方式配置。舉例而言，在第2G圖和第2H圖中，狹縫橫切過單元通道之不同排，以形成字元線區212與213。值得注意的是，此處顯示不同之串單元通道以及字元線狹縫圖案僅作為例示之用，其並非用以限定本發明，任何符合此實施例精神之配置安排方式均可屬於本發明技術範圍內。另值得注意的是，不同實施例中，狹縫既可以用絕緣材質來填滿，例如氧化物，狹縫也可以保持中空，或是，狹縫也可以電荷捕陷材質來填滿，例如氧化物-氮化物-氧化物(ONO)層。前述狹縫均可以與串單元通道之電荷捕陷層相同之製程步驟來形成，以降低製造成本。
第2I至2L圖繪示係依照本發明一實施例，在狹縫充填步驟後，數個單元通道結構示意圖。第2I圖顯示第一單元通道結構，其中電荷捕陷層係完全填滿，且流入單元通道間之狹縫中。所以，狹縫220中包含有第一介電層例如氧化物、電荷捕陷層例如氮化物221、以及第二介電層例如穿隧氧化層222。多晶矽單元通道223以及單元通道中之絕緣層224亦顯示於第2I圖中。絕緣層224可以是氧化物。在另一實施例中，絕緣層224也可以保持中空。
第2J圖繪示係依照本發明另一實施例之單元通道結構示意圖，其中，僅單元通道間之狹縫有填入第一介電層225，例如為穿隧氧化層。第2K圖繪示係依照本發明又一實施例之單元通道結構示意圖，其中，在第一介電層226填入後，有空隙(void)227形成於狹縫中，如第2K圖所示。
第2L圖繪示係依照本發明再一實施例之單元通道結構示意圖，其中，整條狹縫228保持中空，未填入任何物質。值得注意的是，以上顯示之所有單元通道結構中，反及串單元通道均能夠提供二倍資料儲存量的運作。因此，狹縫充填步驟並不會造成製程上良率的損失。
第2M至2U圖繪示係依照本發明一實施例之單元通道結構示意圖，其中，分開的左字元線(left-WL)圖案以及右字元線(right-WL)圖案，係利用位元線單元通道微影技術來形成。參照第2M圖的結構，字元線層230可以是多晶矽或金屬，其包括二相鄰位元線單元通道231與232。上述二位元線單元通道231與232係緊鄰設置在一起且具有重疊區233。
第2N圖繪示係依照本發明第2M圖，當字元線層230進行位元線單元通道231與232蝕刻步驟後的示意圖。其中，二位元線單元開口234與235係連接在一起，且分割字元線層230以形成字元線236與237。
第2O圖繪示係依照本發明第2N圖，在位元線單元開口上沉積第一介電層238，例如氧化物，之後的單元通道結構示意圖。其中，第一介電層238係緊鄰相接於二相鄰位元線單元通道之間。
第2P圖繪示係依照本發明第2O圖，於單元通道內表面依序形成電荷捕陷層239例如氮化物、第二介電層240例如穿隧氧化層、多晶矽通道241、以及絕緣層242例如氧化物之後，位元線單元通道圖案之示意圖。如第2P圖所示，第一介電層238係緊鄰相接於二相鄰位元線單元通道之間。值得注意的是，最終完成的位元線單元通道圖案，會因為位元線單元通道之距離、形狀、重疊面積、以及相關製程條件而有所不同。
第2Q圖繪示係依照本發明第2O圖，完成之位元線單元通道圖案示意圖。其中，第一介電層238以及電荷捕陷層239係緊鄰相接於二相鄰位元線單元通道之間。
第2R圖繪示係依照本發明第2O圖，完成之位元線單元通道圖案示意圖。其中，第一介電層238、電荷捕陷層239、以及穿隧氧化層240係緊鄰相接於二相鄰位元線單元通道之間。
第2S,2T與2U圖繪示係分別對應且相似於本發明第2P,2Q與2R圖，除了第2S,2T與2U圖有空隙243形成於二相鄰位元線單元通道之間為不同點之外。
值得注意的是，在不同的實施例中，位元線單元通道形狀並不限制為圓形。事實上，位元線單元通道可以為任何形狀，只要能夠用於達到分開之字元線圖案此目的即可。舉例而言，在第2V圖中，位元線單元通道係以橢圓形狀來形成。而在第2W, 2X, 2Y與2Z圖中，位元線單元通道則以其他各種可能形狀來形成，例如橢圓、方形、三角形、以及圓形等。
第3圖繪示係依照本發明實施例，一種三維雙密度反及快閃記憶體之單元通道結構示意圖，其顯示多重位元如何儲存在與每一反及串單元通道相連之電荷捕陷區中。如第3圖所示，反及快閃記憶體之單元通道結構具有一介面(interface)，其連接至可儲存二資料位元(data bits)之多重字元線(multiple word lines)。字元線區302與303係由金屬層形成，狹縫304分開了金屬層，使金屬層形成了分離的字元線區。單元通道301包括儲存區305，其中包括第一介電物質308、電荷捕陷層307、以及第二介電物質306。因此，在此實施例中，儲存區305包括氧化物-氮化物-氧化物(ONO)，字元線302與第一介面區309接觸，而字元線303與第二介面區310接觸。由於本發明的狹縫304使得字元線分開，允許電荷儲存於每個介面區。舉例而言，在第一介面區309，透過字元線302的操作，使得電荷(標記為311)可儲存於電荷捕陷層物質307中。而在第二介面區310，透過字元線303的操作，使得電荷(標記為312)可儲存於電荷捕陷層物質307中。儲存的電荷代表資料位元，因此每一單元通道可以儲存二個資料位元，使得本發明三維反及快閃記憶體單元之儲存密度可增加為習知密度的兩倍。
第4A至4F圖繪示係依照本發明實施例，一種形成第2A圖所示三維雙密度反及快閃記憶體陣列結構之製程步驟示意圖。
第4A圖顯示第一操作步驟，多重導電層401係沉積於絕緣層402之間，以形成三維堆疊字元線與其間絕緣層的結構，其中，多重導電層401例如為多晶矽或金屬層，而絕緣層402例如為氧化物。
第4B圖顯示第二操作步驟，反及串之多重單元通道開口”孔洞”403係蝕刻穿越所有字元線401以及絕緣層402而形成。
第4C圖顯示第三操作步驟，電荷捕陷層404，例如氧化物-氮化物-氧化物(ONO)層，係形成在單元通道403之側壁。
第4D圖顯示第四操作步驟，矽或多晶矽層405沉積並填滿於單元通道403中。矽或多晶矽層405視所使用技術不同可以或不用進行摻雜程序。
第4E圖顯示第五操作步驟，狹縫406進行圖案化，蝕刻穿越所有字元線401以及絕緣層402，以在每一金屬層中形成每一單元介面對應二個字元線區之結構。蝕刻所用之化學溶劑可使用選擇性(material-selective)蝕刻溶劑，以避免蝕刻掉單元通道側壁之電荷捕陷層。
第4F圖顯示第六操作步驟，絕緣物質407，例如氧化物，沉積並填滿於狹縫406中。值得注意的是，在另一實施例中，狹縫406可以保持中空，不填入任何材質。另，值得注意的是，根據某些技術要求，每一反及串單元通道之中心可以為介電層，例如氧化物。在使用這些技術時，介電層可以於第4F圖之第六操作步驟後，再進行填入單元通道中心之程序。
第5 A至5F圖繪示係依照本發明實施例，一種形成第2A圖所示三維雙密度反及快閃記憶體陣列結構之製程步驟示意圖。
第5A圖顯示第一操作步驟，多重導電層501與絕緣層502係沉積以形成三維堆疊字元線與其間絕緣層的結構，其中，多重導電層501例如為多晶矽或金屬層，而絕緣層502例如為氧化物。
第5B圖顯示第二操作步驟，多重狹縫503進行圖案化，係蝕刻穿越所有字元線501以及絕緣層502而形成。
5C圖顯示第三操作步驟，絕緣物質，例如氧化物，係填入多重狹縫503中。請注意，在本發明另一實施例中，狹縫503可以保持中空，不填入任何材質。
第5D圖顯示第四操作步驟，反及串之多重單元通道開口”孔洞”505進行圖案化，係蝕刻穿越所有字元線501以及絕緣層502而形成。
第5E圖顯示第五操作步驟，電荷捕陷層506，例如氧化物-氮化物-氧化物(ONO)層，係形成在單元通道505之側壁。
第5F圖顯示第六操作步驟，矽或多晶矽層507沉積並填滿於單元通道505中。矽或多晶矽層507視所使用技術不同可以或不用進行摻雜程序。
第5G至5J圖繪示係依照本發明實施例，一種形成第2A圖所示三維雙密度反及快閃記憶體陣列結構之製程步驟示意圖。
如第5G圖所示第一操作步驟，多重導電層511與絕緣層512係沉積以形成三維堆疊字元線與其間絕緣層的結構，其中，多重導電層511例如為多晶矽或金屬層，而絕緣層512例如為氧化物。
第5H圖顯示第二操作步驟，多重狹縫518與反及串之多重單元通道開口”孔洞”513進行圖案化，係蝕刻穿越所有字元線511以及絕緣層512而形成。
第5I圖顯示第三操作步驟，在多重狹縫518與單元通道開口513中填入電荷捕陷層514，例如氧化物-氮化物-氧化物(ONO)層。
第5J圖顯示第四操作步驟，矽或多晶矽層515沉積並填滿於單元通道513中。矽或多晶矽層515視所使用技術不同可以或不用進行摻雜程序。
第5K至5O圖繪示係依照本發明實施例，一種形成第2A圖所示三維雙密度反及快閃記憶體陣列結構之製程步驟示意圖。
第5K圖顯示第一操作步驟，多重導電層521與絕緣層522係沉積以形成三維堆疊字元線與其間絕緣層的結構，其中，多重導電層521例如為多晶矽或金屬層，而絕緣層522例如為氧化物。
第5L圖顯示第二操作步驟，多重狹縫528與反及串之多重單元通道開口”孔洞”523進行圖案化，係蝕刻穿越所有字元線521以及絕緣層522而形成。
第5M圖顯示第三操作步驟，在單元通道開口523中填入電荷捕陷層524，例如氧化物-氮化物-氧化物(ONO)層。多重狹縫528並未填入任何物質，如標記525所示。
第5N圖顯示第四操作步驟，矽或多晶矽層526沉積並填滿於單元通道523中。矽或多晶矽層526視所使用技術不同可以或不用進行摻雜程序。
第5O圖顯示第五操作步驟，多重狹縫528填入絕緣物質，例如氧化物。
第6A至6D圖繪示係依照本發明實施例，一種三維雙密度反及快閃記憶體陣列之字元線”狹縫”圖案示意圖。虛線圓601代表反及串單元通道。值得注意的是，單元通道的形狀並不限定為圓形，也可以是其他形狀，例如橢圓形、方形、菱形、長方形或三角形等。
第6A圖顯示實施例之狹縫圖案包括直線形圖案(標記為602)，其與每一列所有串單元通道601相交。第6B圖顯示實施例之狹縫圖案包括多個短片段圖案(標記為603)，其位於每一列所有串單元通道之間。第6C圖顯示實施例之狹縫圖案包括多個橢圓形圖案(標記為604)，其位於每一列所有串單元通道之間。第6D圖顯示實施例之狹縫圖案包括Z字形圖案(標記為605)，其與每一列所有串單元通道相交。值得注意的是，第6A至6D圖所顯示的狹縫圖案僅為例示之實施例，其他各種圖案形狀也可以使用並包含於本發明實施例範圍內。
第7圖繪示習知一種三維反及快閃記憶體陣列結構示意圖。習知三維反及快閃記憶體陣列結構包括多重垂直的反及串(例如為701)、字元線702,703,704與705、多重汲選擇性閘極(例如為706)、源選擇性閘極(例如為707)、多重位元線(例如為708)、以及源線709。反及串701被汲選擇性閘極(標記為DSG0~3)選擇並連接至位元線(標記為BL0~3)，以進行讀取及寫入之動作。值得注意的是，汲選擇性閘極(標記為DSG0~3)以及源選擇性閘極707可以有較長(例如比單元長)的通道長度，以承受高編程電壓。
第8A至8B圖繪示係依照本發明實施例，一種三維雙密度反及快閃記憶體陣列結構示意圖。
第8A圖繪示係依照本發明實施例，在三維雙密度反及快閃記憶體陣列結構中的分離字元線示意圖。第8A圖的三維雙密度反及快閃記憶體陣列結構包括多重垂直的反及串(例如為801)、分離的字元線層802,803,804與805、多重汲選擇性閘極(標記為DSG0~3)(例如為806)、源選擇性閘極(例如為807)、多重位元線(標記為BL0~3)(例如為808)、以及源線809。反及串801被汲選擇性閘極806選擇並連接至位元線808，以進行讀取及寫入之動作。如第8A圖所示，字元線層802~805係依據上述實施例所述而呈現分離的結構。舉例而言，每一字元線層均使用上述”狹縫”結構以分離出多重字元線區，因此，在每一字元線層上，反及串單元通道的電荷捕陷區，會接觸二個字元線區，使得反及串的電荷捕陷區中可以儲存二個資料位元。舉例而言，區域810可以實施如第2D圖的結構，其中，二字元線區係與單元通道的兩側作耦合。第2D圖的設計允許每一反及快閃記憶體單元儲存兩倍的資料位元量，如第2D圖中標示的資料位元206與207。依此類推，相同地，第8A圖的反及串801單元因具有分離的字元線，也能夠提供兩倍的資料儲存量。值得注意的是，汲選擇性閘極(標記為DSG0~3)以及源選擇性閘極807可以有較長(例如比單元長)的通道長度，以承受高編程電壓。
第8B圖繪示係依照本發明另一實施例，在三維雙密度反及快閃記憶體陣列結構中的連接字元線示意圖。第8B圖的三維雙密度反及快閃記憶體陣列結構包括偶數列與奇數列字元線區的連接。舉例而言，上述字元線區的連接造成了左字元線(WLL0~3)和右字元線(WLR0~3)的形成。因此，在每一字元線層上，透過選擇左字元線(WLL0~3)或右字元線(WLR0~3)，每一反及快閃記憶體單元可以獨立地進行讀取二資料位元之動作。舉例而言，區域811可以實施如第2B圖的結構，其中，分離的字元線區係相連接而形成左字元線(WLL)和右字元線(WLR)，此種設計允許每一反及快閃記憶體單元可存取兩個資料位元。
第9A至9B圖繪示習知一種三維反及快閃記憶體單元串示意圖。
第9A圖繪示習知一種三維反及快閃記憶體單元串的橫切面示意圖。如第9A圖所示，習知三維反及串結構包括擴散區901與902，其可以是P型摻雜區或是N型摻雜區，係根據其所使用的技術而定。如第9A圖所示，習知三維反及串結構還包括電荷捕陷層903、矽或多晶矽層904、汲選擇性閘極和源選擇性閘極的閘極氧化層905或高介電係數層、以及基底906，其中，電荷捕陷層903例如為氧化物-氮化物-氧化物(ONO)層，矽或多晶矽層904扮演單元通道的角色。因為每一字元線圍繞著整個單元串，因此每一單元僅能儲存一個資料位元在電荷捕陷層903中。舉例而言，字元線WL2在電荷捕陷層903中僅能儲存一個資料位元907。
第9B圖繪示依照第9A圖之反及串結構的等效電路示意圖。如第9B圖所示，每一字元線僅能提供儲存一個資料位元。
第10A至10C圖繪示係依照本發明實施例，一種三維雙密度反及快閃記憶體單元串的結構示意圖。
第10A圖繪示係本發明之三維雙密度反及快閃記憶體單元串結構的橫切面示意圖。如第10A圖所示，本發明三維雙密度反及快閃記憶體單元串結構包括擴散區1001與1002，其可以是P型或是N型摻雜，根據其所使用的技術而定。如第10A圖所示，本發明三維雙密度反及串結構還包括電荷捕陷層1003、矽或多晶矽層1004、汲選擇性閘極和源選擇性閘極的閘極氧化層1005或高介電係數物質層、以及基底1006，其中，電荷捕陷層1003例如為氧化物-氮化物-氧化物(ONO)層，矽或多晶矽層1004扮演單元通道的角色。在不同的實施例中，每一單元係耦合至左字元線WLL和右字元線WLR。如第10A圖所示，分離的字元線區係偶數列與奇數列字元線區相連，以允許每一單元可儲存兩個資料位元於電荷捕陷層1003中。舉例而言，左字元線WLL2可儲存第一資料位元1007於電荷捕陷層1003中，而右字元線WLR2可儲存第二資料位元1008於電荷捕陷層1003中。本發明此種設計可在陣列尺寸不增加的情況下，有效地倍增記憶單元的儲存密度。
第10B圖繪示依照第10A圖之三維雙密度反及快閃記憶體單元串結構的等效電路示意圖。值得注意的是，雖然第10A圖所示的實體結構僅有一單元串，然而，由於分離的左字元線和右字元線結構，因此，每一單元串實質上能夠以兩組電路來表現。舉例而言，第一組電路耦合至左字元線(WLL)，以及第二組電路耦合至右字元線(WLR)，此兩串能夠被相同的源選擇性閘極(SSG)以及汲選擇性閘極(DSG)所選擇。
一般而言，在較大尺寸的元件中，於控制閘極下形成的兩串通道不可能接觸，因此，上述兩串電路係分開獨立的，如第10B圖所示。然而，當元件尺寸縮小化時，上述兩串電路形成的通道可能會彼此接觸，因此，等效電路會如第10C圖所示，其中，每一單元的源極和汲極節點會短路連接在一起，如標記1010所示，此情形並不會影響反及串的操作。然而，在進行讀取動作時，當一單元之左字元線或右字元線被選擇時，電壓也同時會施加於未被選擇的字元線，而關閉了未被選擇的位元，不然就是可能在位元電壓Vt是負電壓時產生漏電流。對未選擇之字元線而言，高於關閉單元電壓Vt的電壓會施於其上，因而於未選擇之字元線上通過了選擇單元之單元電流。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。因此，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
無
200、201‧‧‧字元線
202、208‧‧‧絕緣層
203‧‧‧矽區(單元通道)
204‧‧‧電荷捕陷層
206、207‧‧‧資料位元
210‧‧‧狹縫

Claims (18)

  1. 一種裝置，包括：
    一三維堆疊結構，該三維堆疊結構包括特定數目之複數個字元線層，且該三維堆疊結構由該些字元線層以及分離該些字元線層之複數個絕緣層所構成；
    由複數個蝕刻開口構成之一蝕刻開口陣列，該蝕刻開口陣列設置於該三維堆疊結構中，且該些蝕刻開口從該三維堆疊結構之上表面垂直延伸穿過該些字元線層；
    由複數個反及記憶體串構成之一反及記憶體串陣列，該些反及記憶體串係在該些蝕刻開口中沉積而形成，每一該反及記憶體串包括一電荷捕陷層，該電荷捕陷層延伸穿過該些字元線層；以及
    穿過該三維堆疊結構之一或多條狹縫，該狹縫分離每一該字元線層以形成複數個字元線區，其中，在每一該字元線層中，每一該電荷捕陷層係耦合二字元線區，以形成二電荷捕陷區，於每一該字元線層中儲存二資料位元。
  2. 如申請專利範圍第1項所述裝置，其中該字元線層包括金屬層。
  3. 如申請專利範圍第1項所述裝置，其中該絕緣層包括氧化物層。
  4. 如申請專利範圍第1項所述裝置，其中每一該反及記憶體串之該電荷捕陷層包括氧化物-氮化物-氧化物(ONO)層。
  5. 如申請專利範圍第1項所述裝置，其中每一該反及記憶體串包括一單元通道，在該單元通道中心填入氧化物。
  6. 如申請專利範圍第1項所述裝置，其中該裝置形成一三維雙密度反及快閃記憶體。
  7. 如申請專利範圍第1項所述裝置，其中該一或多條狹縫填入一絕緣物質。
  8. 如申請專利範圍第1項所述裝置，其中該一或多條狹縫填入一電荷捕陷物質。
  9. 如申請專利範圍第1項所述裝置，其中每一該字元線層中該些字元線區係連接而形成一左字元線以及一右字元線。
  10. 如申請專利範圍第1項所述裝置，其中該反及記憶體串陣列包括以直角方式安排之反及記憶體串。
  11. 如申請專利範圍第1項所述裝置，其中該反及記憶體串陣列包括以互相錯置(stagger)方式安排之反及記憶體串。
  12. 如申請專利範圍第1項所述裝置，其中該一或多條狹縫穿過該三維堆疊結構，以去除沿著一共同列之部分字元線層。
  13. 如申請專利範圍第1項所述裝置，其中該一或多條狹縫穿過該三維堆疊結構，以去除沿著不同列之部分字元線層。
  14. 一種產生三維儲存裝置的方法，包括：。
    沉積複數個字元線層以及複數個絕緣層以形成一三維堆疊結構，其中該三維堆疊結構包括特定數目之該些字元線層，該些字元線層被該些字元線層所分離；
    在該三維堆疊結構中蝕刻複數個開口，該些蝕刻開口從該三維堆疊結構之上表面垂直延伸穿過該些特定數目之字元線層；
    在該些蝕刻開口中沉積複數個單元通道，其中，該些單元通道包括複數個電荷捕陷層；以及
    穿過該三維堆疊結構蝕刻複數個狹縫，以分離每一該字元線層為複數個字元線區，其中，在每一該字元線層中，每一該電荷捕陷層係耦合二字元線區，以形成二電荷捕陷區，於每一該字元線層中儲存二資料位元。
  15. 如申請專利範圍第14項所述方法，其中更包括沉積多晶矽材質於該些單元通道中心。
  16. 如申請專利範圍第14項所述方法，其中更包括沉積氧化物於該些狹縫中。
  17. 如申請專利範圍第14項所述方法，其中蝕刻製程步驟包括蝕刻該些狹縫，以去除在該些蝕刻開口之間沿著一共同列的字元線層。
  18. 如申請專利範圍第14項所述方法，其中蝕刻製程步驟包括蝕刻該些狹縫，以去除在該些蝕刻開口之間沿著不同列的字元線層。
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