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TW201703154A - 在主動裝置區中具有埋藏介電區之雙極接面電晶體 - Google Patents

在主動裝置區中具有埋藏介電區之雙極接面電晶體 Download PDF

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TW201703154A
TW201703154A TW105117542A TW105117542A TW201703154A TW 201703154 A TW201703154 A TW 201703154A TW 105117542 A TW105117542 A TW 105117542A TW 105117542 A TW105117542 A TW 105117542A TW 201703154 A TW201703154 A TW 201703154A
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卡斯羅 瑞納塔 卡米羅
夫厚爾 杰恩
瑪萬Ｈ 卡特
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格羅方德半導體公司
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Abstract

本發明係關於一種雙極接面電晶體的裝置結構及製造方法。形成溝槽隔離區沿側壁環繞主動裝置區。形成介電區從該主動裝置區的側壁橫向延伸進入該主動裝置區。該介電區位於該主動裝置區的頂面之下，使得該主動裝置區的一部分位於該頂面及該介電區之間。

Description

在主動裝置區中具有埋藏介電區之雙極接面電晶體
本發明一般關於半導體裝置以及積體電路製造，並且尤其關於雙極接面電晶體的製造方法和裝置結構。
雙極接面電晶體除了其他最終用途外，可在高頻及高功率應用中被發現。特別是，雙極接面電晶體的具體最終用途可用於無線通訊系統和移動裝置、開關及振盪器的放大器。雙極接面電晶體也可以用在高速邏輯電路。雙極接面電晶體是三端子的電子裝置，其包括射極、本質基極和集極，由不同的半導體材料區來定義。在該裝置結構中，本質基極位於射極與集極之間。NPN雙極接面電晶體可包括構成該射極與集極的n型半導體材料區，及構成本質基極的p型半導體材料區。PNP雙極接面電晶體包括構成射極與集極的p型半導體材料區，及構成本質基極的n型半導體材料區。在操作中，基極-射極接面是正向偏壓，基極-集極接面是反向偏壓。集極-射極電流可以藉 由基極-射極電壓進行控制。
需要改進用於雙極接面電晶體的製造方法及裝置結構。
在本發明的一個實施例中，提供了一種用於製造裝置結構的方法。形成溝槽隔離區沿側壁環繞主動裝置區。形成介電區從該主動裝置區的側壁橫向延伸進入該主動裝置區。該介電區位於該主動裝置區的頂面之下，使得一部分的主動裝置區位於該頂面及該介電區之間。
在本發明的一個實施例中，提供了一種用於雙極接面電晶體的裝置結構。該裝置結構包括：溝槽隔離區，其位於該半導體基板內；主動裝置區，具有頂面及與該溝槽隔離區共同延伸的側壁；以及介電區，從該主動裝置區的該側壁橫向延伸進入該主動裝置區。該主動裝置區由半導體基板的一部分構成。該介電區位於該主動裝置區的頂面之下，使得一部分的主動裝置區位於該頂面及該介電區之間。
10‧‧‧基板
12‧‧‧溝槽隔離區
14‧‧‧主動裝置區
15‧‧‧側壁
16‧‧‧集極接觸區
18‧‧‧集極
20‧‧‧副集極
22、24、56‧‧‧介電層
26‧‧‧蝕刻遮罩
28、30‧‧‧開口
32、34‧‧‧溝槽
36、54‧‧‧間隔物
38‧‧‧離子
40、42‧‧‧受損區
44、46‧‧‧介電區
48、49‧‧‧區域
50‧‧‧基部層
52‧‧‧射極
58‧‧‧外質基極
60‧‧‧裝置結構
62‧‧‧本質基極
70、72‧‧‧氣隙
d1、d2、d3‧‧‧深度
附圖包含在說明書中，並與以上披露的本發明以及以下示出的實施方式的詳細描述的一般說明構成本說明書的一部分，附圖示出本發明的各種實施例，並一起用於解釋本發明的實施方式。
第1至5圖是根據本發明的一個實施例，用於製造裝置結構的處理方法的連續製造階段的基板的一部 分的橫截面圖。
第6圖是根據本發明的替代實施例的處理方法製造類似於第5圖的裝置結構剖面圖。
參考第1圖及根據本發明的一個實施例，基板10包括可用以形成積體電路裝置的單晶半導體材料。例如，基板10可以包括單晶含矽材料，諸如本體單晶矽晶圓。構成基板10的半導體材料可包括電活性摻雜劑，其改變基板10的電性能，並且還可以包括在其頂面的視需要的磊晶層。
溝槽隔離區12在基板10內形成並延伸進入基板10到給定的深度d1。溝槽隔離區12界定各自由基板10的半導體材料構成的主動裝置區14及集極接觸區16，並且提供電隔離。該集極接觸區16位於該主動裝置區14的附近並且由溝槽隔離區12的其中一個與該主動裝置區14分隔開來。溝槽隔離區12的位置及安排定義了該主動裝置區14的大小、幾何形狀、以及邊界與集極接觸區16的位置。主動裝置區14具有側壁15位於其邊界並與溝槽隔離區12的接觸互補側壁共同延伸深度d1。
溝槽隔離區12可以藉由淺溝槽隔離(shallow trench isolation,STI)技術形成，該技術涉及以微影及乾式蝕刻製程來界定該溝槽，沉積電絕緣體填充該溝槽，並且使用例如化學機械研磨(CMP)來平坦化相對於基板10的頂面的電絕緣體。該溝槽隔離區12可以包括介電 材料，例如經化學氣相沉積技術所沉積的矽的氧化物(例如，二氧化矽(SiO2))。
該主動裝置區14可界定雙極接面電晶體的集極18，或者可以包括集極18。該集極18可以構成該主動裝置區14的全部或一部分，並且可以由基板10的半導體材料構成。集極18的導電率可通過例如電活性摻雜劑的離子植入或是在基板10的頂面生長摻雜磊晶層而提高。副集極(sub-collector)20可以以溝槽隔離區12下方的深度在基板10中橫向延伸，以便耦合集極18與集極接觸區16。集極接觸區16、集極18、及副集極20是由半導體基板10的材料構成，並有共同的導電類型。
介電層22、24被依次沉積並鋪設圖案化的蝕刻遮罩26。每個介電層22、24可以由具有介電常數(例如，介電率(permittivity))特性的介電材料的電絕緣體構成。在一個實施例中，介電層22可以包括藉由化學氣相沉積(CVD)沉積的二氧化矽，及介電層24可以由使用化學氣相沉積法沉積的氮化矽(Si3N4)構成。蝕刻遮罩可以由一層感光材料，諸如有機微影膠構成，可以藉由旋塗製程鋪設、預烘焙、暴露於通過光遮罩的投射光、曝光後烘烤、並用化學顯影劑顯影。蝕刻遮罩26包括開口28、30，它們相對於主動裝置區14而位於溝槽預定位置以用於延伸到該溝槽隔離區12。
介電層22、24的蝕刻是通過蝕刻製程以化學蝕刻選擇性移除構成的介電材料並且延伸開口到溝槽隔 離區12的頂面來進行，從而界定用於隨後的蝕刻製程的圖案化的硬遮罩。該蝕刻製程可以包括濕式化學蝕刻製程或乾式蝕刻製程，例如反應離子蝕刻(RIE)。該蝕刻遮罩26可以隨後被移除。如果包括微影膠，在後續的清潔過程中，該蝕刻遮罩26可以通過灰化或溶劑剝離來移除。
參考第2圖，其中，類似的元件符號參照到類似第1圖的特徵，該處理方法的後續製造階段中，溝槽32、34在溝槽隔離區12內使用蝕刻製程而以開口28、30的位置來界定。用於蝕刻溝槽隔離區12的介電材料的蝕刻製程具有化學蝕刻選擇性以比主動裝置區14的半導體材料及介電層24更高的速率(即，選擇性的)移除介電材料。該蝕刻製程可以包括乾式蝕刻製程，例如反應離子蝕刻(RIE)。蝕刻製程被定時，使得溝槽32、34延伸到溝槽隔離區12的深度d2小於深度d1。所以，溝槽32及34只是部分地延伸到溝槽隔離區12，而不是下層的基板10。溝槽32、34與主動裝置區14共同延伸而不穿透到其側壁15。
參考第3圖，其中，類似的元件符號參照到類似第1圖的特徵，該處理方法的後續製造階段中，在溝槽32、34的初始部分蝕刻後，於溝槽32、34邊界的側壁上形成間隔物36。一種非等向性蝕刻製程可被用於保形介電層以形成間隔物36。間隔物36可以由電絕緣體構成，例如使用化學氣相沉積的氮化矽(Si3N4)沉積。間隔物36是在製程流程中隨後被移除的犧牲元件，因此，不存在於完成的裝置結構中。
形成間隔物36之後，在開口28、30的位置使用蝕刻製程令溝槽32、34延伸進入溝槽隔離區12更大的深度。用於蝕刻溝槽隔離區12的介電材料的蝕刻製程具有化學蝕刻選擇性以比主動裝置區14的半導體材料、間隔物36及介電層24的介電材料更高的速率(即，選擇性的)移除介電材料。該蝕刻製程可以包括乾式蝕刻製程，例如反應離子蝕刻(RIE)。蝕刻製程被定時，使得溝槽32、34延伸到溝槽隔離區12的深度d3小於深度d1但大於深度d2。所以，部分蝕刻的結果，溝槽32及34只是部分地延伸到溝槽隔離區12，而不是下層的基板10。溝槽32、34是與主動裝置區14共同延伸而不穿透到其側壁15。
高能離子，如單頭箭頭38示意所示，利用離子植入引入到主動裝置區14以形成主動裝置區14的受損區40、42。離子軌跡利用溝槽32、34提供的入口而撞擊(impinge)該主動裝置區14的側壁15，並且離子38以一範圍且範圍分散(range straggle)的方式穿透該主動裝置區14在側壁15下方的半導體材料。植入條件(例如，角度，離子能量，劑量)可以修改以調節受損區40、42的特徵。在一個實施例中，離子38可以是氬氣(Ar)的正離子，以選定的或特定的角度植入。在另一個實施例中，離子38可以是矽(Si)或鍺(Ge)的正離子，以選定或指定的角度植入。如本文所用，術語“傾斜植入”指的是離子軌跡撞擊主動裝置區14的頂面的入射行進角度大於或小於0°，其中，0°表示基板10頂面的正交(即，垂直)方向。離子38的離子 軌跡也相對於主動裝置區14的側壁15成角度。受損區40、42可以使用鏈式植入(chained implants)(例如，以不同的能量及/或不同的物種(如，氬或鍺)的多個離散植入)來形成，而且受損區40、42可以以不引入離子(包括電活性摻雜劑)到主動裝置區14的半導體材料的方式來形成。
受損區40、42的晶體結構會因離子38的植入損傷而改變。受損區40、42的形狀及它們在主動裝置區14的穿透深度可藉由改變(但不限於)下列因素而受到控制，如植入角度及離子能量的植入條件、以及溝槽32、34的寬度及深度還有間隔物36的位置。間隔物36作為位於受損區40、42上方的部分主動裝置區14的植入遮罩，而溝槽隔離區12作為位於受損區40、42下面的部分主動裝置區14的植入遮罩。間隔物36的位置是藉由控制延伸溝槽32、34到深度d2的初始部分蝕刻確定的。受損區40、42的厚度等於深度d2及深度d3之間的差，並藉由控制延伸溝槽32、34到深度d3的後續部分蝕刻而確立。受損區40、42橫向延伸一指定寬度W從溝槽隔離區12的側壁及主動裝置區14的側壁15進入主動裝置區14的邊界。
在離子植入之後，受損區40、42的晶體結構不同於主動裝置區14的上覆、橫向相鄰以及下層的半導體材料的晶體結構。例如，受損區40、42的半導體材料可藉由離子植入的非晶化而變為非晶的，使得與主動裝置區14中的單晶半導體材料相比，受損區40、42的半導體材料不存在有結晶度。受損區40、42的下面、上面以及橫向 受到主動裝置區的單晶半導體材料14所限制。如以下討論者，結晶度差異促使受損區40、42的半導體材料的蝕刻速率不同或氧化速度不同，允許受損區40、42在不引起主動裝置區14的半導體材料改變的情況下進行修改。
參考第4圖，其中，類似的元件符號參照到類似第3圖的特徵，該處理方法的後續製造階段中，受損區40、42的受損半導體材料轉換為介電材料，受損區40、42形成介電區44、46。受損區40、42可使用濕式或乾式熱氧化製程轉換成介電區44、46，並且介電區44、46可以包括二氧化矽。在一個實施例中，受損區40、42的受損半導體材料(例如，矽)的氧化速度高於主動裝置區14的周圍未損傷的半導體材料(例如，單晶矽)。介電區44、46橫向穿透到主動裝置區14中並且局部縮小該主動裝置區14。
介電區44、46界定從溝槽隔離區12延伸到主動裝置區14及集極18的第二掩埋隔離區。主動裝置區14的區域48、49位於介電區44、46及主動裝置區14的頂面之間。所以，該介電區44、46被掩埋在主動裝置區14的頂面之下，並且可以以溝槽32、34的初始部分蝕刻期間設置的距離(例如，d2)與主動裝置區14的頂面隔開。在一個實施例中，介電區44、46是由等於該距離的距離(例如，d2)與主動裝置區14的頂面隔開。
介電區44、46的形狀及尺寸都與受損區40、42的形狀及尺寸有關，介電區44、46的高度是由部 分蝕刻以及間隔物36在溝槽32、34的位置所建立的，並與d2及d3之間的差異有關。在一個實施例中，介電區44、46的最上層的深度可位於深度d2而介電區44、46的最底部深度可位於深度d3，使得該介電區44、46相對於主動裝置區14的頂面從深度d2垂直地延伸到深度d3。介電區44、46的寬度是與受損區40、42的寬度W有關，並且在一個實施例中，可以等於受損區40、42的寬度W。
在一個替代實施例中，受損區40、42可以被移除，如以下結合第6圖的說明，以及由介電材料代替以形成介電區44、46。介電區44、46的候選無機介電材料可以包括，但不限於，二氧化矽(SiO2)、摻氟矽玻璃(FSG)、及這些介電材料的組合。其特徵在於，相比於二氧化矽的低介電常數。該介電區44、46可包括有機或無機介電材料，其可以是電絕緣體，特徵是在室溫下大於1010(Ω-m)的電阻率。或者，介電區44、46可包括低-k介電材料，其特徵在於相對介電率或介電常數比二氧化矽約3.9的介電常數來得小。介電區44、46的候選低-k介電材料包括，但不限於，旋塗有機低-k介電材料(例如，旋塗聚合物樹脂)及無機低-k介電材料(例如，有機矽酸酯玻璃，氫富集的碳氧化矽(SiCOH)，及碳摻雜氧化物)，以及這些及其它有機及無機介質的組合。
參考第5圖，其中，類似的元件符號參照到類似第4圖的特徵，該處理方法的後續製造階段中，間隔物36從溝槽32、34中移除並且用電絕緣的固體介電材料 填充溝槽32、34，使得溝槽隔離區12再次形成。在一個實施例中，用於沉積固體介電材料的保形沉積技術可以是使用矽烷或矽烷與氮氣的混合物的任何一個矽源的低壓化學汽相沉積(LPCVD)。在一個具體的實施例中，固體介電材料可以是藉由LPCVD沉積的矽的氧化物(例如SiO2)。覆蓋頂面的固體介電材料可以被回蝕或化學機械拋光移除，而且介電層22、24可以藉由化學濕式蝕刻及/或乾式蝕刻移除以恢復平坦性。
在主動裝置區14的頂面形成基部層50。基部層50可以由與集極18不同的半導體材料構成，並且可以是與集極18相反的導電類型。介電區44、46，其具有與溝槽32、34的部分蝕刻相關的特定厚度以及深度d2及深度d3之間的數值差，且與基部層50有非接觸的關係。
基部層50可以由半導體材料製成，例如矽鍺(SiGe)的合金，其矽(Si)含量的範圍從95原子百分比至50原子百分比而鍺(Ge)含量的範圍從5原子百分比至50原子百分比。基部層50的鍺含量在其整個厚度可以是漸進及/或步進分佈。基部層50的半導體材料可以包括摻雜劑，例如從週期表第III族(例如，硼)中選擇的p型摻雜劑，其濃度能有效賦予p型導電性以及視需要地給予碳(C)以抑制p型摻雜劑的向外擴散。基部層50可以由使用低溫磊晶(LTE)的生長製程，如汽相磊晶(VPE)沉積的半導體材料層而形成。基部層50的厚度可以根據裝置預期的應用選擇較大的層厚度用於功率放大應用。
射極52位於在基部層50的頂面。射極52可由與基部層50不同的半導體材料構成，並且可以具有與基部層50相反的導電類型。例如，射極52可缺少鍺，但其至少存在於基部層50的一部分。在一個代表性實施例中，射極52可以由半導體材料構成，例如矽，由化學氣相沉積沉積而得，並且可以摻雜從週期表第V族(例如，磷(P)或砷(As))中選擇的n型摻雜劑，其濃度能有效的賦予n型導電性。
射極52被非導電性間隔物54所包圍，該間隔物54覆蓋射極開口，射極開口被界定在位於基部層50的頂面上的一個或多個介電層56中。該間隔物54形成在射極52形成之前。間隔物54可以藉由沉積電絕緣體構成的共形層來形成，諸如藉由CVD沉積的氮化矽，以及用非等向性蝕刻製程(如RIE)來為該共形層塑形，即優先移除水準表面的電絕緣體。射極52包括鄰近間隔物54且與間隔物54共同延伸的外側壁。
外質基極58在基部層50內形成。藉由引入相對於基部層50的剩餘部分可以增加導電率的摻雜劑濃度，可以形成外質基極58。在一個實施例中，外質基極58的形成可以藉由離子植入，具體地說，相對於基部層50的剩餘部分，藉由植入從週期表第III族(例如，硼)中選擇的p型摻雜劑的離子而形成，其濃度可有效地提高p型的導電性水準。介電區44、46，位於外質基極58及主動裝置區14的區域48、49的下方，可以減少來自外質基極58 的摻雜劑擴散通過主動裝置區14的區域48、49，進入在該主動裝置區14的集極18。
在一個替代實施例中，位於外質基極58下面的主動裝置區14的區域48、49，可以故意摻雜選自週期表第III族的摻雜劑(例如，硼)，其濃度可有效地賦予p型導電性。導入區域48、49的半導體材料中的p型導電性與主動裝置區14的區域48、49的初始n型半導體材料不同。該摻雜劑可以藉由離子植入來引入，在不提高集極-基極寄生電容的情況下，可以有效地降低基極電阻進而提高裝置效率。就效果而言，基極電阻的降低與集極-基極寄生電容的任何增加脫鉤，可以促使這些不同且經常競爭的裝置性能的度量指標獨立優化。植入區域48、49可以成為裝置結構中本質基極與外質基極之間的連接區的一部分。
由該處理方法的製造階段所形成的雙極接面電晶體的裝置結構60的特徵在於垂直架構，其包括射極52、集極18、以及位在射極52與集極18之間藉由基部層50的中心部分所界定的本質基極62。該本質基極62與集極18沿一個p-n接面共同延伸，且射極52與本質基極62沿另一個p-n接面共同延伸。外質基極58與本質基極62耦合以建立電接觸。如果集極18、射極52、及本質基極62中的兩個或全部三個是由不同能帶隙的半導體材料所構成，則雙極接面電晶體可具有異質接面雙極電晶體(heterojunction bipolar transistor,HBT)的特點。
裝置結構60不包括在其結構上凸起的外質 基極。該介電區44、46位在射極52與基部層50之間的介面下方以特定的距離隔開。該特定的距離與溝槽32、34的初始部分蝕刻的深度d2有直接關係。
在製造過程中的前段(front-end-of-line,FEOL)部分，可橫跨基板10的至少一部分的表面區域複製裝置結構60。在BiCMOS積體電路中，互補金屬氧化物-半導體(CMOS)電晶體可以用基板10的其他區域來形成。結果就是可以提供雙極接面電晶體(或異質結雙極電晶體)及CMOS電晶體共同位於同一基板10上。
標準的中段(middle-of-line,MOL)製程與後段(back-end-of-line,BEOL)製程如下，其中，包括形成介電層、過孔插塞及接線用於互連結構與裝置結構60的耦合，以及用於附加裝置結構60的其它類似接觸，還有任何可以被包括製造在基板10上的其他電路中的CMOS電晶體。
參考第6圖，其中，類似的元件符號參照到類似第5圖的特徵，根據本發明的替代實施例的處理方法的後續製造階段中，介電區44、46(第5圖)可以由以氣隙(air gap)70、72形式的介電區取代，這是藉由移除受損區40、42的受損半導體材料，代替氧化受損區40、42(第3圖)，在受損區40、42形成。在一個實施例中，受損區40、42可以利用蝕刻製程使用比主動裝置區14周圍未損的半導體材料(例如，單晶矽)更高的蝕刻速率將受損半導體材料(例如，矽)移除。與介電區44、46一樣，氣隙70、72側向滲透到主動裝置區14有效地作為溝槽隔離區12的橫 向延伸，並局部地縮小主動裝置區14。氣隙70、72的特徵可以藉由一個有效介電率或接近一致的介電常數(真空介電率)來表示，或是可以在大氣壓力或接近大氣壓力下填充空氣，或是可以在大氣壓力或接近大氣壓力下填充另一種氣體，或是可以在低於大氣壓的壓力(例如，部分真空)下包含空氣或其它氣體。
藉由定向或非共形沉積製程所沉積的介電材料來填充溝槽32、34，使得氣隙70、72得以保留。該介電材料包括電絕緣體，以便重新形成溝槽隔離區12及關閉氣隙70、72。在一個實施例中，介電材料可由沉積的二氧化矽構成，該二氧化矽是藉由電漿增強化學氣相沉積(PECVD)沉積的矽的氧化物(例如SiO2)。包括介電區44、46的氣隙各代表沒有介電材料的空的空間。
該方法與第5圖結合持續描述。包括介電區的氣隙70、72因此形成在基部層50形成之前，其允許圍繞氣隙70、72的受損表面在基部層50生長之前被修復及鈍化。
如上所述的方法用於製造積體電路晶片。所得的積體電路晶片可以藉由製造者以原始晶片形式(例如，具有多個未封裝晶片的單一晶片)，以裸晶粒或以封裝的形式進行散佈。在後一種情況下，晶片被安裝在單個晶片封裝內(例如，塑膠載體，具有固定到主機板或其他更高級別的載體的引線)或在多晶片封裝內(例如，陶瓷載體，具有表面互連或掩埋互連中的任一個或兩者皆有)。在任何 情況下，晶片接著與其它晶片、離散電路元件及/或其它信號處理裝置集成，作為(a)中間產品，諸如主機板，或者(b)最終產品的一部分。最終產品可以是包括積體電路晶片的任何產品，範圍從玩具及其他低端應用到具有顯示器的高級電腦產品、鍵盤或其他輸入裝置以及中央處理器。
一個特徵與另一個元件“連接”或“耦合”可以直接連接或耦合到其他元件，或者是相反的，可以存在一個或多個中間元件。如果中間元件不存在，一個特徵可被“直接連接”或“直接耦合”到另一元件。如果至少存在一個中間元件，一個特徵可被“間接連接”或“間接耦合”到另一元件。
本發明的各種實施例的描述是基於說明的目的，但並非意在窮舉或限制所公開的實施例。對於本領域的普通技術人員，許多修改及變化將不脫離所描述實施例的範圍及精神是顯而易見的。本文選擇所用的術語以最好地解釋實施例的原理，在市場中發現的實際應用或技術改進過的技術，或使普通技術人員能夠理解在此公開的實施例。
10‧‧‧基板
12‧‧‧溝槽隔離區
14‧‧‧主動裝置區
16‧‧‧集極接觸區
18‧‧‧集極
20‧‧‧副集極
44、46‧‧‧介電區
50‧‧‧基部層
52‧‧‧射極
54‧‧‧間隔物
56‧‧‧介電層
58‧‧‧外質基極
60‧‧‧裝置結構
62‧‧‧本質基極

Claims (20)

  1. 一種製造裝置結構的方法，該方法包括：形成溝槽隔離區，該溝槽隔離區沿著側壁環繞主動裝置區；以及形成介電區，該介電區從該主動裝置區的該側壁橫向延伸進入該主動裝置區，其中，該介電區位於該主動裝置區的頂面之下，使得該主動裝置區的一部分位於該頂面及該介電區之間。
  2. 如申請專利範圍第1項所述的方法，其中，該主動裝置區由半導體材料構成，並且形成從該主動裝置區的該側壁橫向延伸進入到該主動裝置區的該介電區包括：形成溝槽，該溝槽部分地延伸穿過與該主動裝置區的該側壁的一部分共同延伸的該溝槽隔離區；以及形成在該半導體材料內的受損區，該受損區位於該主動裝置區的該側壁的該部分的下方。
  3. 如申請專利範圍第2項所述的方法，其中，形成從該主動裝置區的該側壁橫向延伸進入該主動裝置區的該介電區更包括：以選擇性蝕刻製程移除該受損區，該選擇性蝕刻製程使用比周圍的半導體材料更高的蝕刻速率移除該受損區，其中，該介電區包括氣隙。
  4. 如申請專利範圍第3項所述的方法，更包括：該受損區被移除後，使用保留並關閉該氣隙的定向 沉積製程填充介電材料至該溝槽。
  5. 如申請專利範圍第2項所述的方法，其中，形成從該主動裝置區的該側壁橫向延伸進入該主動裝置區的該介電區更包括：以氧化製程將該主動裝置區的該受損區轉換為第一介電材料。
  6. 如申請專利範圍第5項所述的方法，更包括：該受損區被轉換成該第一介電材料之後，用第二介電材料填充該溝槽。
  7. 如申請專利範圍第2項所述的方法，其中，形成從該主動裝置區的該側壁橫向延伸進入該主動裝置區的該介電區更包括：向該主動裝置區的該部分植入離子，該離子具有被引導到該溝槽的離子軌跡。
  8. 如申請專利範圍第7項所述的方法，其中，該離子的該離子軌跡相對于該裝置區的該頂面以及該主動裝置區的該側壁成角度。
  9. 如申請專利範圍第2項所述的方法，其中，形成該溝槽，該溝槽部分地延伸穿過該溝槽隔離區，該溝槽隔離區與該主動裝置區的該側壁的一部分共同延伸，包括：在該溝槽隔離區蝕刻該溝槽至第一深度；在該主動裝置區的該側壁鋪設間隔物於該第一深度上方；以及鋪設該間隔物後，在該溝槽隔離區蝕刻該溝槽至第 二深度，該第二深度大於該第一深度，以露出該主動裝置區的該側壁在該第一深度及該第二深度之間的該部分。
  10. 如申請專利範圍第9項所述的方法，其中，形成從該主動裝置區的該側壁橫向延伸進入該主動裝置區的該介電區更包括：向該主動裝置區的該部分植入離子，該離子具有被引導到該溝槽的離子軌跡。
  11. 如申請專利範圍第10項所述的方法，其中，該離子的該離子軌跡是相對於該裝置區域的該頂面以及該主動裝置區的該側壁成角度。 形成在該半導體材料內的該受損區，該受損區位於該主動裝置區的該側壁中露出的該部分的下方；以及將該主動裝置區的該受損區轉換為介電材料。
  12. 如申請專利範圍第1項所述的方法，包括：引入摻雜劑到該主動裝置區中位於該頂面及該介電區之間的該部分。
  13. 如申請專利範圍第12項所述的方法，其中，該主動裝置區是由具有第一導電性類型的半導體材料構成，並引入該摻雜劑到該主動裝置區中位於該頂面及該介電區之間的該部分，包括：植入與該第一導電類型不同的第二導電類型的離子到該主動裝置區的該部分。
  14. 如申請專利範圍第1項所述的方法，包括 在形成該介電區之後，在該主動裝置區上形成基部層。
  15. 如申請專利範圍第14項所述的方法，包括：將摻雜劑引入該基部層的一部分，覆蓋該主動裝置區的該部分，以界定外質基極。
  16. 一種用於異質結雙極電晶體的裝置結構，該裝置結構使用半導體基板製作，該裝置結構包括：溝槽隔離區，其位於該半導體基板內；主動裝置區，該主動裝置區具有頂面及與該溝槽隔離區共同延伸的側壁，該主動裝置區由該半導體基板的一部分構成；以及介電區，該介電區從該主動裝置區的該側壁橫向延伸進入該主動裝置區，該介電區位於該主動裝置區的頂面之下，使得該主動裝置區的一部分位於該頂面及該介電區之間。
  17. 如申請專利範圍第16項所述的裝置結構，其中，該主動裝置區是由半導體材料構成，該溝槽隔離填充區包括與該側壁的一部分共同延伸的溝槽，並且該溝槽以介電材料填充。
  18. 如申請專利範圍第16項所述的裝置結構，其中，該介電區包括氣隙。
  19. 如申請專利範圍第16項所述的裝置結構，其中，該介電區由固體介電材料構成。
  20. 如申請專利範圍第16項所述的裝置結構，其中，該主 動裝置區是由具有第一導電類型的半導體材料構成，該主動裝置區包括位於該頂面及該介電區之間的摻雜部分，且該主動裝置區的該摻雜部分是由與該第一導電類型不同的第二導電類型的該半導體材料所構成。
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