TW201705301A - 製造半導體元件之方法 - Google Patents

Abstract

一種於晶圓上製造一導體元件的方法，所述方法包括：在晶圓上圖樣化複數個鰭；形成一淺渠道隔離區域以圍繞多個鰭；以及蝕刻淺渠道隔離區域，以使多個鰭形成一鰭高度，而使得半導體元件具備期望的功率消耗。所述的複數個鰭分別對應於半導體元件的複數個鰭式場效電晶體。

Description

製造半導體元件之方法

本發明係關於製造半導體元件的方法，且更具體而言，是關於根據鰭式場效電晶體的鰭高度來調整半導體元件之功率消耗的方法。

平面金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)技術是現今用以製造超大型積體(ultra-large scale integrated，ULSI)電路的主流半導體技術。為了節省電力，會縮減平面電晶體的閘極長度與寬度。隨著平面電晶體的閘極長度變小，平面電晶體可能會遭遇閘極無法實質上控制通道開/關狀態之問題。這種因為電晶體通道長度較短所引發的閘極控制力變弱的現象稱為短通道效應。更有甚者，調整平面電晶體的寬度也會影響電晶體的閾值電壓，這稱為窄寬度效應。因此，發展出鰭式場效電晶體(鰭式FET)來緩減上述問題，譬如窄通道與短通道效應。

於本發明某些實施方式中，揭示一種於一晶圓上製造一半導體元件的方法。所述方法包括：於晶圓上圖樣化複數個鰭；形成一淺渠道隔離(shallow-trench isolation，STI)區域以圍繞該些鰭；蝕刻該淺渠道隔離區域以使所形成的該些鰭具有一鰭高度，而使得該半導體元件有一期望的功率消耗。所述的複數個鰭分別對應於該半導體元件之複數個鰭式場效電晶體。

於本發明某些實施方式中，揭示於一晶圓上製造一鰭式場效電晶體的方法。所述方法包括：於晶圓上圖樣化一鰭；形成一淺渠道隔離區域以圍繞鰭；以及蝕刻該淺渠道隔離區域以使所形成的該鰭具有一鰭高度，而使得該鰭式場效電晶體有一期望的功率消耗。所述的鰭高度是從淺渠道隔離區域之一表面至該鰭之一頂面之間的長度。

於本發明某些實施方式中，揭示調整一半導體元件之功率消耗的方法。所述方法包括：於晶圓上圖樣化複數個鰭；形成一淺渠道隔離區域以圍繞該些鰭；以及蝕刻該淺渠道隔離區域以使所形成的該鰭具有複數個不同鰭高度，以調整該半導體元件的該功率消耗。所述複數個鰭分別對應於半導體元件的複數個鰭式場效電晶體。

100‧‧‧鰭式場效電晶體

102、302a-302d、904、150a、150b、150c‧‧‧鰭

103、402、1002、160a、160b、160c‧‧‧淺渠道隔離區域

104、702a-702d、1302、190a、190b、190c‧‧‧閘極堆疊

105、108‧‧‧頂面

106、107‧‧‧側壁

109‧‧‧汲極區域

110‧‧‧源極區域

200、800、1400‧‧‧方法

202-210、802-810、1402-1410‧‧‧操作

302、902、1502‧‧‧晶圓

505、1102、170a、170b、170c、170d‧‧‧遮罩

Lg、Lg’、Lg”‧‧‧閘極長度

Fw、Fw’、Fw”‧‧‧鰭寬度

Fh、Fh’、Fh1”、Fh2”、Fh3”‧‧‧鰭高度

在閱讀下文實施方式以及附隨圖式時，能夠最佳地理解本發明的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種特徵並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小某些特徵的尺寸。

圖1繪示根據某些實施方式之鰭式場效電晶體的透視圖。

圖2為根據某些實施方式用以於晶圓上製造半導體元件之方法的流程圖。

圖3為根據某些實施方式之一晶圓上之複數個鰭的剖面圖。

圖4為根據某些實施方式之一晶圓上之複數個鰭與淺渠道隔離區域的剖面圖。

圖5為根據某些實施方式之一晶圓上之複數個鰭、淺渠道隔離區域與遮罩的剖面圖。

圖6為根據某些實施方式之一晶圓上之複數個裸露之鰭的剖面圖。

圖7為根據某些實施方式之一晶圓上之裸露之鰭與複數個閘極堆 疊的剖面圖。

圖8為根據某些實施方式用以於晶圓上製造半導體元件之方法的流程圖。

圖9為根據某些實施方式之一晶圓上之一鰭的剖面圖。

圖10為根據某些實施方式之一晶圓上之鰭與淺渠道隔離區域的剖面圖。

圖11為根據某些實施方式之一晶圓上之鰭、淺渠道隔離區域與遮罩的剖面圖。

圖12為根據某些實施方式之一晶圓上之一裸露之鰭的剖面圖。

圖13為根據某些實施方式之一晶圓上之一裸露之鰭與一閘極堆疊的剖面圖。

圖14為根據某些實施方式用以於晶圓上製造半導體元件之方法的流程圖。

圖15為根據某些實施方式之一晶圓上之複數個鰭的剖面圖。

圖16為根據某些實施方式之一晶圓上之複數個鰭與複數個淺渠道隔離區域的剖面圖。

圖17為根據某些實施方式之一晶圓上之複數個鰭、複數個淺渠道隔離區域與複數個遮罩的剖面圖。

圖18為根據某些實施方式之一晶圓上之複數個裸露之鰭的剖面圖。

圖19為根據某些實施方式之一晶圓上之複數個裸露之鰭與複數個閘極堆疊的剖面圖。

以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之元件與配置的具體例子係用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭 示內容。舉例來說，在下文的描述中，將一第一特徵形成於一第二特徵上或之上，可能包含某些實施例其中所述的第一與第二特徵彼此直接接觸；且也可能包含某些實施例其中還有而外的元件形成於上述第一與第二特徵之間，而使得第一與第二特徵可能沒有直接接觸。此外，本揭示內容可能會在多個實施例中重複使用元件符號和/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例和/或組態之間的關係。

下文詳細討論了此處提出之實施方式的製造與使用。然而，當可理解，本發明提供了許多發明性概念，其可實作於多種具體脈絡中。此處討論的特定實施方式僅用以例示性地說明某些製造與使用本發明之方式。

再者，在此處使用空間上相對的詞彙，譬如「之下」、「下方」、「低於」、「之上」、「上方」及與其相似者，可能是為了方便說明圖中所繪示的一元件或特徵相對於另一或多個元件或特徵之間的關係。這些空間上相對的詞彙其本意除了圖中所繪示的方位之外，還涵蓋了裝置在使用或操作中所處的多種不同方位。可能將所述設備放置於其他方位(如，旋轉90度或處於其他方位)，而這些空間上相對的描述詞彙就應該做相應的解釋。

在本發明中，提出一種能有效實現鰭式場效電晶體功率調整(Power trim)的方案。功率調整能用來量身打造晶片的功率消耗和/或效能，而不需改變在半導體製造過程中用以製造晶片之遮罩組。可藉由整體地或局部地調整鰭式場效電晶體的鰭高度，不需改變鰭式場效電晶體之通道長度，即可實現鰭式場效電晶體的功率調整。當要以相同的尺度來調整一晶圓上所有鰭式場效電晶體的鰭高度時，所做的調整稱為整體調整。當以一尺度來調整晶圓上一部分鰭式場效電晶體之鰭高度，並以另一尺度來調整晶圓上另一部分鰭式場效電晶體之鰭高 度時，這種調整稱為局部調整。

圖1繪示根據某些實施方式之鰭式場效電晶體100的透視圖。鰭式場效電晶體100包括鰭102與閘極堆疊104。形成一淺渠道隔離(STI)區域103以圍繞鰭102的下部，而鰭102的上部則由淺渠道隔離區域103裸露。閘極堆疊104形成於鰭102之頂面105的一部分以及鰭102之側壁106、107的一部分上方，還有淺渠道隔離區域103頂面108的一部分上方。閘極堆疊104可包括一閘極介電質以及一閘極電極。閘極介電質覆設於鰭102之頂面105與側壁106、107的一部分之上，以及淺渠道隔離區域103頂面108的一部分之上。閘極電極覆設於閘極介電質上，其可用以將電壓訊號傳導至閘極介電質，以便開啟鰭式場效電晶體100。閘極介電質可以是一或多種絕緣材料的組合。閘極電極可以是一或多種金屬和/或半導體材料的組合。閘極堆疊104，或更明確地說，閘極介電質，有一閘極長度Lg，亦稱為通道長度。鰭102有一鰭寬度Fw。鰭高度Fh則是從淺渠道隔離區域103的頂面108到鰭102的頂面之間的長度。鰭式場效電晶體100的汲極區域109與源極區域110是鰭102的部分，所述部分從閘極堆疊104的兩側延伸出去。可藉由對鰭102進行值入，而得到輕度摻雜的汲極區域109與源極區域110。應注意到，為了討論本揭示內容的發明性特徵，此處僅概略地繪示鰭式場效電晶體100。本發明所屬技術領域具有通常知識者當可想見其亦可包括其他的功能性層。

鰭式場效電晶體100的有效或總寬度Wf是鰭寬度Fw與兩倍鰭高度Fh的總長度，如下列式(1)所示：Wf=Fw+2＊Fh (1)。

因此，可藉由改變鰭102之鰭高度Fh，同時保持鰭式鰭寬度Fw不變，而調整場效電晶體100的有效寬度Wf。一較高的鰭高度會導致鰭式場效電晶體100產生較高的電流密度。然而，一較高的鰭高度也會 導致較高的閘極電容，這會使得鰭式場效電晶體100有較高的功率消耗。在實際運用中，以鰭高度較短之鰭式場效電晶體所實作的半導體元件通常用於超低功率(ultra-low power，ULP)應用中，而以鰭高度較高之鰭式場效電晶體所實作的半導體元件通常運用於高效能或高功率應用中。因此，在設計半導體元件時，會使用額外的功率調整機制(tuning knob)，以調整半導體元件中鰭式場效電晶體的鰭高度。半導體元件可以是一單一晶片。

具體而言，對一半導體元件(譬如數位電路)而言，主動功率消耗Pa是在操作過程中數位電路的功率消耗。主動功率消耗Pa和數位電路的淨電容C、電源供應V與操作頻率成正比，如下文關係式(2)所示：

操作頻率f可視為數位電路的速度。根據公式(2)，當淨電容C變小時，主動功率消耗Pa也會降低。

更有甚者，數位電路的操作頻率f和數位電路的驅動電流I成正比，且操作頻率f和淨電容C與電源供應V成反比，如下文關係式(3)所示：

當淨電容C降低時，操作頻率f增加。

可將淨電容C視為鰭式場效電晶體之閘極電容Cg與數位電路中之寄生負載電容Cp的總和，如下列式(4)所示：C=Cg+Cp (4)

鰭式場效電晶體的閘極電容Cg和鰭式場效電晶體的閘極長度Lg及有效寬度Wf成正比，如下文關係式(5)所示：

Cox表示鰭式場效電晶體之閘極的單位區域中的氧化電容。根據 公式(1)，有效寬度Wf和鰭式場效電晶體之鰭的鰭高度Fh成正比。因此，當鰭式場效電晶體之鰭高度Fh變小時，有效寬度Wf也會變小。因而，閘極電容Cg也會變小。

更有甚者，對一單一鰭式場效電晶體而言，鰭式場效電晶體的驅動電流Id和鰭式場效電晶體的有效寬度Wf成正比，如下文關係式(6)所示：

當縮放鰭式場效電晶體之鰭高度Fh時，鰭式場效電晶體的驅動電流Id與閘極電容Cg也會等比例地縮放。

因此，對於數位電路言，當數位電路中的鰭式場效電晶體之鰭高度Fh變小時，亦可降低數位電路之主動功率消耗Pa。然而，可將數位電路的操作頻率f保持不變或僅有些微差異。這是因為數位電路的操作頻率f和驅動電流I成正比且和淨電容C成反比，如上文關係式(3)所述。因此，當數位電路中鰭式場效電晶體之鰭高度Fh變小時，數位電路的主動功率消耗Pa也會變小，但不會大幅影響數位電路的效能。

根據公式或關係式(1)~(6)，在設計具有特定功能與效能且欲以實作為鰭式場效電晶體技術的半導體元件時，可製造半導體元件使其具鰭式場效電晶體具有任何期望的長度，以便調整或設定半導體元件之功率消耗。舉例來說，當將半導體元件運用於伺服器或桌上型電腦時，所製造的半導體元件之鰭式場效電晶體可具有較高的鰭，以便提供較高的功率消耗。在另一個例子中，當半導體元件是要運用於超低功率(ULP)或物聯網(Internet of Things，IoT)應用中時，所製造之半導體元件的鰭式場效電晶體可具有較短的鰭，以達到較低的功率消耗。在另一個例子中，當半導體元件是要用於一般應用(如，一行動裝置)中時，所製造的半導體元件之鰭式場效電晶體可具有一 般高度的鰭，以提供一般正常的功率消耗。因此，半導體元件中鰭式場效電晶體的鰭高度可作為一種有效的機制，以調整半導體元件之功率消耗，使其適用於不同用途。

圖2為根據某些實施方式用以於晶圓上製造半導體元件之方法200的流程圖。半導體元件經設計具有特定功能或操作頻率。方法200可用於製造半導體元件而使得半導體具有符合一應用所需之功率要求的期望功率消耗。具體而言，當半導體製造業者，譬如一IC廠接到一半導體元件的設計佈局，半導體製造業者可進行方法200以定義期望之半導體元件的功率消耗。可將半導體元件的設計佈局編譯為圖形資料系統(Graphic Data System，GDS)檔案或GDSII檔案。方法200至少包括：操作202，用以在晶圓上圖樣化複數個鰭，其鰭寬度為Fw；操作204，用以形成圍繞該些鰭的淺渠道隔離區域；操作206，用以利用一遮罩使晶圓上淺渠道隔離區域以外的一區域凹陷；操作208，用以蝕刻淺渠道隔離區域，以形成具有一鰭高度之複數個鰭，而使得半導體元件具備期望的功率消耗；以及操作210，用以形成分別覆設於複數個鰭上之複數個閘極堆疊，其具有固定的閘極長度。當可理解，基於說明的目的，方法200經過簡化。只要能夠達成實質上相同的結果，不一定要如圖2所示之確切順序來進行圖2所示的各種操作，且所述操作不一定要連續地進行而能夠加入其他操作。

圖3-7繪示根據某些實施方式之製造半導體元件的不同階段。具體而言，圖3為的剖面圖繪示了根據某些實施方式，晶圓302上的複數個鰭302a-302d。圖4的剖面圖繪示了根據某些實施方式，晶圓302上的鰭302a-302d與淺渠道隔離區域402。圖5的剖面圖繪示了根據某些實施方式，晶圓302上的鰭302a-302d、淺渠道隔離區域402與遮罩502。圖6的剖面圖繪示了根據某些實施方式，晶圓302上的裸露之鰭302a-302d。圖7的剖面圖繪示了根據某些實施方式，晶圓302上之裸 露的鰭302a-302d與複數個閘極堆疊702a-702d。

參照圖3與操作202，蝕刻晶圓302之基板，以形成複數個渠道，進而在晶圓302上形成鰭302a-302d。於本實施方式中，鰭302a-302d表示晶圓302上的所有鰭。

參照圖4與操作204，在渠道中形成淺渠道隔離區域402，其圍繞與覆蓋鰭302a-302d。淺渠道隔離區域402可以是利用高密度電漿化學氣相沈積製程(HDP-CVD)所形成的氧化層。

參照圖5與操作206，形成遮罩502，以使晶圓302上除了淺渠道隔離區域402以外的一區域凹陷。因此，並未以遮罩502來遮蓋淺渠道隔離區域402。

參照圖6與操作208，蝕刻淺渠道隔離區域402以使鰭302a-302d裸露直到鰭高度Fh達到特定長度為止。所述特定長度取決於半導體元件之功率消耗，如上文所述。舉例來說，當鰭高度Fh高於約45奈米(nm)時，所製造之半導體元件的功率消耗可視為高功率消耗。當鰭高度Fh介於約30~45nm的範圍時，可將功率消耗視為正常(一般)功率消耗。當鰭高度Fh小於約30nm時，可將功率消耗視為低功率消耗。當注意到，上述分類僅為例示，且不應視為對本發明之限制。

在另一個例子中，根據公式(1)，當每一個裸露鰭302a-302d的有效寬度Wf大於約95nm時，可將所製造之半導體元件的功率消耗視為高功率消耗。當每一個鰭302a-302d的有效寬度Wf介於約75~95nm之間時，功率消耗為一般功率消耗。當每一個鰭302a-302d的有效寬度Wf小於約75nm時，功率消耗為低功率消耗。

參照圖7與操作210，當得到期望的鰭高度Fh之後，分別在鰭302a-302d上形成具有固定的閘極長度(即，Lg)的閘極堆疊702a-702d。在操作210中，也會移除在操作206中所形成的遮罩502。應注意到，操作202-210僅說明了在半導體元件中形成複數個鰭式場效電 晶體之鰭302a-302d。亦可運用其他操作，以形成半導體元件的其餘組件，此處為求簡潔，省略關於這些其他操作的詳細說明。

當利用相同尺度來調整一晶圓上的所有鰭式場效電晶體時，在半導體製造過程不會需要額外的遮罩。這是因為晶圓上鰭的鰭高度取決於在淺渠道隔離區域402上所進行之蝕刻製程的深度，而這是在設計用於該晶圓之遮罩組的時候就已經決定了。因此，對於使用一遮罩組的半導體元件，半導體製造業者可以利用相同的遮罩組來製造或調整半導體元件，以便藉由調整晶圓上鰭的鰭高度來分別進行不同的應用。

根據方法200，調整晶圓302上所有鰭式場效電晶體使其具有相同的鰭高度，而使得半導體元件有特定的功率消耗。因此，利用方法200所進行的調整可視為對半導體元件之鰭式場效電晶體的整體調整。然而，本發明不限於此。上述調整亦可運用於調整一部分鰭式場效電晶體的鰭高度，而非調整一晶圓上的所有鰭式場效電晶體，以便調整晶圓上一半導體元件之部分鰭式場效電晶體的功率消耗。圖8為根據某些實施方式用以於晶圓上製造半導體元件之方法800的流程圖。具體而言，當半導體製造業者接到一半導體元件的設計佈局時，半導體製造業者可進行方法800以調整鰭式場效電晶體(譬如，一半導體元件的鰭式場效電晶體)的鰭高度，以便調整鰭式場效電晶體的功率消耗。可將半導體元件的設計佈局編譯為GDS檔案或GDSII檔案。方法800至少包括：操作802，用以在晶圓上圖樣化一個鰭，其鰭寬度為Fw’；操作804，用以形成圍繞該鰭的淺渠道隔離區域；操作806，用以利用一遮罩使晶圓上淺渠道隔離區域以外的一區域凹陷；操作808，用以蝕刻淺渠道隔離區域，以使得所形成的鰭有一鰭高度，而使得相應之鰭式場效電晶體具備期望的功率消耗；以及操作810，用以形成覆設於上述鰭上且具有固定的閘極長度的閘極堆疊。 當可理解，基於說明的目的，方法800經過簡化。只要能夠達成實質上相同的結果，不一定要如圖8所示之確切順序來進行圖8所示的各種操作，且所述操作不一定要連續地進行而能夠加入其他操作。

圖9-12繪示根據某些實施方式之製造半導體元件的不同階段。具體而言，圖9為的剖面圖繪示了根據某些實施方式之晶圓902上的一個鰭904，其寬度為Fw’。圖10的剖面圖繪示了根據某些實施方式之晶圓902上的鰭904與淺渠道隔離區域1002。圖11的剖面圖繪示了根據某些實施方式之晶圓902上的鰭904、淺渠道隔離區域1002與遮罩1102。圖12的剖面圖繪示了根據某些實施方式之晶圓902上的裸露之鰭904。圖13的剖面圖繪示了根據某些實施方式之晶圓902上之裸露的鰭904與一閘極堆疊1302。

參照圖9與操作802，蝕刻晶圓902之基板，以在晶圓902上形成一個鰭904。基於說明的目的，在圖9-13中僅繪示了一個鰭。可以使用任何其他數目的鰭904，但不能是晶圓902上所有的鰭。

參照圖10與操作804，形成淺渠道隔離區域1002使其圍繞與覆蓋鰭904。淺渠道隔離區域1002可以是利用高密度電漿化學氣相沈積製程(HDP-CVD)所形成的氧化層。

參照圖11與操作806，利用遮罩1102，以使晶圓902上除了淺渠道隔離區域1002以外的一區域凹陷。因此，並未以遮罩1102來遮蓋淺渠道隔離區域1002。

參照圖12與操作808，蝕刻淺渠道隔離區域1002以使鰭904裸露直到鰭高度Fh達到特定長度為止。所述特定長度取決於鰭式場效電晶體之功率消耗，如上文所述。

參照圖13與操作812，當得到期望的鰭高度Fh’之後，分別在鰭904上形成具有固定的閘極長度(即，Lg’)的閘極堆疊1302。在操作810中，移除在操作806中所形成的遮罩1102。應注意到，操作802- 810僅說明了在半導體元件中形成鰭904。亦可運用其他操作，以形成半導體元件的其餘組件，此處為求簡潔，省略關於這些其他操作的詳細說明。

根據方法800，僅會調整晶圓902上一特定數目的鰭式場效電晶體，使得這些鰭式場效電晶體具有相同的鰭高度且因而有特定的功率消耗。因此，利用方法800所進行的調整可視為對晶圓902上之鰭式場效電晶體的局部調整。然而，本發明不限於這種局部調整。另一種局部調整的情形是，當半導體製造業者接到一半導體元件的設計佈局時，調整一晶圓上複數個鰭式場效電晶體的多個鰭高度，而得到具有多種功率消耗之複數個鰭式場效電晶體。圖14為根據某些實施方式，用以於晶圓上製造半導體元件之方法1400的流程圖。可將半導體元件的設計佈局編譯為GDS檔案或GDSII檔案。方法1400至少包括：操作1402，用以在晶圓上圖樣化複數個鰭，其鰭寬度為Fw”；操作1404，用以分別形成圍繞該些鰭的複數個淺渠道隔離區域；操作1406，用以利用一或多遮罩使晶圓上該些淺渠道隔離區域以外的區域凹陷；操作1408，用以蝕刻該些淺渠道隔離區域，以使得所形成的複數個鰭具有複數個鰭高度，而使得該些鰭式場效電晶體具備複數個功率消耗；以及操作1410，用以形成覆設於該些鰭上且具有固定的閘極長度的複數個閘極堆疊。當可理解，基於說明的目的，方法1400經過簡化。只要能夠達成實質上相同的結果，不一定要如圖14所示之確切順序來進行圖14所示的各種操作，且所述操作不一定要連續地進行而能夠加入其他操作。

圖15-18繪示根據某些實施方式之製造半導體元件的不同階段。具體而言，圖15為的剖面圖繪示了根據某些實施方式之晶圓1502上的複數個鰭150a、150b與150c。圖16的剖面圖繪示了根據某些實施方式之晶圓1502上的鰭150a、150b與150c以及複數個淺渠道隔離區域 160a、160b與160c。圖17的剖面圖繪示了根據某些實施方式之晶圓1502上的鰭150a、150b與150c、淺渠道隔離區域以及複數個遮罩170a、170b、170c與170d。圖18的剖面圖繪示了根據某些實施方式之晶圓1502上的裸露之鰭150a、150b與150c。圖19的剖面圖繪示了根據某些實施方式之晶圓1502上之裸露的鰭150a、150b與150c以及複數個閘極堆疊190a、190b與190c。

參照圖15與操作1402，蝕刻晶圓1502之基板，以在晶圓1502上形成複數個鰭150a、150b與150c。

參照圖16與操作1404，形成淺渠道隔離區域160a、160b與160c使其分別圍繞與覆蓋上述鰭150a、150b與150c。所述的淺渠道隔離區域160a、160b與160c可以是利用高密度電漿化學氣相沈積製程(HDP-CVD)所形成的氧化層。

參照圖17與操作1406，利用遮罩170a、170b、170c與170d以使晶圓1502上除了淺渠道隔離區域160a、160b與160c以外的區域凹陷。

參照圖18與操作1408，蝕刻淺渠道隔離區域160a、160b與160c，以使鰭150a、150b與150c露出而使得鰭150a、150b與150c分別具有複數個鰭高度Fh1”、Fh2”與Fh3”。上述鰭高度Fh1”、Fh2”與Fh3”可具有不同的長度，此一長度取決於所製造之鰭式場效電晶體所需要的功率消耗，如上文所述。應注意到，在操作1408中，可利用不同的蝕刻製程來形成上述鰭150a、150b與150c。舉例來說，可藉由蝕刻相應的淺渠道隔離區域(如，160a)，首先形成鰭150a、150b與150c中最短的鰭，且可藉由相應淺渠道隔離區域(如，160c)來蝕刻其中最長的鰭。

參照圖19與操作1410，當得到鰭高度Fh1”、Fh2”與Fh3”之後，分別在鰭150a、150b與150c上形成具有固定的閘極長度(即，Lg”)的閘極堆疊190a、190b與190c。在操作1410中，移除在操作1406中形 成的遮罩170a、170b、170c與170d。應注意到，操作1402-1410僅說明了在半導體元件中形成鰭150a、150b與150c。亦可運用其他操作，以形成半導體元件的其餘組件，此處為求簡潔，省略關於這些其他操作的詳細說明。

根據方法1400，對於在一晶片上提供高效能以及低功率電路，在同一晶片上的多種鰭高度提供了一種最佳的解決方案，且不會大幅減低其效能。

簡言之，根據本揭示內容，可藉由調整相應的一或多個鰭的鰭高度，根據所欲的功率消耗來調整一晶圓上的部分鰭式FET或所有鰭式FET。當利用相同的尺度來調整晶圓上的所有鰭式FET時，可以整體地調整一半導體元件上的鰭式FET，且在半導體製造過程中不需使用額外的遮罩。當要將一晶圓上一部分的鰭式FET調整為不同的鰭高度時，可局部地調整一半導體元件之鰭式FET。因此，藉由使用本揭示內容，可隨著應用場合的需求最佳化半導體元件的功率消耗。

上文的敘述簡要地提出了本發明某些實施例之特徵，而使得本發明所屬技術領域具有通常知識者能夠更全面地理解本揭示內容的多種態樣。本發明所屬技術領域具有通常知識者當可明瞭，其可輕易地利用本揭示內容作為基礎，來設計或更動其他製程與結構，以實現與此處所述之實施方式相同的目的和/或達到相同的優點。本發明所屬技術領域具有通常知識者應當明白，這些均等的實施方式仍屬於本揭示內容之精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本揭示內容之精神與範圍。

100‧‧‧鰭式場效電晶體

102‧‧‧鰭

103‧‧‧淺渠道隔離區域

104‧‧‧閘極堆疊

105、108‧‧‧頂面

106、107‧‧‧側壁

109‧‧‧汲極區域

110‧‧‧源極區域

Lg‧‧‧閘極長度

Fw‧‧‧鰭寬度

Fh‧‧‧鰭高度

Claims (10)

1. 一種於一晶圓上製造一半導體元件的方法，該方法包括：圖樣化複數個鰭於該晶圓上；形成一淺渠道隔離(shallow-trench isolation，STI)區域以圍繞該些鰭；以及蝕刻該淺渠道隔離區域以使所形成的該些鰭有一鰭高度，而使得該半導體元件具有一期望的功率消耗；其中該些鰭分別對應於該半導體元件之複數個鰭式場效電晶體。
2. 如申請專利範圍第1項所述之方法，另包括：形成複數個閘極堆疊，其具有一固定的閘極長度，且分別覆設於該些鰭上。
3. 如申請專利範圍第1項所述之方法，其中當該鰭高度大於約45nm時，該期望的功率消耗為一第一功率消耗；當該鰭高度介於約30~45nm的一範圍時，該期望的功率消耗為一第二功率消耗；以及當該鰭高度小於約30nm時，該期望的功率消耗為一第三功率消耗，該第一功率消耗大於該第二功率消耗，且該第二功率消耗大於該第三功率消耗。
4. 如申請專利範圍第1項所述之方法，其中圖樣化該些鰭於該晶圓上另包括：形成該些鰭以使其有一鰭寬度；其中該些鰭當中的每一鰭的一有效寬度為該鰭寬度與兩倍該鰭 高度的一總長度，且當該些鰭當中的每一鰭的該有效寬度大於約95nm時，該期望的功率消耗為一第一功率消耗；當該些鰭當中的每一鰭的該有效寬度介於約75~95nm的一範圍中時，該期望的功率消耗為一第二功率消耗；以及當該些鰭當中的每一鰭的該有效寬度小於約75nm時，該期望的功率消耗為一第三功率消耗，該第一功率消耗大於該第二功率消耗，且該第二功率消耗大於該第三功率消耗。
5. 如申請專利範圍第1項所述之方法，其中蝕刻該淺渠道隔離區域以使所形成的該些鰭具有一鰭高度，而使得該半導體元件有一期望的功率消耗包括：利用一遮罩使該晶圓上除了該淺渠道隔離區域以外的一區域凹陷；以及蝕刻該淺渠道隔離區域，以使具有該鰭高度之該些鰭裸露，而製造具有一特定功率消耗之該半導體元件。
6. 一種於一晶圓上製造一鰭式場效電晶體的方法，該方法包括：圖樣化一鰭於該晶圓上；形成一淺渠道隔離區域以圍繞該鰭；以及蝕刻該淺渠道隔離區域以使所形成的該鰭有一鰭高度，而使得該鰭式場效電晶體有一期望的功率消耗；其中該鰭高度為由該淺渠道隔離區域之一表面至該鰭之一頂面之間的長度。
7. 如申請專利範圍第6項所述之方法，另包括：形成一閘極堆疊，其具有一固定的閘極長度，並覆設於該鰭 上。
8. 如申請專利範圍第6項所述之方法，其中當該鰭的該鰭高度大於約45nm時，該期望的功率消耗為一第一功率消耗；當該鰭的該鰭高度介於約30~45nm的一範圍時，該期望的功率消耗為一第二功率消耗；以及當該鰭的該鰭高度小於約30nm時，該期望的功率消耗為一第三功率消耗，該第一功率消耗大於該第二功率消耗，且該第二功率消耗大於該第三功率消耗。
9. 如申請專利範圍第6項所述之方法，其中圖樣化該鰭於該晶圓上另包括：形成該鰭以使其有一鰭寬度；其中該鰭的一有效寬度為該鰭寬度與兩倍該鰭高度的一總長度，且當該鰭的該有效寬度大於約95nm時，該期望的功率消耗為一第一功率消耗；當該鰭的該有效寬度介於約75~95nm的一範圍時，該期望的功率消耗為一第二功率消耗；以及當該鰭的該有效寬度小於約75nm時，該期望的功率消耗為一第三功率消耗，該第一功率消耗大於該第二功率消耗，且該第二功率消耗大於該第三功率消耗。
10. 如申請專利範圍第6項所述之方法，其中蝕刻該淺渠道隔離區域以使所形成的該鰭具有該鰭高度，而使得該鰭式場效電晶體具有該期望的功率消耗包括：利用一遮罩使該晶圓上除了該淺渠道隔離區域以外的一區域凹陷；以及蝕刻該淺渠道隔離區域，以使具有該鰭高度之該鰭裸露，而製 造具有該期望的功率消耗之該鰭式場效電晶體。