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CN104900504B - 降低mos晶体管gidl电流的方法 - Google Patents

降低mos晶体管gidl电流的方法 Download PDF

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CN104900504B
CN104900504B CN201510269034.5A CN201510269034A CN104900504B CN 104900504 B CN104900504 B CN 104900504B CN 201510269034 A CN201510269034 A CN 201510269034A CN 104900504 B CN104900504 B CN 104900504B
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polysilicon gate
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胡君
钱文生
段文婷
石晶
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]

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Abstract

本发明公开了一种降低MOS晶体管GIDL电流的方法，包括步骤：步骤一、在半导体衬底表面依次形成栅介质层和多晶硅层；形成第一光刻胶图形定义出多晶硅栅形成区域,进行刻蚀形成多晶硅栅；以第一光刻胶图形为掩膜对栅介质层进行刻蚀；以第一光刻胶图形为掩膜对半导体衬底进行刻蚀；进行氧化工艺形成侧壁氧化层；进行轻掺杂漏注入，源漏注入。本发明能降低漏端硅表面电场，降低GIDL电流。

Description

降低MOS晶体管GIDL电流的方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种降低MOS晶体管GIDL电流的方法。
背景技术
在MOS晶体管器件中，栅诱导漏极泄漏电流(gate-induce drain leakage，GIDL)对MOS器件的可靠性影响较大。
MOS晶体管中引发静态功耗的泄露电流主要有：源到漏的亚阈泄露电流，栅泄露电流，发生在栅漏交叠区的栅致漏极泄露GIDL电流。在这些泄露电流中，电路中器件处于关态或者处于等待状态时，GIDL电流在泄露电流中处主导地位。
当栅漏交叠区处栅漏电压很大时，交叠区界面附近硅中电子在价带和导带之间发生带带隧穿形成电流，我们把这种电流称之为GIDL隧穿电流。随着氧化层越来越薄，GIDL电流急剧增加。
对MOS晶体管而言，降低此泄露电流的一个很有效的方法是降低表面电场。
发明内容
本发明所要解决的技术问题是提供一种降低MOS晶体管GIDL电流的方法，能降低漏端硅表面电场，降低GIDL电流。
为解决上述技术问题，本发明提供的降低MOS晶体管GIDL电流的方法包括如下步骤：
步骤一、在半导体衬底表面依次形成栅介质层和多晶硅层；
步骤二、采用光刻工艺形成第一光刻胶图形定义出MOS晶体管的多晶硅栅形成区域；以所述第一光刻胶图形为掩膜对所述多晶硅层进行刻蚀形成所述MOS晶体管的多晶硅栅；
步骤三、以所述第一光刻胶图形为掩膜对所述栅介质层进行刻蚀，刻蚀后将所述多晶硅栅区域外的所述栅介质层都去除；
步骤四、以所述第一光刻胶图形为掩膜对所述半导体衬底进行刻蚀，刻蚀后所述多晶硅栅区域外的半导体衬底表面低于所述多晶硅栅底部的半导体衬底表面；
步骤五、进行氧化工艺，该氧化工艺在所述多晶硅栅侧壁以及所述多晶硅栅底部的所述半导体衬底侧壁形成侧壁氧化层；通过位于所述多晶硅栅底部的所述半导体衬底侧壁的所述侧壁氧化层来降低所述MOS晶体管的GIDL电流；
步骤六、进行轻掺杂漏注入，源漏注入。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，步骤四中的所述半导体衬底的刻蚀量越大，步骤五中所述多晶硅栅底部的所述半导体衬底侧壁形成的侧壁氧化层的高度越大，所述MOS晶体管的GIDL电流越小。
进一步的改进是，步骤四中的所述半导体衬底的刻蚀量为小于等于500埃。
进一步的改进是，步骤六的所述轻掺杂漏注入之后、所述源漏注入之前还包括在所述多晶硅栅侧面形成氮化硅侧壁的步骤。
本发明通过在多晶硅栅刻蚀完成后采用相同的光刻胶图形进行栅介质层的刻蚀以及底部的半导体衬底的刻蚀，之后进行氧化形成多晶硅栅的侧壁氧化层时多晶硅栅底部的半导体衬底侧壁也被氧化，使得最终形成的侧壁氧化层高度增加，位于所述多晶硅栅底部的所述半导体衬底侧壁的所述侧壁氧化层能降低漏极端的半导体衬底表面的电场强度，从而能降低所述MOS晶体管的GIDL电流。
另外，本发明通过增加栅介质层和半导体衬底刻蚀即可实现，工艺成本低。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例方法流程图；
图2A-图2B是本发明实施例方法各步骤中器件结构图；
图3A是现有方法形成的器件结构仿真图；
图3B是本发明实施例方法形成的器件结构仿真图；
图3C是对图3A和图3B中切线位置处的电场强度的仿真图。
具体实施方式
如图1所示，是本发明实施例方法流程图；如图2A至图2B所示，是本发明实施例方法各步骤中器件结构图；本发明实施例降低MOS晶体管GIDL电流的方法包括如下步骤：
步骤一、如图2A所示，在半导体衬底1表面依次形成栅介质层2和多晶硅层。
较佳选择为，所述半导体衬底1为硅衬底。所述栅介质层2为栅氧化层。
步骤二、如图2A所示，采用光刻工艺形成第一光刻胶图形定义出MOS晶体管的多晶硅栅3形成区域；以所述第一光刻胶图形为掩膜对所述多晶硅层进行刻蚀形成所述MOS晶体管的多晶硅栅3。
步骤三、如图2A所示，以所述第一光刻胶图形为掩膜对所述栅介质层2进行刻蚀，刻蚀后将所述多晶硅栅3区域外的所述栅介质层2都去除。
步骤四、如图2A所示，以所述第一光刻胶图形为掩膜对所述半导体衬底1进行刻蚀，刻蚀后所述多晶硅栅3区域外的半导体衬底1表面低于所述多晶硅栅3底部的半导体衬底1表面。
步骤五、如图2B所示，进行氧化工艺，该氧化工艺在所述多晶硅栅3侧壁以及所述多晶硅栅3底部的所述半导体衬底1侧壁形成侧壁氧化层4；通过位于所述多晶硅栅3底部的所述半导体衬底1侧壁的所述侧壁氧化层4如图2B中虚线框4a所示来降低所述MOS晶体管的GIDL电流。
步骤四中的所述半导体衬底1的刻蚀量越大，步骤五中所述多晶硅栅3底部的所述半导体衬底1侧壁形成的侧壁氧化层4即侧壁氧化层4a的高度越大，所述MOS晶体管的GIDL电流越小。较佳选择为，步骤四中所述半导体衬底1的刻蚀量为小于等于500埃。
步骤六、进行轻掺杂漏注入，源漏注入。较佳为，步骤六的所述轻掺杂漏注入之后、所述源漏注入之前还包括在所述多晶硅栅3侧面形成氮化硅侧壁的步骤。
如图3A所示，是现有方法形成的器件结构仿真图；如图3B所示，是本发明实施例方法形成的器件结构仿真图；为了便于比较，图3A和图3B中相同结构采用相同的标示，本发明方法形成的器件结构的侧壁氧化层4的底部多了一个形成于半导体衬底1侧壁的部分该部分单独用4a标出即侧壁氧化层4a，侧壁氧化层4a能够增加漏极到栅极之间的氧化层厚度，从而能够降低漏区表面的电场强度。其中标记5所示的线为MOS晶体管的漏区和沟道区之间的PN结的耗尽区分界线。
如图3C所示，是对图3A的切线AA和图3B中的切线BB位置处的电场强度的仿真图，图3C中线CC表示栅介质层2和半导体衬底1的分界位置，也即线CC位置处对应于半导体衬底1的表面位置，随着Y值增加，位置在半导体衬底1的深度也增加。曲线201为本发明实施例方法形成的MOS器件的电场强度的仿真图，曲线202为现有方法形成的MOS器件的电场强度的仿真图，可以看出在半导体衬底1的表面位置曲线201的值要低于曲线202的值，所以本发明通过增加侧壁氧化层4a后，能够降低半导体衬底1的表面电场强度，从而能够降低MOS晶体管的GIDL电流。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (6)

1.一种降低MOS晶体管GIDL电流的方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底表面依次形成栅介质层和多晶硅层；
步骤二、采用光刻工艺形成第一光刻胶图形定义出MOS晶体管的多晶硅栅形成区域；以所述第一光刻胶图形为掩膜对所述多晶硅层进行刻蚀形成所述MOS晶体管的多晶硅栅；
步骤三、以所述第一光刻胶图形为掩膜对所述栅介质层进行刻蚀，刻蚀后将所述多晶硅栅区域外的所述栅介质层都去除；
步骤四、以所述第一光刻胶图形为掩膜对所述半导体衬底进行刻蚀，刻蚀后所述多晶硅栅区域外的半导体衬底表面低于所述多晶硅栅底部的半导体衬底表面；
步骤五、进行氧化工艺，该氧化工艺在所述多晶硅栅侧壁以及所述多晶硅栅底部的所述半导体衬底侧壁形成侧壁氧化层；通过位于所述多晶硅栅底部的所述半导体衬底侧壁的所述侧壁氧化层来降低所述MOS晶体管的GIDL电流；
步骤六、进行轻掺杂漏注入，源漏注入。
2.如权利要求1所述的降低MOS晶体管GIDL电流的方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求1或2所述的降低MOS晶体管GIDL电流的方法，其特征在于：所述栅介质层为栅氧化层。
4.如权利要求1所述的降低MOS晶体管GIDL电流的方法，其特征在于：步骤四中的所述半导体衬底的刻蚀量越大，步骤五中所述多晶硅栅底部的所述半导体衬底侧壁形成的侧壁氧化层的高度越大，所述MOS晶体管的GIDL电流越小。
5.如权利要求1或4所述的降低MOS晶体管GIDL电流的方法，其特征在于：步骤四中的所述半导体衬底的刻蚀量为小于等于500埃。
6.如权利要求1所述的降低MOS晶体管GIDL电流的方法，其特征在于：步骤六的所述轻掺杂漏注入之后、所述源漏注入之前还包括在所述多晶硅栅侧面形成氮化硅侧壁的步骤。
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