TW201644006A

TW201644006A - 積體電路及其製作與操作方法

Info

Publication number: TW201644006A
Application number: TW104118065A
Authority: TW
Inventors: 葉騰豪; 胡志瑋; 林立穎
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-06-04
Filing date: 2015-06-04
Publication date: 2016-12-16
Also published as: TWI538109B

Abstract

一種積體電路包括含有記憶電晶體的立體NAND記憶體陣列、複數條位元線，不同的位元線耦接至立體NAND記憶體陣列的不同部位、以及位於半導體疊層中的複數個電晶體對。半導體疊層中的不同層包括複數個電晶體對中的不同的電晶體對。每一個電晶體對包含第一電晶體和第二電晶體。其中，第一電晶體包括第一和第三源極/汲極端點；第二電晶體包括第二和第三源極/汲極端點。第一源極/汲極端點電性耦接至一抹除電壓線。第二源極/汲極端點電性耦接至複數條寫入/讀取電壓線中相對應之一者。第三源極/汲極端點電性耦接至複數條位元線中相對應之一者。

Description

積體電路及其製作與操作方法

【0001】

本發明是有關於一種非揮發性記憶體元件(non-volatile memory devices)。特別是有關於一種立體垂直閘極記憶體陣列(3D vertical gate memory array)。

【0002】

NAND記憶體陣列採用高壓開關電晶體來隔離來自於陣列和來自於感測放大器的抹除電壓。雖然讀取和寫入採用相對較低的電壓，但抹除操作卻耦接了一個高強度的電壓至陣列。因此採用高壓開關電晶體將陣列與感測放大器電性分離(electrically decouple)，以防止接面崩潰(junction breakdown)。

【0003】

一般而言，在平面NAND記憶體元件(2D NAND memory array)的抹除操作之中，三重井(triple-well)中p型摻雜濃度最高之PWI區域的電位會升高。典型平面NAND記憶體元件的排列方式是採用4個一組的高壓電開關場效電晶體(MOSFETs)置於PWI區域外，藉以將陣列與抹除電壓電性分離。

【0004】

在另一種平面NAND記憶體陣列的安排之中，記憶體陣列和4個開關場效電晶體分享PWI區域，以防止較大的壓差，並允許低壓設計規則適用於這4個開關場效電晶體。最新的安排方式，是在PWI區域之外額外增加了一個高壓開關場效電晶體，並將高壓開關場效電晶體的數目由4個減少為1個。因此雖然額外增加一個電晶體，但卻使整體面積變小。

【0005】

立體NAND記憶體結構也同樣受益於高壓開關電晶體的配置，用以保護感測電路免於高強度抹除電壓的傷害。不過，立體NAND記憶體可能缺乏在平面NAND記憶體結構中，用來提供高壓開關電路以減少面積消耗的PWI區域。

【0006】

因此，在立體NAND記憶體結構中，高壓開關電晶體線路消耗了大量的面積。在一個具有8條位元線的記憶體陣列範例中，每條位元線配置兩個平面開關電晶體，需要16個平面開關電晶體來將這些位元線電性耦接至抹除電壓線或寫入讀取電壓線。

【0007】

因此，有需要降低立體NAND記憶體陣列之開關電晶體所耗用的面積。

【0008】

本技術所揭露的不同實施例降低了立體NAND記憶體陣列之開關電晶體所耗用的面積。此立體NAND記憶體陣列具有立體電壓開關電晶體，此立體電壓開關電晶體和平面電壓開關電晶體(例如形成在基材之中的電晶體)相比，具有較低的堆疊面積(aggregate area)。在一些實施例中，立體NAND記憶體陣列和立體電壓開關電晶體都使用垂直閘極記憶體結構。

【0009】

在本技術的一個面向之中，此積體電路包括具有多個記憶電晶體的立體NAND記憶體陣列、複數條位元線，其中不同的位元線耦接至立體NAND記憶體陣列的不同部位、以及位於一個半導體疊層(stack of semiconductor layers)中的複數個電晶體對。半導體疊層中的不同層包括複數個電晶體對中的不同的電晶體對。複數個電晶體對中的每一者包含第一電晶體和第二電晶體，且此二者具有第一、第二和第三源極/汲極端點。其中，第一電晶體包括第一和第三源極/汲極端點；第二電晶體包括第二和第三源極/汲極端點。第一源極/汲極端點電性耦接至一抹除電壓線。第二源極/汲極端點電性耦接至複數條寫入/讀取電壓線中相對應之一者。第三源極/汲極端點電性耦接至複數條位元線中相對應之一者。

【0010】

在本技術的一些實施例之中，第一閘極控制複數個電晶體對中的所有第一電晶體；且第二閘極控制複數個電晶體對中的所有第二電晶體。

【0011】

在本技術的一些實施例之中，第一閘極控制複數條位元線是否耦接至複數個電晶體對中的第一源極/汲極端點；且第二閘極控制複數條位元線是否耦接至複數個電晶體對中的第二源極/汲極端點。

【0012】

在本技術的一些實施例之中，立體NAND記憶體陣列包括複數個半導體條帶堆疊結構(stacks of semiconductor strips)，設置來做為立體NAND記憶體陣列中不同記憶電晶體的電晶體通道。此半導體疊層包括：第一半導體條帶堆疊結構，配置來做為複數個電晶體對中不同第一電晶體的電晶體通道；以及第二半導體條帶堆疊結構，配置來做為複數個電晶體對中不同第二電晶體的電晶體通道。

【0013】

在本技術的一些實施例之中，位於第一半導體條帶堆疊結構中的多條半導體條帶、位於第二半導體條帶堆疊結構中的多條半導體條帶以及位於複數個導體條帶堆疊結構中的多條半導體條帶，共用複數個平面位置(plane positions)。

【0014】

在本技術的一些實施例之中，複數條位元線中的不同位元線電性耦接至立體NAND記憶體陣列的不同平面位置。

【0015】

本技術的一些實施例更包括，用來對抹除電壓線產生第一組電壓，以及對寫入/讀取電壓線產生第二組電壓的電路。

【0016】

在本技術的一些實施例之中，位於第一半導體條帶堆疊結構中的多條半導體條帶電性耦接至複數條位元線中與其相鄰的位元線。

【0017】

在本技術的一些實施例之中，位於第一半導體條帶堆疊結構中的多條半導體條帶電性耦接至複數條位元線中並未與其相鄰的位元線。

【0018】

本技術的一些實施例更包括用來執行下述動作的電路：

【0019】

(i)打開複數個第一電晶體；以及關閉複數個第二電晶體；以及

【0020】

(ii) 打開複數個第二電晶體；以及關閉複數個第一電晶體。

【0021】

在本技術的另一面向是操作複數條位元線的方法。這些位元線電性耦接至包含多個記憶電晶體之立體NAND記憶體陣列，其中不同的位元線電性耦接至立體NAND記憶體陣列的不同部位，此方法包括

【0022】

可切換地(switchably)將位元線電性耦接至下述其中之一者：

【0023】

(i) 第一組電壓，其係通過立體NAND記憶體陣列中至少一第一記憶體操作型態的第一組複數個電晶體來進行耦接，其中第一組複數個電晶體具有一個第一半導體條帶堆疊結構；以及

【0024】

(ii) 第二組電壓，其係通過立體NAND記憶體陣列中至少一第二記憶體操作型態的第二組複數個電晶體來進行耦接，其中第二組複數個電晶體具有一個第二半導體條帶堆疊結構；且第二記憶體操作型態和第一記憶體操作型態不同。

【0025】

在本技術的一些實施例之中，位於第一半導體條帶堆疊結構中的半導體條帶，係設置來做為第一組複數個電晶體中不同電晶體的電晶體通道；位於第二半導體條帶堆疊結構中的條半導體條帶，係設置來做為第二組複數個電晶體中不同電晶體的電晶體通道；且立體NAND記憶體陣列包括複數個半導體條帶堆疊結構，設置來做為立體NAND記憶體陣列中不同記憶電晶體的電晶體通道。在本技術的一些實施例之中，位於第一半導體條帶堆疊中的多條半導體條帶、位於第二半導體條帶堆疊結構中的多條半導體條帶以及位於複數個導體條帶堆疊結構中的多條半導體條帶，係共用複數個平面位置。其中，不同的平面位置係對應不同電晶體通道來設置。

【0026】

在本技術的一些實施例之中，第一記憶體操作型態包括抹除；且第二記憶體操作型態包括寫入及讀取二者中至少一者。在本技術的一些實施例之中，第一記憶體操作型態包括抹除；且第二記憶體操作型態包括寫入及讀取。

【0027】

在本技術的一些實施例之中，複數條位元線中的不同位元線係耦接至立體NAND記憶體陣列中的不同平面位置。

【0028】

本技術的一些實施例，更包括產生適用於第一記憶體操作型態之第一組電壓以及適用於第二記憶體操作型態之第二組電壓的電路。

【0029】

在本技術的一些實施例之中，位於第一半導體條帶堆疊結構中的多條半導體條帶電性耦接至複數條位元線中與其相鄰接的位元線。

【0030】

在本技術的一些實施例之中，位於第一半導體條帶堆疊結構中的多條半導體條帶電性耦接至複數條位元線中並未與其相鄰接的位元線。例如，寫入及/或讀取記憶體操作，可以通過奇數或偶數位元線/全部位元線來執行。

【0031】

本技術的一些實施例更包括以電路來執行下述動作：

【0032】

(i) 打開第一組複數個電晶體，以及關閉第二組複數個電晶體，藉以將第一組電壓耦接至複數條位元線以至少進行第一記憶體操作型態；以及

【0033】

(ii) 打開複數個第二電晶體，以及關閉複數個第一電晶體，藉以將第二組電壓耦接至複數條位元線以至少進行第二記憶體操作型態。

【0034】

在本技術的又一面向是一種積體電路，包括：

【0035】

一立體NAND記憶體陣列，具有多個記憶電晶體、複數條位元線，其中複數條位元線中的不同位元線係電性耦接至立體NAND記憶體陣列的不同部位、位於第一半導體條帶堆疊結構中的複數個第一電晶體、以及位於第二半導體條帶堆疊結構中的複數個第二電晶體。複數條位元線可切換地耦接至複數組電壓中的唯一一個。此複數組電壓至少包括：

【0036】

(i) 第一組電壓，其係通過立體NAND記憶體陣列中至少一種第一記憶體操作型態的第一組複數個電晶體來進行耦接；以及

【0037】

(ii) 第二組電壓，其係通過立體NAND記憶體陣列中至少一種第二記憶體操作型態的第二組複數個電晶體來進行耦接，且第二記憶體操作型態和第一記憶體操作型態不同。

【0038】

本技術的其他面向是製作此積體電路的方法。

【0039】

本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:

【0159】

20‧‧‧堆疊結構
22、22.0-22.7‧‧‧介電層
24、24.0-24.7‧‧‧導電層
26‧‧‧介電基材
28‧‧‧蝕刻終止層
30‧‧‧硬罩幕
32、32.0-32.7‧‧‧接觸開口
38‧‧‧開口蝕刻區
40‧‧‧封閉罩幕
52‧‧‧第一光阻罩幕
54‧‧‧第二光阻罩幕
56‧‧‧第二光阻罩幕
100‧‧‧立體NAND記憶體陣列
112、113、114、115‧‧‧半導體線路
102B、103B、104B、105B、112A、113A、114A、115A‧‧‧位元線接觸墊
109、119‧‧‧串列選擇閘極結構
120‧‧‧全域位元線
125-1...125-N‧‧‧字元線
126、127‧‧‧接地選擇線
130、160-167‧‧‧電壓開關電晶體
132‧‧‧讀取電壓線
134‧‧‧抹除/預充電/遮蔽電壓線
140、146、148‧‧‧導電插塞
142‧‧‧第一電晶體閘極
144‧‧‧第二電晶體閘極
150、152、154‧‧‧源極/汲極
230‧‧‧垂直閘極電壓開關電晶體
232‧‧‧全域位元線落著墊
234‧‧‧第一組垂直閘極電壓開關電晶體
236‧‧‧寫入及讀取電壓線落著墊
238‧‧‧第二組垂直閘極電壓開關電晶體
240、265‧‧‧抹除/預充電/遮蔽電壓線落著墊
244‧‧‧第一奇數組垂直閘極電壓開關電晶體
245‧‧‧第一偶數組垂直閘極電壓開關電晶體
246‧‧‧奇數寫入及讀取電壓線落著墊
247‧‧‧偶數寫入及讀取電壓線偶數落著墊
248‧‧‧第二奇數組垂直閘極電壓開關電晶體
249‧‧‧第二偶數組垂直閘極電壓開關
250‧‧‧奇數落抹除/預充電/遮蔽電壓線著墊
251‧‧‧偶數抹除/預充電/遮蔽電壓線落著墊
252‧‧‧奇數寫入及讀取電壓線
253、255‧‧‧偶數抹除/預充電/遮蔽電壓線
254‧‧‧奇數抹除/預充電/遮蔽電壓的抹除/預充電/遮蔽電壓線
BIAS_SEL 262、BIAS_SEL 255、BIAS_SEL 272、BIAS_SEL 273、BIAS_SEL 274、BIAS_SEL 275、BIAS_SEL 310、BIAS_SEL 320‧‧‧電壓線
312、314、322、324‧‧‧電晶體
322‧‧‧第二電晶體
350、351‧‧‧感測放大器
BL_BIAS 340‧‧‧電壓線
300、301、330、459、BL1-BL8‧‧‧位元線
458‧‧‧平面解碼器
460‧‧‧立體NAND快閃記憶體陣列
461‧‧‧行解碼器
462‧‧‧字元線
463‧‧‧分頁緩衝器
464‧‧‧串列選擇線
465‧‧‧匯流排
466‧‧‧列解碼器資料出/輸入結構
468‧‧‧偏壓安排電壓
469‧‧‧狀態機
471‧‧‧資料輸入線
474‧‧‧其他電路
472‧‧‧資料輸出線
475‧‧‧積體電路
BLi1、BLi3、BLi5、BLi7‧‧‧讀取電壓線
P1-P8‧‧‧半導體條帶
ML1、ML2、ML3‧‧‧金屬層

【0040】

第1圖係繪示具有於立體NAND記憶體陣列以及位於基材中之電壓開關電晶體之積體電路的方塊示意圖。
第2圖係繪示第1圖之積體電路的另一個方塊示意圖，其係將位於基材中之電壓開關電晶體繪示成具有相對較大的尺寸。
第3圖係繪示一種立體垂直閘極NAND快閃記憶體立體記憶體陣列的結構透視圖，可用來做為第1圖之立體記憶體陣列的實施例。
第4圖係繪示一對位於基材中可應用於第1圖中的電壓開關電晶體的結構透視圖。
第5圖係繪示複數對可應用於第1圖中並且位於基材中之電壓開關電晶體的結構透視圖。
第6圖係繪示具有於立體NAND記憶體陣列以及垂直閘極電壓開關電晶體之積體電路的方塊示意圖。
第7圖係繪示第6圖之積體電路的另一個方塊示意圖，其係將垂直閘極電壓開關電晶體繪示成具有相對較小的尺寸。
第8圖係繪示第6圖之積體電路的更詳細方塊示意圖，更顯示出多組垂直閘極電壓開關電晶體以及多組落著墊(landing pads)。
第9圖係繪示第8圖之積體電路的一實施例的結構透視圖。
第10圖係繪示位於第9圖之積體電路中的位元線及位元線落著墊的結構透視圖。
第11圖係繪示位於第9圖之積體電路中的第一組垂直閘極電壓開關電晶體的結構透視圖。
第12圖係繪示位於第9圖中之積體電路的寫入及讀取電壓線以及寫入及讀取電壓線落著墊的結構透視圖。
第13圖係繪示位於第9圖中之積體電路的第二組垂直閘極電壓開關電晶體的結構透視圖。
第14圖係繪示位於第9圖中之積體電路的抹除電壓線以及抹除電壓線落著墊的結構透視圖。
第15圖係繪示第6圖之積體電路的另一詳細方塊示意圖，顯示出其係通過奇數或偶數位元線來進行存取，而非如第8圖所示通過全部位元線來進行存取。
第16圖係繪示位於第15圖中之積體電路的寫入及讀取電壓線以及寫入及讀取電壓線落著墊的結構透視圖，其係通過偶數位元線來進行存取，而非如第12圖所示通過全部位元線來進行存取。
第17圖係繪示位於第15圖中之積體電路的寫入及讀取電壓線以及寫入及讀取電壓線落著墊的結構透視圖，其係通過奇數位元線來進行存取，而非如第12圖所示通過全部位元線來進行存取。
第18圖係繪示位於第15圖中之積體電路的抹除電壓線以及抹除電壓線落著墊的結構透視圖，其係通過偶數位元線來進行存取，而非如第14圖所示通過全部位元線來進行存取。
第19圖係繪示位於第15圖中之積體電路的抹除電壓線以及抹除電壓線落著墊的結構透視圖，其係通過奇數位元線來進行存取，而非如第14圖所示通過全部位元線來進行存取。
第20圖係繪示位於第15圖中之積體電路的偶數落著墊的結構透視圖，用來替代第16圖和第18圖所繪示的偶數落著墊。
第21圖係繪示位於第15圖中之積體電路的奇數落著墊的結構透視圖，用來替代第17圖和第19圖所繪示的奇數落著墊。
第22圖係繪示位於第8圖以全部位元線進行存取的積體電路中之一佈線層(routing layer)的佈線(routing conductive lines)方塊示意圖。
第23圖係繪示位於第8圖以全部位元線進行存取的積體電路中之另一佈線層的佈線方塊示意圖。
第24圖係繪示位於第15圖以偶數和奇數位元線進行存取的積體電路之佈線層的佈線方塊示意圖。
第25圖係繪示位於第15圖以偶數和奇數位元線進行存取的積體電路之另一佈線層的佈線方塊示意圖。
第26圖係繪示可用來進行寫入或讀取操作的一對垂直閘極開關電晶體的簡化電路圖。
第27圖係繪示位於第8圖以全部位元線進行存取的積體電路中，可用來進行寫入或讀取操作的多對垂直閘極開關電晶體的簡化電路圖。
第28圖係繪示位於第15圖以偶數和奇數位元線進行存取的積體電路中，可用來進行寫入或讀取操作的多對垂直閘極開關電晶體的簡化電路圖。
第29圖係繪示可用來進行抹除操作的一對垂直閘極開關電晶體的簡化電路圖。
第30圖係繪示位於第8圖以全部位元線進行存取的積體電路中，可用來進行抹除操作的多對垂直閘極開關電晶體的簡化電路圖。
第31圖係繪示位於第15圖以偶數和奇數位元線進行存取的積體電路中，可用來進行抹除操作的多對垂直閘極開關電晶體的簡化電路圖。
第32圖係繪示具有垂直閘極開關電晶體之積體電路的簡化電路圖。
第33圖係繪示可產生不同深度之落着區的不同罩幕組合的結構剖面圖。

【0041】

以下的說明內容將參照特定的結構實施例和方法。但必須注意的是，以下所揭露的內容，並非用以將本發明限定於特定的結構實施例和方法，本發明仍可使用其他特徵、元件、方法及實施例來實施。較佳實施例的揭露僅係為了清楚說明本發明的技術特徵，並非用以限定本發明後附之保護範圍。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。在不同實施例之中，相同的元件將以相同的元件符號加以標示。

【0042】

第1圖係繪示具有於立體NAND記憶體陣列以及位於基材中之電壓開關電晶體之積體電路的方塊示意圖。

【0043】

立體NAND記憶體陣列100係藉由全域位元線120耦接至位於基材中之電壓開關電晶體130。根據電晶體130的切換方式，將全域位元線120耦接至用來承載寫入及讀取電壓的寫入及讀取電壓線132，或耦接至用來承載抹除電壓的抹除電壓線134。

【0044】

第2圖係繪示第1圖之積體電路的另一個方塊示意圖，其係將位於基材中之電壓開關電晶體繪示成具有相對較大的尺寸。

【0045】

位於基材中之電壓開關電晶體130被繪示成具有一X軸方向的尺寸(X-dimension)，與立體NAND記憶體陣列100之X軸方向的尺寸相對應。位於基材中之電壓開關電晶體130被繪示成具有約150微米(µm)之Y軸方向的加總尺寸(aggregate Y-dimension)。

【0046】

第3圖係繪示一種立體垂直閘極NAND快閃記憶體立體記憶體陣列的結構透視圖，可用來做為第1圖之立體記憶體陣列的實施例。

【0047】

此元件包括位於陣列之主動層中主動線路的堆疊結構(stacks of active lines)，並且和絕緣線路(insulating lines)互相交錯。圖式中將絕緣材料加以移除，藉以暴露除其他結構。例如將位於相同堆疊結構之半導體線路(semiconductor lines)間的絕緣線路，以及位於不同半導體線路堆疊結構之間的絕緣線路加以移除。

【0048】

在本實施例中，多層陣列形成在一絕緣層上，並且包括複數條字元線125-1、...、125-N，與上述複數個堆疊結構共形。上述複數個堆疊結構包括位於多個平面層(multiple planes)上的複數條半導體線路112、113、114和115。位於相同平面層上的半導體線路藉由位元線接觸墊(例如位元線接觸墊102B)相互電性耦接。

【0049】

位於圖式近端的位元線接觸墊112A、113A、114A和115A被半導體線路，例如半導體線路112、113、114和115，斷開。如圖所示，位元線接觸墊112A、113A、114A和115A藉由層間接觸(interlayer connectors)電性連接至位於上方圖案化金屬層(例如ML3)中的不同位元線，並經由高電壓開關電晶體連接至解碼電路以選擇陣列中之平面層。這些位元線接觸墊112A、113A、114A和115A可以形成於階梯狀基材結構上。並且在定義複數個堆疊結構的同時被圖案化。

【0050】

位於圖式遠端的位元線接觸墊102B、103B、104B和105B被半導體線路，例如半導體線路112、113、114和115，斷開。如圖所示，位元線接觸墊102B、103B、104B和105B藉由層間接觸電性連接至位於上方圖案化金屬層(例如ML3)中的不同位元線，並經由高電壓開關電晶體連接至解碼電路以選擇陣列中之平面層。這些位元線接觸墊102B、103B、104B和105B可以形成於階梯狀基材結構上。並在定義複數個堆疊結構的同時被圖案化。

【0051】

在本實施例中，每一個半導體線路堆疊結構都電性耦接至位元線接觸墊112A、113A、114A和115A或位元線接觸墊102B、103B、104B和105B其中之一者，而非二者。半導體線路(位元線)堆疊結構(stack of semiconductor lines)具有位元線端-至-源極線端和源極線端-至-位元線端兩種相反走向之其中一者。例如，半導體線路堆疊結構112、113、114和115具有位元線端-至-源極線端的走向；而半導體線路堆疊結構102、103、104和105具有源極線端-至-位元線端的走向。

【0052】

半導體線路堆疊結構112、113、114和115一端被位元線接觸墊112A、113A、114A和115A斷開，穿過串列選擇閘極結構119、接地選擇線126、字元線(由125-1至125-N)、接地選擇線127，另一端被源極線128斷開。半導體線路堆疊結構112、113、114和115並未觸及位元線接觸墊102B、103B、104B和105B。

【0053】

半導體線路堆疊結構102、103、104和105一端被位元線接觸墊102B、103B、104B和105B斷開，穿過串列選擇閘極結構109、接地選擇線127、字元線(由125-1至125-N)、接地選擇線126，另一端被源極線(被圖式的其他部分所遮蔽)斷開。半導體線路堆疊結構102、103、104和105並未觸及位元線接觸墊112A、113A、114A和115A。

【0054】

一記憶材料層配置於半導體線路12-115和102-105與字元線125-1至125-N二者之表面交叉點的介面區上。接地選擇線126和127跟字元線類似，都與這些堆疊結構共形。

【0055】

每一個半導體線路堆疊結構的一端被位元線接觸墊斷開，另一端被源極線斷開。例如半導體線路堆疊結構112、113、114和115的一端被位元線接觸墊112A、113A、114A和115A斷開，另一端被源極線128斷開。

【0056】

位元線和串列選擇線形成於金屬層ML1、ML2 和ML3上。位元線通過高壓開關電晶體耦接至位於電路周邊區的平面解碼器(未繪示)。串列選擇線耦接至位於電路周邊區的串列選擇線解碼器(未繪示)。

【0057】

接地選擇線126和127可以在定義字元線125-1至125-N的同一個製程部驟中被圖案化。接地選擇元件形成在複數個堆疊結構和接地選擇線126和127二者之表面交叉點的介面區上。串列選擇閘極結構119和109可以在定義字元線125-1至125-N的同一個製程部驟中被圖案化。串列選擇元件形成在複數個堆疊結構和串列選擇閘極結構119和109二者之表面交叉點的介面區上。這些元件都耦接至解碼電路，藉以選擇位於陣列中特定堆疊結構裡的串列。

【0058】

第4圖係繪示一對位於基材中可應用於第1圖中的電壓開關電晶體的結構透視圖。

【0059】

導電插塞140耦接位於全域字元線和源極/汲極150之間的電壓。

【0060】

第一電晶體閘極142可切換地電性耦接源極/汲極150和源極/汲極152。當第一電晶體閘極142接收一開啟電壓時，第一電晶體電性耦接導電插塞140至導電插塞146。當第一電晶體閘極142接收一關閉電壓時，第一電晶體將導電插塞140和導電插塞146電性分離。導電插塞146電性耦接至用來承載寫入及讀取電壓的寫入及讀取電壓線。

【0061】

第二電晶體閘極144可切換地電性耦接源極/汲極150和源極/汲極154。當第二電晶體閘極144接收一開啟電壓時，第二電晶體電性耦接導電插塞140至導電插塞148。當第二電晶體閘極144接收一關閉電壓時，第二電晶體將導電插塞140和導電插塞148電性分離。導電插塞148電性耦接至用來承載抹除電壓的抹除電壓線。

【0062】

位於基材中之電壓開關電晶體的第一電晶體閘極142和第二電晶體閘極144被繪示成具有約1.6微米的Y軸方向尺寸。此Y軸方向尺寸與閘極長度的尺寸相對應。源極/汲極150、源極/汲極152和源極/汲極154被繪示成具有約2.1微米的Y軸方向尺寸。

【0063】

第5圖係繪示複數對可應用於第1圖中並且位於基材中之電壓開關電晶體的結構透視圖。

【0064】

每一對位於基材中的電壓開關電晶體160-167可以是第4圖中所繪式的單一對電壓開關電晶體的範例，電性耦接至一條抹除電壓線、個別位元線、個別的寫入及讀取電壓線。這些多對電壓開關電晶體的案例，凸顯出基材中之電壓開關電晶體佔晶片面積的總量。

【0065】

第6圖係繪示具有於立體NAND記憶體陣列以及垂直閘極電壓開關電晶體之積體電路的方塊示意圖。

【0066】

立體NAND記憶體陣列100係藉由全域位元線120耦接至垂直閘極電壓開關電晶體230。根據電晶體230的切換方式，將全域位元線120耦接至用來承載寫入及讀取電壓的寫入及讀取電壓線132，或耦接至用來承載抹除/預充電/遮蔽(erase/pre-charge/shielding)電壓的抹除/預充電/遮蔽電壓線134。其中，預充電和遮蔽電壓也適用於寫入及/或讀取模式。

【0067】

在一些其他實施例中，用來承載抹除/預充電/遮蔽電壓的抹除/預充電/遮蔽電壓線可以被用來承載抹除/預充電的抹除/預充電電壓線、用來承載抹除/遮蔽電壓的抹除/遮蔽電壓線或用來承載抹除電壓的抹除電壓線所取代。在一些其他實施例中，預充電壓及/或遮蔽電壓可由另外的一組或多組電壓線來承載。

【0068】

垂直閘極電壓開關電晶體230可將抹除電壓與其他電路，例如感測放大器，分離。

【0069】

第7圖係繪示第6圖之積體電路的另一個方塊示意圖，其係將垂直閘極電壓開關電晶體230繪示成具有相對較小的尺寸。

【0070】

垂直閘極電壓開關電晶體230被繪示成具有一X軸方向的尺寸，與立體NAND記憶體陣列100之X軸方向的尺寸相對應。垂直閘極電壓開關電晶體230被繪示成具有約2微米之Y軸方向的加總尺寸，實質小於位於基材中之電壓開關電晶體130的實施例約150微米的Y軸方向加總尺寸。

【0071】

立體NAND記憶體陣列100中的半導體堆疊結構和位於垂直閘極電壓開關電晶體230中的半導體堆疊結構，可以共用形成和圖案化等製程部驟，因此垂直閘極電壓開關電晶體230不需要超出製作立體NAND記憶體陣列100所需的額外製程部驟。

【0072】

第8圖係繪示第6圖之積體電路的更詳細方塊示意圖，更顯示出多組垂直閘極電壓開關電晶體以及多組落著墊。

【0073】

立體NAND記憶體陣列100係藉由全域位元線120耦接至全域位元線落著墊232。全域位元線落著墊232電性耦接至第一組垂直閘極電壓開關電晶體234和第二組垂直閘極電壓開關電晶體238二者中的源極/汲極端點之一者。

【0074】

第一組垂直閘極電壓開關電晶體234可切換地電性耦接全域位元線落著墊232和寫入及讀取電壓線落著墊236。當第一組垂直閘極電壓開關電晶體234被開啟時，第一組垂直閘極電壓開關電晶體234將全域位元線落著墊232電性耦接至寫入及讀取電壓線落著墊236；當第一組垂直閘極電壓開關電晶體234被關閉時，第一組垂直閘極電壓開關電晶體234將全域位元線落著墊232和寫入及讀取電壓線落著墊236電性分離。讀取電壓線落著墊236電性耦接至用來承載寫入及讀取電壓的寫入及讀取電壓線132。

【0075】

第二組垂直閘極電壓開關電晶體238可切換地電性耦接全域位元線落著墊232和抹除/預充電/遮蔽電壓線落著墊240。當第二組垂直閘極電壓開關電晶體238被開啟時，第二組垂直閘極電壓開關電晶體238將全域位元線落著墊232電性耦接至抹除/預充電/遮蔽電壓線落著墊240；當第二組垂直閘極電壓開關電晶體238被關閉時，第二組垂直閘極電壓開關電晶體238將全域位元線落著墊232和抹除/預充電/遮蔽電壓線落著墊240電性分離。抹除/預充電/遮蔽電壓線落著墊240電性耦接至用來承載抹除/預充電/遮蔽電壓的抹除/預充電/遮蔽電壓線134。

【0076】

第一組垂直閘極電壓開關電晶體234和第二組垂直閘極電壓開關電晶體238將用來承載抹除/預充電/遮蔽電壓的抹除/預充電/遮蔽電壓線134與其他電路分離。其他電路可以是，例如經由寫入及讀取電壓線132連接的感測放大器。

【0077】

第9圖係繪示第8圖之積體電路的一實施例的結構透視圖。

【0078】

第9圖中的堆積區塊(aggregated blocks)被分別繪示成第10圖至第14圖的簡化透視圖。立體NAND記憶體陣列(未繪示)藉由全域位元線120耦接至全域位元線落著墊232。全域位元線落著墊232電性耦接至第一組垂直閘極電壓開關電晶體234和第二組垂直閘極電壓開關電晶體238二者中的源極/汲極端點之一者。第一組垂直閘極電壓開關電晶體234可切換地電性耦接全域位元線落著墊232和寫入及讀取電壓線落著墊236。寫入及讀取電壓線落著墊236電性耦接至用來承載寫入及讀取電壓的寫入及讀取電壓線242。第二組垂直閘極電壓開關電晶體238可切換地電性耦接全域位元線落著墊232和抹除/預充電/遮蔽電壓線落著墊240。抹除/預充電/遮蔽電壓線落著墊240電性耦接至用來承載抹除/預充電/遮蔽電壓的抹除/預充電/遮蔽電壓線265。

【0079】

在不同區塊的結構中，例如位於半導體條帶堆疊結構中，絕緣層可以和其他層相同或不同。可採用的代表性絕緣材料包括，矽氧化物、氮化矽、氮氧化矽、矽酸鹽或其他材料。可以使用具有小於二氧化矽之介電常數的低介電常數(low-k)材料，例如SiCHO_x 。也可以使用具有高於二氧化矽之介電常數的高介電常數材料，例如鉿氧化物(HfO_x )、氮氧化鉿(HfON)、氧化鋁(AlO_x )、釕氧化物(RuO_x )或氧化鈦(TiO_x )。

【0080】

在不同區塊的結構中，例如在半導體條帶堆疊結構中的半導體層，可以與其他層相同或不同。可用來包含於半導體中的代表性材料包括，摻雜或未摻雜的多晶矽(可使用的摻質，例如砷(As)、磷(P)、硼(B))、半導體結構的組合、金屬矽化物(silicides)，包括矽化鈦(TiSi)、矽化鈷(CoSi)、半導體氧化物，包括銦氧化鋅(InZnO)、氧化銦鎵鋅(InGaZnO)以及半導體和金屬矽化物的組合。

【0081】

在不同區塊的結構中，例如在位元線和導電插塞中，導體層可以是金屬、導電化合物或下述材料的組合，包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鉭(TaN)、氮氧化鉭鋁(TaAlN)或其他材質。導體層可以是摻雜後具有導電性而沒有半導體特性的半導體層。

【0082】

落著墊、半導體條帶以及電壓線的數量可以根據立體NAND記憶體陣列的容量來進行調整。

【0083】

第10圖係繪示位於第9圖之積體電路中的位元線及位元線落著墊的結構透視圖。

【0084】

立體NAND記憶體陣列(未繪示)係藉由多條全域位元線120耦接至全域位元線落著墊232。這些全域位元線120是藉由一組導電插塞分別電性耦接至一條全域位元線落著墊232的導線。例如，位元線BL1-BL8中的每一者，分別電性耦接至位於全域位元線落著墊232中的其中一條半導體條帶P1-P8。位於全域位元線落著墊232中相鄰的半導體條帶P1-P8係藉由中間絕緣條帶彼此電性絕緣。

【0085】

第11圖係繪示位於第9圖之積體電路中的第一組垂直閘極電壓開關電晶體的結構透視圖。

【0086】

第一組垂直閘極電壓開關電晶體234可切換地電性耦接全域位元線落著墊232和寫入及讀取電壓線落著墊236。第一組垂直閘極電壓開關電晶體234包括半導體條帶P1-P8，其藉由中間絕緣條帶彼此電性絕緣。第一組垂直閘極電壓開關電晶體234可以覆蓋氧化物，藉以將用來做為通道層的半導體條帶P1-P8與上方的導電閘極材料隔離。此氧化物可以是多層結構，例如矽氧化物/氮化矽/矽氧化物(ONO)、矽氧化物/低高介電常數介電層/矽氧化物(O/high-k/O)，可提供高介電常數並且減少電容漏電的疑慮。

【0087】

第12圖係繪示位於第9圖中之積體電路的寫入及讀取電壓線以及寫入及讀取電壓線落著墊的結構透視圖。

【0088】

寫入及讀取電壓線242是藉由一組導電插塞分別電性耦接至其中一個寫入及讀取電壓線落著墊236的導線。位於寫入及讀取電壓線落著墊236中相鄰的半導體條帶P1-P8係藉由中間絕緣條帶彼此電性絕緣。

【0089】

當第一組垂直閘極電壓開關電晶體234接收一開啟閘極電壓時，會將位於全域位元線落著墊232中的半導體條帶P1-P8電性耦接至位於寫入及讀取電壓線落著墊236中的半導體條帶P1-P8。例如，將位於全域位元線落著墊232中的半導體條帶P1電性耦接至位於寫入及讀取電壓線落著墊236中的半導體條帶P1。半導體條帶的其他平面層亦以此一方式電性耦接。

【0090】

當第一組垂直閘極電壓開關電晶體234接收一關閉閘極電壓時，會將位於全域位元線落著墊232中的半導體條帶P1-P8和位於寫入及讀取電壓線落著墊236中的半導體條帶P1-P8電性分離。例如，將位於全域位元線落著墊232中的半導體條帶P和位於寫入及讀取電壓線落著墊236中的半導體條帶P1電性分離。半導體條帶的其他平面層亦以此一方式電性分離。

【0091】

第13圖係繪示位於第9圖中之積體電路的第二組垂直閘極電壓開關電晶體的結構透視圖。

【0092】

第二組垂直閘極電壓開關電晶體238可切換地電性耦接全域位元線落著墊232和抹除/預充電/遮蔽電壓線落著墊240。除此之外，第二組垂直閘極電壓開關電晶體238和第一組垂直閘極電壓開關電晶體234的結構可以是相類似的。

【0093】

第14圖係繪示位於第9圖中之積體電路的抹除/預充電/遮蔽電壓線以及抹除/預充電/遮蔽電壓線落著墊的結構透視圖。

【0094】

抹除/預充電/遮蔽電壓線265是藉由一組導電插塞分別電性耦接至其中一個抹除/預充電/遮蔽電壓線落著墊240的導線。位於抹除/預充電/遮蔽電壓線落著墊240中相鄰的半導體條帶P1-P8係藉由中間絕緣條帶彼此電性絕緣。

【0095】

當第二組垂直閘極電壓開關電晶體238接收一開啟閘極電壓時，會將位於全域位元線落著墊232中的半導體條帶P1-P8電性耦接至位於抹除/預充電/遮蔽電壓線落著墊240中的半導體條帶P1-P8。例如，將位於全域位元線落著墊232中的半導體條帶P1電性耦接至位於抹除/預充電/遮蔽電壓線落著墊240中的半導體條帶P1。半導體條帶的其他平面層亦以此一方式電性耦接。

【0096】

當第二組垂直閘極電壓開關電晶體238接收一關閉閘極電壓時，會將位於全域位元線落著墊232中的半導體條帶P1-P8和位於抹除/預充電/遮蔽電壓線落著墊240中的半導體條帶P1-P8電性分離。例如，將位於全域位元線落著墊232中的半導體條帶P1和位於抹除/預充電/遮蔽電壓線落著墊240中的半導體條帶P1電性分離。半導體條帶的其他平面層亦以此一方式電性分離。

【0097】

第15圖係繪示第6圖之積體電路的另一詳細方塊示意圖，顯示出其係通過奇數或偶數位元線來進行存取，而非如第8圖所示通過全部位元線來進行存取。

【0098】

立體NAND記憶體陣列100係藉由全域位元線120耦接至全域位元線落著墊232。全域位元線落著墊232係電性耦接至下述四組電晶體之源極/汲極之一者上。此四組電晶體為：第一奇數組垂直閘極電壓開關電晶體244、第一偶數組垂直閘極電壓開關電晶體245、第二奇數組垂直閘極電壓開關電晶體248和第二偶數組垂直閘極電壓開關電晶體249。

【0099】

第一奇數組垂直閘極電壓開關電晶體244可切換地電性耦接全域位元線落著墊232和奇數寫入及讀取電壓線落著墊246。當第一奇數組垂直閘極電壓開關電晶體244開啟時，第一奇數組垂直閘極電壓開關電晶體244會將全域位元線落著墊232電性耦接至奇數寫入及讀取電壓線落著墊246。當第一奇數組垂直閘極電壓開關電晶體244關閉時，第一奇數組垂直閘極電壓開關電晶體244會將全域位元線落著墊232和寫入及讀取電壓線奇數落著墊246電性分離。奇數寫入及讀取電壓線落著墊246電性耦接至用來承載寫入及讀取電壓的奇數寫入及讀取電壓線252。

【0100】

第一偶數組垂直閘極電壓開關電晶體245可切換地電性耦接全域位元線落著墊232和偶數寫入及讀取電壓線偶數落著墊247。當第一偶數組垂直閘極電壓開關電晶體245開啟時，第一偶數組垂直閘極電壓開關電晶體245會將全域位元線落著墊232電性耦接至偶數寫入及讀取電壓線偶數落著墊247。當第一偶數組垂直閘極電壓開關電晶體245關閉時，第一偶數組垂直閘極電壓開關電晶體245會將全域位元線落著墊232和偶數寫入及讀取電壓線偶數落著墊247電性分離。偶數寫入及讀取電壓線偶數落著墊247電性耦接至用來承載寫入及讀取電壓的偶數寫入及讀取電壓線253。

【0101】

第二奇數組垂直閘極電壓開關電晶體248可切換地電性耦接全域位元線落著墊232和奇數抹除/預充電/遮蔽電壓線落著墊250。當第二奇數組垂直閘極電壓開關電晶體248開啟時，第二奇數組垂直閘極電壓開關電晶體248會將全域位元線落著墊232電性耦接至奇數抹除/預充電/遮蔽電壓線落著墊250。當第二奇數組垂直閘極電壓開關電晶體248關閉時，第二奇數組垂直閘極電壓開關電晶體248會將全域位元線落著墊232和奇數抹除/預充電/遮蔽電壓線落著墊250電性分離。奇數抹除/預充電/遮蔽電壓線落著墊250電性耦接至用來承載抹除/預充電/遮蔽電壓的奇數抹除/預充電/遮蔽電壓線254。

【0102】

第二偶數組垂直閘極電壓開關電晶體249可切換地電性耦接全域位元線落著墊232和抹除/預充電/遮蔽電壓線落著墊251。當第二偶數組垂直閘極電壓開關電晶體249開啟時，第二偶數組垂直閘極電壓開關電晶體249會將全域位元線落著墊232電性耦接至偶數抹除/預充電/遮蔽電壓線落著墊251。當第二偶數組垂直閘極電壓開關電晶體249關閉時，第二偶數組垂直閘極電壓開關電晶體249會將全域位元線落著墊232和偶數抹除/預充電/遮蔽電壓線落著墊251電性分離。偶數抹除/預充電/遮蔽電壓線落著墊251電性耦接至用來承載抹除/預充電/遮蔽電壓的偶數抹除/預充電/遮蔽電壓線255。

【0103】

第一奇數組垂直閘極電壓開關電晶體244、第一偶數組垂直閘極電壓開關電晶體245、第二奇數組垂直閘極電壓開關電晶體248和第二偶數組垂直閘極電壓開關電晶體249可以與第11圖所繪示的第一組垂直閘極電壓開關電晶體234以及第13圖所繪示的第二組垂直閘極電壓開關電晶體238相同。另外，因為只需要偶數或奇數的半導體條帶，其他的每一個半導體條帶可以用其他材質來取代。

【0104】

第一奇數組垂直閘極電壓開關電晶體244、第一偶數組垂直閘極電壓開關電晶體245、第二奇數組垂直閘極電壓開關電晶體248和第二偶數組垂直閘極電壓開關電晶體249將奇數抹除/預充電/遮蔽電壓線254和255上的抹除/預充電/遮蔽電壓與其他電路，例如經由寫入及讀取電壓線252和253連接的感測放大器，分離。

【0105】

第16圖係繪示位於第15圖中之積體電路的寫入及讀取電壓線以及寫入及讀取電壓線落著墊的結構透視圖，其係通過偶數位元線來進行存取，而非如第12圖所示通過全部位元線來進行存取。

【0106】

偶數寫入及讀取電壓線253是藉由一組導電插塞分別電性耦接至其中一個偶數寫入及讀取電壓線落著墊247的導線。偶數寫入及讀取電壓線落著墊247包括半導體條帶P2、P4、P6和P8。

【0107】

除此之外，偶數寫入及讀取電壓線253和寫入及讀取電壓線242類似。偶數寫入及讀取電壓線落著墊247可以和第12圖所示的寫入及讀取電壓線落著墊236類似。另外，半導體條帶P2、P4、P6和P8可以用其他材料取代。

【0108】

第17圖係繪示位於第15圖中之積體電路的寫入及讀取電壓線以及寫入及讀取電壓線落著墊的結構透視圖，其係通過奇數位元線來進行存取，而非如第12圖所示通過全部位元線來進行存取。

【0109】

奇數寫入及讀取電壓線252是藉由一組導電插塞分別電性耦接至其中一個奇數寫入及讀取電壓線落著墊246的導線。奇數寫入及讀取電壓線落著墊246包括半導體條帶P1、P3、P5和P7。

【0110】

除此之外，奇數寫入及讀取電壓線252和寫入及讀取電壓線242類似。奇數寫入及讀取電壓線落著墊246可以和第12圖所示的寫入及讀取電壓線落著墊236類似。另外，半導體條帶P1、P3、P5和P7可以用其他材料取代。

【0111】

第18圖係繪示位於第15圖中之積體電路的抹除/預充電/遮蔽電壓線以及抹除/預充電/遮蔽電壓線落著墊的結構透視圖，其係通過偶數位元線來進行存取，而非如第14圖所示通過全部位元線來進行存取。

【0112】

偶數抹除/預充電/遮蔽電壓線255是藉由一組導電插塞分別電性耦接至其中一個偶數抹除/預充電/遮蔽電壓線落著墊251的導線。偶數抹除/預充電/遮蔽電壓線落著墊251包括半導體條帶P2、P4、P6和P8。

【0113】

除此之外，偶數抹除/預充電/遮蔽電壓線255和抹除/預充電/遮蔽電壓的奇數抹除/預充電/遮蔽電壓線254類似。偶數抹除/預充電/遮蔽電壓線落著墊251可以和第14圖所示的抹除/預充電/遮蔽電壓線落著墊240類似。另外，半導體條帶P2、P4、P6和P8可以用其他材料取代。

【0114】

第19圖係繪示位於第15圖中之積體電路的抹除電壓線以及抹除電壓線落著墊的結構透視圖，其係通過奇數位元線來進行存取，而非如第14圖所示通過全部位元線來進行存取。

【0115】

奇數抹除/預充電/遮蔽電壓線254是藉由一組導電插塞分別電性耦接至其中一個奇數抹除/預充電/遮蔽電壓線落著墊250的導線。奇數抹除/預充電/遮蔽電壓線落著墊250包括半導體條帶P1、P3、P5和P7。

【0116】

除此之外，奇數抹除/預充電/遮蔽電壓線254和抹除/預充電/遮蔽電壓的抹除/預充電/遮蔽電壓線265類似。奇數抹除/預充電/遮蔽電壓線落著墊250可以和第14圖所示的抹除/預充電/遮蔽電壓線落著墊240類似。另外，半導體條帶P1、P3、P5和P7可以用其他材料取代。

【0117】

第20圖係繪示位於第15圖中之積體電路的偶數落著墊的結構透視圖，用來替代第16圖和第18圖所繪示的偶數落著墊。

【0118】

不像第16圖和第18圖所繪示，將偶數落著墊P2、P4、P6和P8排列成直線，第20圖所繪示的偶數落著墊P2、P4、P6和P8係排列成棋盤狀圖案。除此之外，偶數落著墊P2、P4、P6和P8與第16圖和第18圖所繪示的偶數落著墊247和251類似。另外，偶數落著墊P2、P4、P6和P8可以用其他材料取代。

【0119】

第21圖係繪示位於第15圖中之積體電路的奇數落著墊的結構透視圖，用來替代第17圖和第19圖所繪示的奇數落著墊。

【0120】

不像第16圖和第18圖所繪示，將偶數落著墊P2、P4、P6和P8排列成直線，第20圖所繪示的偶數落著墊P1、P3、P5和P7係排列成棋盤狀圖案。除此之外，偶數落著墊P1、P3、P5和P7與第16圖和第18圖所繪示的奇數落著墊246和250類似。另外，偶數落著墊P1、P3、P5和P7可以用其他材料取代。

【0121】

第22圖係繪示位於第8圖以全部位元線進行存取的積體電路中之一佈線層上的佈線方塊示意圖。

【0122】

第22圖繪示位於金屬層ML2上的多條平行位元線BL1-BL8 120，耦接至全域位元線232。

【0123】

第23圖係繪示位於第8圖以全部位元線進行存取的積體電路中之另一佈線層上的佈線方塊示意圖。

【0124】

第23圖繪示位於金屬層ML1上的多條平行寫入及讀取電壓線BLi1-BLi8 242耦接至寫入及讀取電壓線落著墊236。雖然位於不同金屬層上，寫入及讀取電壓線BLi1-BLi8 242的走線方向與位元線BL1-BL8 120相同。BL_BIAS線265是耦接至抹除/預充電/遮蔽電壓線落著墊240的抹除/預充電/遮蔽電壓線。BIAS_SEL 262承載用來控制是否將第二組垂直閘極電壓開關電晶體238開啟或關閉的閘極電壓。BIAS_SEL線264承載用來控制是否將第一組垂直閘極電壓開關電晶體234開啟或關閉的閘極電壓。其中BL_BIAS線265、BIAS_SEL線262和BIAS_SEL線264皆被平行配置在金屬層ML1上。BL_BIAS線265、BIAS_SEL線262和BIAS_SEL線264的走線方向與位元線BL1-BL8 120和寫入及讀取電壓線BLi1-BLi8 242直交。

【0125】

在另一個實施例中，金屬層ML1和ML2的位置可以改變。例如二者或其中之一可以置於金屬層ML3上或更高的位置。在另一個實施例中，上述的金屬線的方向可以被旋轉一個角度。

【0126】

第24圖係繪示位於第15圖以偶數和奇數位元線進行存取的積體電路之一佈線層上的佈線方塊示意圖。

【0127】

第24圖繪示位於金屬層ML2上的多條平行位元線BL1-BL8 120，耦接至全域位元線232。

【0128】

第25圖係繪示位於第15圖以偶數和奇數位元線進行存取的積體電路之另一佈線層上的佈線方塊示意圖。

【0129】

第25圖繪示位於金屬層ML1上之多條平行的奇數寫入及讀取電壓線BLi1、BLi3、BLi5、和BLi7 252，耦接至奇數寫入及讀取電壓線落著墊246，以及位於金屬層ML1上之多條平行的偶數寫入及讀取電壓線BLi2、BLi4、BLi6、和BLi8 252，耦接至寫入及讀取電壓線耦數落著墊247。不像第23圖所繪示的那樣，此處的寫入及讀取電壓線都被區分成奇數和偶數群。雖然位於不同金屬層上，奇數寫入及讀取電壓線BLi1、BLi3、BLi5、和BLi7 252還有偶數寫入及讀取電壓線BLi2、BLi4、BLi6、和BLi8 252的走線方向與位元線BL1-BL8 120相同。

【0130】

BL_BIAS線254是耦接至奇數落抹除/預充電/遮蔽電壓線著墊250的奇數抹除/預充電/遮蔽電壓線。BIAS_SEL線255是耦接至偶數落抹除/預充電/遮蔽電壓線著墊251的偶數抹除/預充電/遮蔽電壓線。不像第23圖所繪示的那樣，這些抹除/預充電/遮蔽電壓線都被區分成奇數和偶數群。

【0131】

BIAS_SEL線262承載用來控制是否將第二奇數組垂直閘極電壓開關電晶體248開啟或關閉的閘極電壓。BIAS_SEL線273承載用來控制是否將第二偶數組垂直閘極電壓開關電晶體249開啟或關閉的閘極電壓。不像第23圖所繪示的BIAS_SEL線262，這些BIAS_SEL線都被區分成奇數和偶數群。

【0132】

BIAS_SEL線274承載用來控制是否將第一奇數組垂直閘極電壓開關電晶體244開啟或關閉的閘極電壓。BIAS_SEL線275承載用來控制是否將第一偶數組垂直閘極電壓開關電晶體245開啟或關閉的閘極電壓。不像第23圖所繪示的BIAS_SEL線264，這些BIAS_SEL線都被區分成奇數和偶數群。

【0133】

BL_BIAS線254、BIAS_SEL線255、BIAS_SEL線272、BIAS_SEL線273、BIAS_SEL線274和BIAS_SEL線275皆被平行配置在金屬層ML1上。BL_BIAS線254、BIAS_SEL線255、BIAS_SEL線272、BIAS_SEL線273、BIAS_SEL線274和BIAS_SEL線275的走線方向與位元線BL1-BL8 120和奇數寫入及讀取電壓線BLi1、BLi3、BLi5和BLi7 252偶數寫入及讀取電壓線BLi2、BLi4、BLi6和BLi8直交。

【0134】

【0135】

第26圖係繪示可用來進行寫入或讀取操作的一對垂直閘極開關電晶體的簡化電路圖。

【0136】

第一電晶體312藉由閘電壓BL_SEL 310來開啟，使依序電性耦接至感測放大器350的位元線300和330彼此電性耦接。第二電晶體322藉由閘電壓BL_SEL 320來開啟，藉以從BL_BIAS 340電性耦接至位元線300。用來進行寫入操作時，數值為0V或Vdd的寫入電壓經過第一電晶體312傳至位元線300。用來進行讀取操作時，數值約為~1V的讀取電壓經過第一電晶體312傳至感測放大器350。

【0137】

第27圖係繪示位於第8圖以全部位元線進行存取的積體電路中，可用來進行寫入或讀取操作的多對垂直閘極開關電晶體的簡化電路圖。

【0138】

第27圖所繪示的電路大致與第26圖類似，差別在於開關電晶體和感應放大器的數量隨著位元線數量的增加而增多。為了控制位元線301，增加了第一電晶體314、第二電晶體324、位元線331和感測放大器351。位元線301、第一電晶體314、第二電晶體324、位元線331和感測放大器351的作用分別和位元線300、第一電晶體312、第二電晶體322、位元線330和感測放大器350相似。

【0139】

第28圖係繪示位於第15圖以偶數和奇數位元線進行存取的積體電路中，可用來進行寫入或讀取操作的多對垂直閘極開關電晶體的簡化電路圖。

【0140】

第28圖所繪示的電路大致與第27圖類似，差別在於需間隔一條位元線進行存取，因此只有偶數位元線或奇數位元線可進行存取。在本實施例中，用來進行寫入操作時，數值為0V或Vdd的寫入電壓經過第一電晶體312傳至位元線BL 300；或者用來進行讀取操作時，數值約為~1V的讀取電壓經過第一電晶體312傳至感測放大器350。在同一時間中，當寫入操作或讀取操正由位元線300執行時，沒由任何操作由位元線301執行。第一電晶體312開啟，第二電晶體324關閉，將位元線301耦接至0V以將其遮蔽，或對其進行預充電，藉以將位元線301與正在相鄰位元線300中進行的寫入或讀取操作隔離。

【0141】

第29圖係繪示一對可用來進行抹除操作的垂直閘極開關電晶體的簡化電路圖。

【0142】

第一電晶體312係藉由閘電壓BL_SEL 310來開啟，使依序電性耦接至感測放大器350的位元線300和330彼此電性分離。第二電晶體322藉由閘電壓BL_SEL線 320來開啟，藉以將位元線300電性耦接至BL_BIAS線 340。當用來進行抹除操作時，高強度的抹除電壓經過第二電晶體322傳至位元線BL 300。

【0143】

第30圖係繪示位於第8圖以全部位元線進行存取的積體電路中，可用來進行抹除操作的多對垂直閘極開關電晶體的簡化電路圖。

【0144】

第30圖所繪示的電路大致與第29圖類似，差別在於開關電晶體和感應放大器的數量隨著位元線數量的增加而增多。為了控制位元線301，增加了第一電晶體314、第二電晶體324、位元線331和感測放大器351。位元線301、第一電晶體314、第二電晶體324、位元線331和感測放大器351的作用分別和位元線300、第一電晶體312、第二電晶體322、位元線BLi 330和感測放大器350相似。

【0145】

第31圖係繪示位於第15圖以偶數和奇數位元線進行存取的積體電路中，可用來進行抹除操作的多對垂直閘極開關電晶體的簡化電路圖。

【0146】

第31圖所繪示的電路大致與第28圖類似，差別在於僅抹除操作，而非寫入或讀取操作，必須在具有偶數或單數位元線的積體電路中進行。不像第28圖所繪示，第31圖所繪示的抹除操作，偶數和單數位元線係施加相似的偏壓。因此位元線BL 300和BLi 330都被施加了高強度抹除偏壓。

【0147】

第32圖係繪示具有垂直閘極開關電晶體之積體電路的簡化電路圖。

【0148】

此積體電路475包括上述實施例所述的立體NAND快閃記憶體陣列460，其位於具有導體堆疊結構的半導體基材之上，且具有導體堆疊結構製成的電容器。行解碼器461耦接至複數條沿著記憶體陣列460之行排列的字元線462。方塊466中的列解碼器耦接至複數條串列選擇線464，沿著對應記憶體陣列460中之堆疊結構的列排列，用來從記憶體陣列460的記憶胞中讀取或寫入資料。平面解碼器458經由複數條位元線459耦接至記憶體陣列460的複數個平面層。位址則係由匯流排465提供至行解碼器461、列解碼器和平面解碼器458。分頁緩衝器463耦接至方塊466中的列解碼器和記憶體陣列460。分頁緩衝器463包括上述實施例所述的立體高壓開關電晶體。分頁緩衝器463對指向記憶體陣列460的位元線以及指向感測放大器的位元線或用來承載抹除偏壓的電壓線進行多路傳輸(multiplexes)。這種多路傳輸可區分成奇數和偶數線路。分頁緩衝器463可以包括用來進行讀取和驗證操作的感測放大器。分頁緩衝器463可以包括其他電路，例如故障檢測電路(fail detection circuitry)，用來檢測驗證操作之後是否進行通過/重試/失敗(pass/retry/fail)，感測寫入操作之讀取/寫入資料的資料快取記憶(data cache)以及快取資料解碼(cache decoding)/輸出緩衝(output buffer)。資料經由資料輸入線471從積體電路475上的輸入/輸出連接埠，或從積體電路475內部或外部的其他資料來源提供至方塊466中的資料輸入結構。在本實施例中，其他電路474，例如通用處理器(general purpose processor)或特殊用途應用電路(special purpose application circuitry)或被NAND快閃記憶包陣列支援並提供系統單晶片(system-on-a-chip)的模組組合也包含於此積體電路上。資料經由資料輸出線472從積體電路475上方塊466中的資料輸出結構提供至積體電路475上的輸入/輸出連接埠，或從積體電路475內部或外部的其他資料終點。

【0149】

在本實施例中，使用偏壓安排狀態機469的控制器，控制了由電壓源或電源468所產生或提供之偏壓安排電壓的應用，例如讀取、寫入、抹除、抹除驗證以及寫入驗證；並且控制用來控制第一組和第二組垂直閘極電壓開關電晶體的閘極電壓。此控制器可以採用習知的特殊用途邏輯電路來加以實現。在另一實施例中，控制器包括實施於相同積體電路中，用來執行運算程式以控制元件操作的通用處理器。在又一實施例中，可以採用特殊用途邏輯電路和通用處理器的組合來實現此一控制器。

【0150】

在一些實施例中，可藉由佈線和解碼的改變來分別改變平面解碼器、列解碼器和行解碼器的位置。

【0151】

前述所使用的形容詞，例如上方(above)、下方(below)、頂部(top)、底部(bottom)、以上(over)或以下(under)等，僅係使用於描述說明以幫助理解，並非用以限制本發明的範圍。

【0152】

第33圖係繪示可產生不同深度之落着區的不同罩幕組合的結構剖面圖。為了形成此處所述的落着區結構，

【0153】

在介電基材26上形成介電層22和導電層24交錯的堆疊結構20。在本實施例中，包含有8組介電層22和導電層24，分別以22.0至22.7，以及24.0至24.7來加以標示。硬罩幕30、蝕刻終止層28、和第一介電層22覆蓋在堆疊結構20上。依據採用第一光阻罩幕52、第二光阻罩幕54和第二光阻罩幕56所進行的多次蝕刻部驟的封閉罩幕區40和開口蝕刻區38的組合，蝕刻出不同深度的接觸開口32.0至32.7。

【0154】

第一光阻罩幕52具有一個開口蝕刻區38覆蓋一半的接觸開口32(例如4個，在此實施例中)和位於開口蝕刻區38與接觸開口32之間的硬罩幕30。第一光阻罩幕52同時具有一個封閉罩幕區40覆蓋其他接觸開口32和位於封閉罩幕區40與接觸開口32之間的硬罩幕30。第二光阻罩幕54具有彼此交錯的2個開口蝕刻區38和2個封閉罩幕區40，覆蓋四分之一的接觸開口32(例如2個，在此實施例中)和位於這些開口蝕刻區38和封閉罩幕區40與接觸開口32之間的硬罩幕30。第三光阻罩幕56具有彼此交錯的4個開口蝕刻區38和4個封閉罩幕區40，覆蓋八分之一的接觸開口32(例如1個，在此實施例中)和位於這些開口蝕刻區38和封閉罩幕區40與接觸開口32之間的硬罩幕30。

【0155】

反應離子蝕刻可以使用，例如包含四氟甲烷/氮氣/二氟甲烷/氫溴酸/氦-氧氣/氦氣(CF₄ /N₂ /CH₂ F₂ /HBr/He-O₂ /He)的化學蝕刻劑，停止於合適之導電層24.0至24.7的頂部。

【0156】

在本實施例之中，落著墊排列成直線，對應於位在罩幕中排列成直線的封閉罩幕區40和開口蝕刻區38。在本發明的另一些實施例中，封閉罩幕區40和開口蝕刻區38排列成彼此鄰接的棋盤狀圖案，藉以產生具有彼此鄰接之棋盤狀圖案的奇數或偶數落著墊。

【0157】

更多有關形成連接導體連接至落著墊的方法與技術的資訊已揭露於編號US 13/049, 303之美國專利申請案，申請日為2011年3月16日，標題為“ REDUCED NUMBER OF MASK FOR IC DEVICE WITH STACKED CONTACT LEVELS” 以及編號US 13/114,931之美國專利申請案，申請日為2011年5月24日，標題為“MULTILAYER CONNECTION STRUCTURE AND MAKING METHOD”，其中該些申請案的內容將通過引用併入(incorporated by reference)的方式，將此專利全文收載於本揭露內容之中。這些申請案與本案有共同發明人。

【0158】

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。此處所述的製程步驟和結構並未涵蓋製作整體積體電路的完整製造過程。本發明可以和許多目前已知或未來被發展出來的不同積體電路製作技術合併實施。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

140、146、148‧‧‧導電插塞

142‧‧‧第一電晶體閘極

144‧‧‧第二電晶體閘極

150、152、154‧‧‧源極/汲極

Claims

【第1項】

一種積體電路，包括:
一立體NAND記憶體陣列，包括多個記憶電晶體；
複數條位元線，該些複數條位元線中不同的該些位元線耦接至該立體NAND記憶體陣列的複數個不同部位；以及
複數個電晶體對，具有一個半導體疊層(stack of semiconductor layers)，該半導體疊層中的複數個不同層包括該些複數個電晶體對中複數個不同的該些電晶體對；該些複數個電晶體對中的每一者包含一第一電晶體及一第二電晶體，且該第一電晶體和該第二電晶體具有一第一源極/汲極端點、一第二源極/汲極端點和一第三源極/汲極端點；
其中，該第一電晶體具有該第一源極/汲極端點和該第三源極/汲極端點；且該第二電晶體具有該第二源極/汲極端點和該第三源極/汲極端點；且
該第一源極/汲極端點電性耦接至一抹除電壓線；該第二源極/汲極端點電性耦接至複數條寫入/讀取電壓線中相對應之一者；
該第三源極/汲極端點電性耦接至該些複數條位元線中相對應之一者。
【第2項】

如申請專利範圍第1項所述之積體電路，更包括
一第一閘極，用來控制該些複數個電晶體對中的所有該些第一電晶體；以及
一第二閘極，用來控制該些複數個電晶體對中的所有該些第二電晶體。
【第3項】

如申請專利範圍第2項所述之積體電路，其中該第一閘極控制該些複數條位元線是否耦接至該些複數個電晶體對中的該些第一源極/汲極端點；且該第二閘極控制該些複數條位元線是否耦接至該些複數個電晶體對中的該些二源極/汲極端點。
【第4項】

如申請專利範圍第1項所述之積體電路，其中該立體NAND記憶體陣列包括複數個半導體條帶堆疊結構(stacks of semiconductor strips)，設置來做為該立體NAND記憶體陣列中該些不同記憶電晶體的複數條電晶體通道；
且該半導體疊層包括：
一第一半導體條帶堆疊結構，配置來做為該些複數個電晶體對中不同該些第一電晶體的該些電晶體通道；以及
一第二半導體條帶堆疊結構，配置來做為該些複數個電晶體對中不同該些第二電晶體的該些電晶體通道。
【第5項】

如申請專利範圍第4項所述之積體電路，其中位於該第一半導體條帶堆疊結構中的複數條條半導體條帶、位於該第二半導體條帶堆疊結構中的複數條半導體條帶以及位於該些複數個導體條帶堆疊結構中的複數條條半導體條帶，係共用複數個平面位置(plane positions)。
【第6項】

如申請專利範圍第1項所述之積體電路，更包括一電路，用來對該抹除電壓線產生一第一組電壓，以及對該些寫入/讀取電壓線產生一第二組電壓。
【第7項】

如申請專利範圍第4項所述之積體電路，其中位於該第一半導體條帶堆疊結構中的該些半導體條帶電性耦接至該些複數條位元線中與該些半導體條帶相鄰接的該些位元線。
【第8項】

如申請專利範圍第4項所述之積體電路，其中位於該第一半導體條帶堆疊結構中的該些半導體條帶電性耦接至該些複數條位元線中並未與該些半導體條帶相鄰接的該些位元線。
【第9項】

如申請專利範圍第2項所述之積體電路，更包括一電路，
用來執行下述動作：
打開複數個該第一電晶體；以及關閉複數個些第二電晶體；以及
打開複數個該第二電晶體；以及關閉複數個該第一電晶體。
【第10項】

一種操作複數條位元線的方法，該些位元線係電性耦接至具有複數個記憶電晶體之一立體NAND記憶體陣列，其中不同的該些位元線電性耦接至該立體NAND記憶體陣列的不同部位，此方法包括：
可切換地(switchably)將該些位元線電性耦接至下述其中之一者：
(i) 一第一組電壓，其係通過該立體NAND記憶體陣列中至少一第一記憶體操作型態的第一組複數個電晶體來進行耦接，其中該第一組複數個電晶體具有一第一半導體條帶堆疊結構；以及
(ii) 一第二組電壓，其係通過該立體NAND記憶體陣列中至少一第二記憶體操作型態的第二組複數個電晶體來進行耦接，其中該第二組複數個電晶體具有一第二半導體條帶堆疊結構；且該第二記憶體操作型態和該第一記憶體操作型態不同。
【第11項】

如申請專利範圍第10項所述之方法，其中位於該第一半導體條帶堆疊結構中的複數條半導體條帶，係設置來做為該第一組複數個電晶體中不同該些電晶體的複數個電晶體通道；位於該第二半導體條帶堆疊結構中的複數條半導體條帶，係設置來做為該第二組複數個電晶體中不同該些電晶體者的複數個電晶體通道；且該立體NAND記憶體陣列包括複數個半導體條帶堆疊結構，設置來做為該立體NAND記憶體陣列中不同該些記憶電晶體的複數個電晶體通道。
【第12項】

如申請專利範圍第11項所述之方法，位於該第一半導體條帶堆疊中的複數條半導體條帶、位於該第二半導體條帶堆疊結構中的複數條半導體條帶以及位於該些複數個半導體條帶堆疊結構中的複數條半導體條帶，共用複數個平面位置；其中，不同該些複數個平面位置係對應不同之該些電晶體通道來設置。
【第13項】

如申請專利範圍第10項所述之方法，其中該第一記憶體操作型態包括抹除；且該第二記憶體操作型態包括寫入及讀取二者中至少一者。
【第14項】

如申請專利範圍第10項所述之方法，其中該第一記憶體操作型態包括抹除、預充電和遮蔽；且該第二記憶體操作型態包括寫入及讀取。
【第15項】

如申請專利範圍第12項所述之方法，其中該些複數條位元線中的該些不同位元線係耦接至該立體NAND記憶體陣列中的該些不同平面位置。
【第16項】

如申請專利範圍第10項所述之方法，更包括：
產生適用於該第一記憶體操作型態之該第一組電壓;以及
產生適用於該第二記憶體操作型態之該第二組電壓。
【第17項】

如申請專利範圍第10項所述之方法，其中位於該第一半導體條帶堆疊結構中的該些半導體條帶電性耦接至該些複數條位元線中與該些半導體條帶相鄰接的該些位元線。
【第18項】

如申請專利範圍第10項所述之方法，其中位於該第一半導體條帶堆疊結構中的該些半導體條帶電性耦接至該些複數條位元線中並未與該些半導體條帶相鄰接的該些位元線。
【第19項】

如申請專利範圍第10項所述之方法，更包括：
(i) 打開該第一組複數個電晶體；以及關閉該第二組複數個電晶體，藉以將該第一組電壓耦接至該些複數條位元線以至少進行該第一記憶體操作型態；以及
(ii) 打開該第二組複數個電晶體；以及關閉該第一組複數個電晶體，藉以將該第二組電壓耦接至該些複數條位元線以至少進行該第二記憶體操作型態。
【第20項】

一種積體電路的製作方法，包括:
提供一立體NAND記憶體陣列，使其包括多個記憶電晶體；
提供複數條位元線，使該些複數條位元線中不同的該些位元線耦接至該立體NAND記憶體陣列的複數個不同部位；以及
提供複數個電晶體對，使其具有一個半導體疊層，該半導體疊層中的複數個不同層中包括該些複數個電晶體對中複數個不同的該些電晶體對；該些複數個電晶體對中的每一者包含一第一電晶體及一第二電晶體，且該第一電晶體和該第二電晶體具有一第一源極/汲極端點、一第二源極/汲極端點和一第三源極/汲極端點；
其中該第一電晶體包括該第一源極/汲極端點和該第三源極/汲極端點；該第二電晶體包括該第二源極/汲極端點和第三源極/汲極端點；
該第一源極/汲極端點電性耦接至一抹除電壓線；該第二源極/汲極端點電性耦接至複數條寫入/讀取電壓線中相對應之一者；
該第三源極/汲極端點電性耦接至該些複數條位元線中相對應之一者。