TW201436176A - 3d nand記憶體的陣列配置 - Google Patents
3d nand記憶體的陣列配置 Download PDFInfo
- Publication number
- TW201436176A TW201436176A TW102131900A TW102131900A TW201436176A TW 201436176 A TW201436176 A TW 201436176A TW 102131900 A TW102131900 A TW 102131900A TW 102131900 A TW102131900 A TW 102131900A TW 201436176 A TW201436176 A TW 201436176A
- Authority
- TW
- Taiwan
- Prior art keywords
- bit
- string selection
- active
- bit string
- strips
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000011810 insulating material Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 19
- 101150064834 ssl1 gene Proteins 0.000 description 19
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 18
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 18
- 101150062870 ssl3 gene Proteins 0.000 description 15
- 101100096729 Arabidopsis thaliana SSL6 gene Proteins 0.000 description 11
- 101150011582 ssl4 gene Proteins 0.000 description 11
- 101150068293 SSL5 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 5
- 101150081011 ssl7 gene Proteins 0.000 description 5
- 238000004088 simulation Methods 0.000 description 3
- 101100096733 Arabidopsis thaliana SSL8 gene Proteins 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一種半導體裝置包含多個主動位元條狀物，在該多個主動位元條狀物中，一端處連接耦合到一接墊，在另一端處藉由一導線而相連。該裝置包含多個記憶體胞元相交於多個主動位元條狀物與多個字元線上。該裝置包含多個位元串選擇結構，該多個位元串選擇結構指位於該多個主動位元條狀物的多個側閘極而這些側閘極被配置成一交錯狀。該裝置包含控制電路，該控制電路被配置以藉由施加一接通電壓到兩個相鄰且交錯的位元串選擇結構而接通一特定主動位元條狀物，並且該控制電路被配置以藉由施加一關斷偏壓到至少一個相鄰且交錯的位元串選擇結構而關斷第二個主動位元條狀物。該關斷偏壓施加到該至少一相鄰且交錯位元串選擇結構可以是一接地電壓、一非負電壓、一浮動狀態。
Description
本申請有關於高密度記憶體裝置，特別是有關於記憶體裝置其中的記憶體胞元在一三維（3D）陣列裡如何被解碼選擇到。
高密度記憶體裝置係被設計來包含快閃記憶體胞元或其它型態的記憶體胞元的陣列。在一些例子中，該些記憶體胞元包含可配置於三維（3D）架構中的薄膜電晶體。
在一例子中，一個3D記憶體裝置包含多記憶體胞元的多NAND串的多重堆疊。該些堆疊包含被絕緣材料分開的多個位元主動條狀物。該3D記憶體裝置包含包括多個字元線結構、多個位元串選擇結構和多個接地選擇線的一陣列，且該陣列被正交地配置於該多重堆疊之上。包含多個電荷儲存結構的多個記憶體胞元係被形成於介於該多重堆疊中的多個位元主動條狀物與該多個字元線結構之間的交叉位置的兩側表面。含多個位元串選擇結構的3D NAND記憶體元件的陣列配置方式會影響陣列效率，及/或多個3D記憶體裝置的NAND位元串堆疊的開/關特性。
一3D記憶體裝置使用手指形狀字元線佈局與垂直閘極字元線設計（VG），且具有相對低的陣列效率，因為它使用兩個位元串選擇線（SSL）閘極結構的集合、兩條水平接地選擇線(GSL)與兩個接地接觸點集合。另一3D記憶體裝置使用獨立雙閘極（IDG）進行位元線解碼動作。此法具有較高的陣列效率，因為它使用一個SSL閘極結構集合（而非兩個），一條水平接地選擇線（而非兩條）以及一條接地線（而非兩個接地接觸點集合）。但是，第二種3D記憶體裝置顯示在開關SSL閘極結構所控制的電流通道時具有相對差的電流開/關特性。
因此，需要提供一種具有高陣列效率的3D積體電路記憶體的陣列結構，並且具備優秀NAND位元堆疊串的電流開/關特性。
在一例子中，一個3D記憶體裝置包含多記憶體胞元的多NAND串的多重堆疊。該些堆疊包含被絕緣材料分開的多個位元主動條狀物。該3D記憶體裝置包含包括多個字元線結構、多個位元串選擇結構和多個接地選擇線的一陣列，且該陣列被正交地配置於該多重堆疊之上。包含多個電荷儲存結構的多個記憶體胞元係被形成於介於該多重堆疊中的多個位元主動條狀物與該多個字元線結構之間的交叉位置的兩側表面。含多個位元串選擇結構的3D NAND記憶體元件的陣列配置方式會影響陣列效率，及/或多個3D記憶體裝置的NAND位元串堆疊的開/關特性。
一3D記憶體裝置使用手指形狀字元線佈局與垂直閘極字元線設計（VG），且具有相對低的陣列效率，因為它使用兩個位元串選擇線（SSL）閘極結構的集合、兩條水平接地選擇線(GSL)與兩個接地接觸點集合。另一3D記憶體裝置使用獨立雙閘極（IDG）進行位元線解碼動作。此法具有較高的陣列效率，因為它使用一個SSL閘極結構集合（而非兩個），一條水平接地選擇線（而非兩條）以及一條接地線（而非兩個接地接觸點集合）。但是，第二種3D記憶體裝置顯示在開關SSL閘極結構所控制的電流通道時具有相對差的電流開/關特性。
因此，需要提供一種具有高陣列效率的3D積體電路記憶體的陣列結構，並且具備優秀NAND位元堆疊串的電流開/關特性。
一種半導體裝置包括多個位元主動條狀物，在該多個位元主動條狀物的一端處連接耦合到一接墊，在另一端處藉由一導線而相連。該裝置包含多條字元線。在該多個位元主動條狀物與該多個字元線之間的交叉點處定義出多個記憶體胞元。該裝置包含多個位元串選擇結構，安排在該多重位元主動條狀物中多個側邊，並排列方式設計成一交錯式配置。
該多個位元串選擇結構被配置以做為該多個位元主動條狀物中多個通道的多個側閘極，藉此形成多個位元串選擇開關。該多個位元串選擇結構被設置在該接墊與該多個記憶體胞元之間。該多個位元串選擇結構包含一第一子集合與一第二子集合，該第一子集合在距該接墊一第一距離範圍內被安置，該第二子集合在距該接墊一第二距離範圍內被安置，該第一距離範圍與該第二距離範圍不同。在一實施例中，該第一距離範圍與該第二距離範圍沒有重疊。在另一實施例中，該第一距離範圍與該第二距離範圍具有一部分重疊。在該多個位元主動條狀物之間的該多個串選擇結構具有足夠的長度可以有效控制多個位元主動條狀物中的部份通道開關, 而形成在兩個鄰近的位元主動條狀物之間的側閘極。
該多個位元主動條狀物中的多個位元主動條狀物在一第一側上耦合到該第一子集合和該第二子集合其一中的一位元串選擇結構，且在相對於該第一側的一第二側上耦合到該第一子集合和該第二子集合其另一中的一位元串選擇結構。
該裝置包含填充在該多個位元主動條狀物中該多個位元主動條狀物之間的一絕緣材料，該絕緣材料被配置使得該絕緣材料設置於距該接墊該第一距離範圍內，該接墊鄰近於該多個位元主動條狀物的該第二側，該多個位元主動條狀物與耦合到該第一側的該多個位元串選擇結構相對，且該絕緣體距該接墊在一第二距離範圍內而被設置，該接墊鄰近於該多個位元主動條狀物的該第一側，該多個位元主動條狀物與耦合到該第二側的該多個位元串選擇結構相對。
該多個位元串選擇結構在該多個位元主動條狀物中選擇一特定位元主動條狀物。在多元位元線中的一特定位元線、該特定位元主動條狀物與在該多元字元線中的一特定字元線的一組合選擇辨識該多個記憶體胞元中的一特定記憶體胞元。在該多個位元串選擇結構中的一特定位元串選擇結構控制在該多個位元主動條狀物中一第一主動帶與一第二主動帶的導電性。
該裝置更包含耦合到該多個位元串選擇結構的控制電路，且為了在該多個位元主動條狀物中選擇一特定位元主動條狀物，該控制電路施加一接通電壓到該第一子集合中配置做為該特定位元主動條狀物的一側閘極的一第一位元串選擇結構，且該控制電路施加該接通電壓到該第二子集合中配置做為該特定位元主動條狀物的一側閘極的一第二串選擇結構。
為了不選擇鄰近於該特定位元主動條狀物的一第一鄰近位元主動條狀物與一第二鄰近位元主動條狀物，其中該第一鄰近位元主動條狀物耦合到該第二子集合中的該第二位元串選擇結構，且該第二鄰近位元主動條狀物耦合到該第一子集合中的該第一位元串選擇結構，該控制電路施加一關斷偏壓到該第一子集合中的一第三位元串選擇結構，該第三位元串選擇結構配置做為該第一鄰近位元主動條狀物的一側閘極，且該控制電路施加該關斷偏壓到該第二子集合中的一第四位元串選擇結構，該第四位元串選擇結構配置做為該第二鄰近位元主動條狀物的一側閘極。該關斷偏壓包含一接地電壓、一非負電壓、與施加到該第三和該第四串選擇結構的一浮動狀態的其中之一。
該多個位元主動條狀物與該接墊係設置在一多層結構之上。該多層結構包含多個導電層與多個絕緣層，每一個導電層包括多個位元線與一接墊。且每一個位元串選擇結構在垂直方向上，同時可以控制多個的位元導電層在每一個位元主動條狀物之內，讓該多個位元串選擇結構被配置做為該多個層中的位元主動條狀物的多個側閘極。
其他關於本發明的實施例與優點可見於下述圖式、詳細的實施方式與申請專利範圍。
該多個位元串選擇結構被配置以做為該多個位元主動條狀物中多個通道的多個側閘極，藉此形成多個位元串選擇開關。該多個位元串選擇結構被設置在該接墊與該多個記憶體胞元之間。該多個位元串選擇結構包含一第一子集合與一第二子集合，該第一子集合在距該接墊一第一距離範圍內被安置，該第二子集合在距該接墊一第二距離範圍內被安置，該第一距離範圍與該第二距離範圍不同。在一實施例中，該第一距離範圍與該第二距離範圍沒有重疊。在另一實施例中，該第一距離範圍與該第二距離範圍具有一部分重疊。在該多個位元主動條狀物之間的該多個串選擇結構具有足夠的長度可以有效控制多個位元主動條狀物中的部份通道開關, 而形成在兩個鄰近的位元主動條狀物之間的側閘極。
該多個位元主動條狀物中的多個位元主動條狀物在一第一側上耦合到該第一子集合和該第二子集合其一中的一位元串選擇結構，且在相對於該第一側的一第二側上耦合到該第一子集合和該第二子集合其另一中的一位元串選擇結構。
該裝置包含填充在該多個位元主動條狀物中該多個位元主動條狀物之間的一絕緣材料，該絕緣材料被配置使得該絕緣材料設置於距該接墊該第一距離範圍內，該接墊鄰近於該多個位元主動條狀物的該第二側，該多個位元主動條狀物與耦合到該第一側的該多個位元串選擇結構相對，且該絕緣體距該接墊在一第二距離範圍內而被設置，該接墊鄰近於該多個位元主動條狀物的該第一側，該多個位元主動條狀物與耦合到該第二側的該多個位元串選擇結構相對。
該多個位元串選擇結構在該多個位元主動條狀物中選擇一特定位元主動條狀物。在多元位元線中的一特定位元線、該特定位元主動條狀物與在該多元字元線中的一特定字元線的一組合選擇辨識該多個記憶體胞元中的一特定記憶體胞元。在該多個位元串選擇結構中的一特定位元串選擇結構控制在該多個位元主動條狀物中一第一主動帶與一第二主動帶的導電性。
該裝置更包含耦合到該多個位元串選擇結構的控制電路，且為了在該多個位元主動條狀物中選擇一特定位元主動條狀物，該控制電路施加一接通電壓到該第一子集合中配置做為該特定位元主動條狀物的一側閘極的一第一位元串選擇結構，且該控制電路施加該接通電壓到該第二子集合中配置做為該特定位元主動條狀物的一側閘極的一第二串選擇結構。
為了不選擇鄰近於該特定位元主動條狀物的一第一鄰近位元主動條狀物與一第二鄰近位元主動條狀物，其中該第一鄰近位元主動條狀物耦合到該第二子集合中的該第二位元串選擇結構，且該第二鄰近位元主動條狀物耦合到該第一子集合中的該第一位元串選擇結構，該控制電路施加一關斷偏壓到該第一子集合中的一第三位元串選擇結構，該第三位元串選擇結構配置做為該第一鄰近位元主動條狀物的一側閘極，且該控制電路施加該關斷偏壓到該第二子集合中的一第四位元串選擇結構，該第四位元串選擇結構配置做為該第二鄰近位元主動條狀物的一側閘極。該關斷偏壓包含一接地電壓、一非負電壓、與施加到該第三和該第四串選擇結構的一浮動狀態的其中之一。
該多個位元主動條狀物與該接墊係設置在一多層結構之上。該多層結構包含多個導電層與多個絕緣層，每一個導電層包括多個位元線與一接墊。且每一個位元串選擇結構在垂直方向上，同時可以控制多個的位元導電層在每一個位元主動條狀物之內，讓該多個位元串選擇結構被配置做為該多個層中的位元主動條狀物的多個側閘極。
其他關於本發明的實施例與優點可見於下述圖式、詳細的實施方式與申請專利範圍。
102、103、104、105．．．主動位元條狀物
102B、103B、104B、105B．．．接墊
112、113、114、115．．．主動位元條狀物
112A、113A、114A、115A．．．接墊
119、109．．．位元串選擇結構
125-1 WL至125-N WL．．．字元線
GSL126、127．．．接地選擇線
210、215．．．接墊
211、241、251．．．長度
220、225．．．間隔
230．．．字元線
232．．．字元線線寬
234．．．絕緣長度
410．．．接墊
411、441、451、461．．．長度
422、425．．．第一側
423、424．．．對側
421、422、426．．．相對側
430．．．字元線
610．．．接墊
611．．．長度
621和626．．．相對側
623．．．第二側
624．．．第一側
630．．．字元線
632．．．字元線線寬
634．．．絕緣線寬
651．．．長度
645．．．底端
646．．．頂端
661．．．導電線路
690．．．絕緣材料
810、820、830．．．位元串選擇結構
815、825．．．主動位元條狀物
860．．．共用接地線
910、920、930．．．位元串選擇結構
915、925．．．主動位元條狀物
926、927．．．兩端
1058．．．平面解碼器
1059．．．位元線
1060．．．記憶陣列
1061．．．列解碼器
1062．．．字元線
1063．．．行解碼器
1064．．．位元串選擇線
1065．．．匯流排
1066、1068．．．區塊
1067．．．資料匯流排
1069．．．偏壓配置狀態機
1071．．．資料輸入線
1072．．．資料輸出線
1074．．．電路
ML1、ML2、ML3．．．金屬層
BL1-BL6．．．主動位元條狀物1-主動位元條狀物6
SSL1-SSL7．．．位元串選擇結構1-位元串選擇結構7
D1．．．第一距離範圍
D2．．．第二距離範圍
W1、W2．．．寬度
WL0．．．字元線0
結合附圖，從以下以實例給出的描述中可以更詳細地理解本技術，其中：
第1圖係繪示一個3D NAND記憶體陣列結構的透視圖；
第2圖繪示用於一3D NAND記憶體裝置的一第一陣列配置的佈局圖；
第3圖為一表格，該表格標示第2圖中的第一陣列配置中的多個位元串選擇結構上的多個電壓用以導通主動位元條狀物2；
第4圖為用於一3D NAND記憶體裝置的一第二陣列配置的佈局圖；
第5A圖為一表格，該表格標示第3圖中的第二陣列配置中的多個位元串選擇結構上的多個電壓用以導通主動位元條狀物2；
第5B圖繪示第二陣列配置中的該多個位元串選擇結構的電流-電壓特性；
第6圖為依據本技術的一實施例的用於一3D NAND記憶體裝置的一陣列配置的例示佈局圖；
第7A圖為一表格，該表格繪示第6圖中所示的多個交錯式配置的串選擇結構上的多個電壓用以導通主動位元條狀物2；
第7B圖繪示第6圖中所示的多個交錯式配置的串選擇結構的電流-電壓特性；
第8圖繪示如第6圖中所示的用於一3D NAND記憶體裝置的該陣列配置的串選擇結構與主動位元條狀物內導電層的摻雜種類與濃度的模擬參數設定；
第9圖繪示如第6圖中所示的用於一3D NAND記憶體裝置的該陣列在操作時的電子密度的模擬結果用以證明此一方法可以正確導通主動位元條狀物2與關閉鄰近的主動位元條狀物1與3；以及
第10圖為依據本技術之一實施例之包含具有多個交錯式配置的串選擇結構的3D NAND記憶陣列的半導體裝置的示意圖。
第1圖係繪示一個3D NAND記憶體陣列結構的透視圖；
第2圖繪示用於一3D NAND記憶體裝置的一第一陣列配置的佈局圖；
第3圖為一表格，該表格標示第2圖中的第一陣列配置中的多個位元串選擇結構上的多個電壓用以導通主動位元條狀物2；
第4圖為用於一3D NAND記憶體裝置的一第二陣列配置的佈局圖；
第5A圖為一表格，該表格標示第3圖中的第二陣列配置中的多個位元串選擇結構上的多個電壓用以導通主動位元條狀物2；
第5B圖繪示第二陣列配置中的該多個位元串選擇結構的電流-電壓特性；
第6圖為依據本技術的一實施例的用於一3D NAND記憶體裝置的一陣列配置的例示佈局圖；
第7A圖為一表格，該表格繪示第6圖中所示的多個交錯式配置的串選擇結構上的多個電壓用以導通主動位元條狀物2；
第7B圖繪示第6圖中所示的多個交錯式配置的串選擇結構的電流-電壓特性；
第8圖繪示如第6圖中所示的用於一3D NAND記憶體裝置的該陣列配置的串選擇結構與主動位元條狀物內導電層的摻雜種類與濃度的模擬參數設定；
第9圖繪示如第6圖中所示的用於一3D NAND記憶體裝置的該陣列在操作時的電子密度的模擬結果用以證明此一方法可以正確導通主動位元條狀物2與關閉鄰近的主動位元條狀物1與3；以及
第10圖為依據本技術之一實施例之包含具有多個交錯式配置的串選擇結構的3D NAND記憶陣列的半導體裝置的示意圖。
提供關於圖式的實施例詳細說明。
第1圖係繪示一個3D NAND記憶體陣列結構的側視圖。為了說明的目的，圖式中未繪示出絕緣材料以使額外的結構可以看得見。舉例來說，多個堆疊中介於多個位元主動條狀物（例如：112-115）之間的絕緣層被移除，且介於多個位元主動條狀物的多個堆疊間的絕緣層被移除。
多層陣列形成於一絕緣層上，且包含與該多個堆疊共形（conformal）的多個字元線125-1WL、…、125-N WL。該多個堆疊包含多個位元主動條狀物112、113、114、115。在相同平面中的多個位元主動條狀物藉由一接墊電性耦合在一起，該接墊被配置為具有用以接觸上方導線的一著陸區域。如第1圖所示，用於多個層的該多個接墊可被配置成多個階梯結構，且每一接墊上的該著陸區域具有一個或一個以上的金屬柱狀物, 用以連接上方的金屬導線。如果想要或需要一個特別的製程設定，該多個接墊與接墊上的著陸區域的著陸區域可被設計成除了一個簡單階梯以外的多個圖案。
繪示的字元線號碼，從整體結構的背面往正面由1到N漸增，適用於偶數的記憶體頁。對於奇數的記憶體頁，該字元線號碼從整體結構的背面往正面由N到1漸減。
多個接墊112A、113A、114A與115A連接到多個交替的位元主動條狀物，例如各層中的位元主動條狀物112、113、114與115。如繪示，這多個接墊112A、113A、114A與115A電性向上連接至用以連接到解碼電路的不同金屬位元線以在該陣列中選擇多個平面。這多個接墊112A、113A、114A與115A可在形成多個位元主動條狀物時一併同時完成。
多個接墊102B、103B、104B與105B終止其他交替的位元主動條狀物，例如在每一層中的多個位元主動條狀物102、103、104與105。如繪示，這多個接墊102B、103B、104B與105B電性連接至用以連接到解碼電路的不同位元線以在該陣列中選擇多個平面。這多個接墊102B、103B、104B與105B可在形成多個位元主動條狀物時一併同時完成。
任何給定的多個位元主動條狀物的堆疊耦合至該多個接墊112A、113A、114A與115A、或該多個接墊102B、103B、104B與105B，但是不會同時耦合至該兩組接墊。一個多個位元主動條狀物的一堆疊具有定向（位元線端到源極線端的定向、或源極線端到位元線端的定向）的所述兩種相對定向的其中之一。例如，多個位元主動條狀物112、113、114與115的該堆疊具有位元線端到源極線端的定向（orientation），而多個位元主動條狀物102、103、104與105的該堆疊具有源極線端到位元線端的定向。
多個位元主動條狀物112、113、114與115的該堆疊的一端與該多個接墊112A、113A、114A與115A耦接，通過位元串選擇線（SSL）閘極結構119、接地選擇線GSL126、字元線125-1 WL至125-N WL、接地選擇線GSL127，並且在另一端與源極線128相連。多個位元主動條狀物112、113、114與115的該堆疊沒有延伸至該多個接墊102B、103B、104B與105B。
多個位元主動條狀物102、103、104與105的該堆疊的一端與該多個接墊102B、103B、104B與105B耦接，通過位元串選擇線（SSL）閘極結構109、接地選擇線GSL127、字元線125-1 WL至125-N WL、接地選擇線GSL126，並且在另一端與源極線(被圖式的其他部分遮住)相連。多個位元主動條狀物102、103、104與105的該堆疊沒有延伸至該多個接墊112A、113A、114A與115A。
一記憶體材料層將該多個字元線125-1 WL至125-N WL與該多個位元主動條狀物112-115和102-105分開。多個接地選擇線GSL126和GSL127與該多個位元主動條狀物共形（conformal），與該多個字元線相似。
位元主動條狀物的每一堆疊的一端與多個接墊耦接，並且在另一端與一源極線相連。例如，多個位元主動條狀物112、113、114與115的該堆疊的一端與多個接墊112A、113A、114A與115A耦接，並且在另一端與源極線128相連。在第1圖的近端，位元主動條狀物的每相隔一個的堆疊的一端與該多個接墊102B、103B、104B與105B耦接，而位元主動條狀物的每相隔一個的堆疊的另一端與一分離的源極線相連。在第1圖的遠端，位元主動條狀物的每相隔一個的堆疊的一端與該多個接墊112A、113A、114A與115A耦接，且位元主動條狀物的每相隔一個的堆疊與一分離的源極線相連。
多個位元線與多個位元串選擇線是形成於金屬層ML1、ML2與ML3。多個電晶體是形成於介於該多個位元主動條狀物（例如，112-115）與該多個字元線125-1 WL至125-N WL間的交叉點處。在該多個電晶體中，該位元主動條狀物（例如，113）做為該裝置的通道區域。
多個位元串選擇結構（例如，119與109）在該多個字元線125-1 WL至125-N WL被定義的相同步驟之期間被圖案化。多個電晶體形成於介於該多個位元主動條狀物（例如，112-115）與該多個位元串選擇結構（例如，119與109）間的交叉點處。這多個電晶體做為耦合至解碼電路的位元選擇開關，用以在該陣列中選擇特定的堆疊。
第2圖繪示用於一手指形垂直閘（VG）3D NAND記憶體裝置的一第一陣列配置的佈局圖。用以參照，位於水平方向的「X」軸與在該結構中的該多個字元線（例如，第1圖中之125-1 WL至125-N WL與第2圖中之230）平行，而位於水平方向的「Y」軸與在該結構中的該多個位元主動條狀物（例如，第1圖中之112-115或第2圖中之BL1-BL6）平行，並且位於垂直方向的「Z」軸與在該結構中的該多個字元線和該多個位元主動條狀物正交。
在第2圖之佈局中，該陣列配置包含多個位元主動條狀物。該多個記憶體胞元設置於多個位元主動條狀物（例如，BL1-BL6）與多個字元線(例如，230)的多個交叉點處。多個鄰近的位元主動條狀物在相對定向（位元線端到源極線端的定向與源極線端到位元線端的定向）間交替。在該多個位元主動條狀物的一定向中，每相隔一個的位元主動條狀物由在頂部處的接墊（例如，210）延伸到在底部處的源極線。在該多個位元主動條狀物的一相對方向中，每相隔一個的位元主動條狀物由在該頂部的源極線延伸到在該底部的接墊（例如，215）。
覆蓋在該多個位元主動條狀物（例如，BL1-BL6）上的是多個水平字元線（例如，230）以及多個水平接地選擇線GSL（偶數）與GSL（奇數）。而且，覆蓋在該多個位元主動條狀物上的是多個位元串選擇線SSL閘極結構。在該多個位元主動條狀物的一定向中，該多個串選擇結構（例如，SSL1、SSL3與SSL5）覆蓋在該多個位元主動條狀物（例如，BL1、BL3與BL5）的該頂部處的每相隔一個的位元主動條狀物上。在該多個位元主動條狀物的該相對方向中，該多個位元串選擇結構（例如，SSL2、SSL4與SSL6）覆蓋在該多個位元主動條狀物（例如，BL2、BL4與BL6）的底部處的每相隔一個的位元主動條狀物上。在上述兩種的任一情況中，該多個位元串選擇結構控制介於任何位元主動條狀物與該位元主動條狀物的相對接墊（例如，210與215）之間的電性連接。
該多個接墊（例如，210與215）能夠具有大約0.5微米的長度（例如，211）。該多個位元串選擇結構（例如，SSL1-SSL6）均能夠具有大約0.25微米的長度（例如，241）。該多個水平接地選擇線GSL（奇數）和GSL（偶數）均能夠具有大約0.25微米的長度（例如，251）。介於在該多個位元主動條狀物（例如，BL1、BL3與BL5）的頂端處的該多個位元串選擇結構（例如，SSL1、SSL3與SSL5）與該水平接地選擇線GSL（奇數）之間的間隔220允許該多個位元主動條狀物（例如，BL2、BL4與BL6）的源極端被連接到多個接地接觸點GND。該間隔220能夠為大約0.4微米。介於在該多個位元主動條狀物（例如，BL2、BL4與BL6）的底端處的該多個位元串選擇結構（例如，SSL2、SSL4與SSL6）與該水平接地選擇線GSL（偶數）之間的間隔225，允許該多個位元主動條狀物（例如，BL1、BL3與BL5）的源極端被連接到多個接地接觸點GND。該間隔225能夠為大約0.4微米。
該多個水平字元線（例如，230）與絕緣材料（未繪示）交錯。每一水平字元線能夠具有大約33奈米（nm）或更小的字元線線寬（例如，232）。介於兩個字元線間的絕緣材料能夠具有大約33奈米或更小的絕緣線寬（例如，234）。該多個水平接地選擇線GSL（奇數）和GSL（偶數）之間可設置有66個字元線。該多個字元線能夠以自我對齊雙圖案化（SADP）製造。
第2圖繪示的3D NAND記憶體裝置的陣列效率是相對地低，因為該記憶體裝置在一定向中使用用於該多個位元主動條狀物的一組位元串選擇結構（例如，SSL1、SSL3與SSL5），並且在該相對定向中使用用於該多個位元主動條狀物的另一組位元串選擇結構（例如，SSL2、SSL4與SSL6）。該記憶體裝置在一定向中亦使用用於該多個位元主動條狀物的該水平接地選擇線GSL（偶數），並且在該相對定向中使用用於該多個位元主動條狀物的該水平接地選擇線GSL（奇數）。此外，該記憶體裝置在一定向中使用在該多個位元主動條狀物的的源極端處的一組接地接觸點（例如，BL1、BL3與BL5），並且在該相對定向中使用在該多個位元主動條狀物的的該源極端的另一組接地接觸點（例如，BL2、BL4與BL6）。該兩組SSL閘極結構、該兩個水平接地選擇線與該兩組接地接觸點降低該陣列效率。例如，第2圖中繪示的3D NAND記憶體裝置的該陣列效能能夠為65.4%，其中該陣列效率為多個記憶體胞元所使用的空間相對於多個記憶體胞元所使用的空間以及包含SSL/GSL閘極與該多個接墊的空間的比值。
該3D NAND記憶體裝置包含多個記憶體胞元的多個平面。多個位元線經由接墊（例如，第2圖中之210與215）而在多個記憶體胞元的該多個平面中選擇一特定平面。該特定平面藉由多個位元串選擇結構、多個水平接地選擇線GSL（奇數）與GSL（偶數）和多個字元線而被解碼。為了在每一平面中選擇一特定堆疊（例如，BL2），施加一正SSL電壓（VSSL）到該位元串選擇結構（例如，SSL2），該位元串選擇結構（例如，SSL2）是耦合於在該特定堆疊的多個相對側處的多個閘極。為了不選擇其他的堆疊（例如，BL1與BL3-6），施加一0伏特（0V）的電壓到耦合於在該其他的堆疊的多個相對側處的多個閘極的該多個位元串選擇結構（例如，SSL1與SSL3-6）。
第3圖為一表格，其繪示在該第一陣列配置中的多個串選擇結構上的多個電壓，其中該第一陣列配置用以選擇在多個記憶體胞元的多NAND位元串的多個堆疊中的一特定堆疊。第3圖的例子顯示，用於該正SSL電壓（VSSL）的值為3.3V。為了不選擇其他堆疊（例如，BL1與BL3-6），施加一大約0伏特的電壓至耦合於其他堆疊的該多個位元串選擇結構（例如，SSL1與SSL3-6）。
第4圖為用於一獨立雙閘極、垂直閘極（IDG、VG）3D NAND記憶體裝置的一第二陣列配置的佈局圖。用以參照，位於水平方向的「X」軸與在該結構中的該多個字元線（例如，第1圖中之125-1 WL至125-N WL或第4圖中之430）平行，而位於水平方向的「Y」軸與在該結構中的該多個位元主動條狀物（例如，第1圖中之112-115或第4圖中之BL1-BL6）平行，並且位於垂直方向的「Z」軸與在該結構中的該多個字元線和該多個位元主動條狀物正交。
在第4圖的佈局圖中，該陣列配置包含多個位元主動條狀物。記憶體胞元設置於多個位元主動條狀物(例如BL1-BL6)與字元線(例如430)的交叉點上。與第2圖中所繪示的在多個相對定向中延伸的該多個位元主動條狀物相對照，第4圖中的該多個位元主動條狀物（例如，BL1-BL6）從在該頂部處的該接墊（例如，410）到該源極線，在一定向中延伸，該源極線是連接到該底部處的一共用接地線GND。
覆蓋在該多個位元主動條狀物（例如，BL1-BL6）上的是該多個水平字元線（例如，430）以及該水平接地選擇線GSL。亦覆蓋在該多個位元主動條狀物上的是該多個位元串選擇結構（例如，SSL1-SSL7）。該多個位元串選擇結構（例如，SSL1-SSL7）覆蓋在該多個位元主動條狀物（例如，BL1-BL6）的該頂端處的該多個位元主動條狀物上。該多個位元串選擇結構控制在任何位元主動條狀物與該位元主動條狀物的對應接墊（例如，410）之間的電性連接。
該多個接墊（例如，410）能夠具有大約0.5微米（μm）的長度（例如，411）。該多個位元串選擇結構（例如，SSL1-SSL6）均能夠具有大約0.25微米的長度（例如，441）。該水平接地選擇線GSL能夠具有大約0.25微米的長度（例如，451）。在該底部處的該共用接地線GND能夠具有大約0.2微米的大小（例如，461）。
該多個水平字元線（例如，230）與絕緣材料（未繪示）交錯。每一水平字元線能夠具有大約33奈米（nm）的字元線線寬（例如，232）。介於兩個字元線間的絕緣材料能夠具有大約33奈米的絕緣線寬（例如，234）。該水平接地選擇線GSL與該多個串選擇結構（SSL1-SSL7）之間能設置有66個字元線。
相較於用在第2圖所繪示的3D NAND記憶體裝置的陣列效率，用在第4圖所繪示的3D NAND記憶體裝置的陣列效率是相對地高，起因於在第4圖中所繪示的該記憶體裝置使用用於該多個位元主動條狀物的一組串選擇結構，而非如第2圖所示使用兩組串選擇結構。第4圖中繪示的該記憶體裝置亦使用單一水平接地選擇線GSL，而非第2圖中雙水平接地選擇線GSL（偶數）與GSL（奇數）。此外，第4圖中繪示的該記憶體裝置使用用於該多個位元主動條狀物的單一共用接地線，而非如第2圖中所示在一定向中使用在該多個位元主動條狀物的該源極端處的一組接地接觸點，且在該相對定向中使用在該多個位元主動條狀物的該源極端處的另一組接地接觸點。結果是，第4圖中繪示的該記憶體裝置改善了該陣列效率。例如，第4圖中繪示的3D NAND記憶體裝置的陣列效率能夠為83.7%。
該3D NAND記憶體裝置包含多記憶體胞元的多個平面。多個位元線經由多個接墊410而在多記憶體胞元的該多個平面中選擇一特定平面，例如，該多個接墊410被配置成一階梯結構。該特定平面藉由多個位元串選擇結構、一水平接地選擇線GSL和多個字元線而被解碼。為了在每一平面中選擇一特定主動帶（例如，BL2），施加一正SSL電壓（VSSL）到耦合於在該特定位元主動條狀物（例如，BL2）的多個相對側（例如，423與424）處的多個位元串選擇結構（例如，SSL2與SSL3）。然而，該正SSL電壓（VSSL）亦施加至在多個鄰近位元主動條狀物（例如，BL1與BL3）的多個第一側（例如，422與425）。一般來說，為了有效關閉鄰近的位元主動條狀物，需要施加一個關斷電壓（Vinhibit）在多個對應的位元串選擇結構。針對圖4的結構, 為了不選擇鄰近於被選擇的位元主動條狀物（例如，BL2）的多個鄰近位元主動條狀物（例如，BL1與BL3），需要施加一負關斷電壓（Vinhibit）在多個對應鄰近的位元串選擇結構（例如，SSL1-SSL4）上，該多個對應鄰近的位元串選擇結構（例如，SSL1-SSL4）耦合於在該多個鄰近位元主動條狀物（例如，BL1與BL3）的相對側（例如，422與426）處的多個閘極，以便抵消在多個鄰近的位元主動條狀物（例如，BL1與BL3）的該多個第一側在多個閘極的多個位元串選擇結構（例如，SSL2與SSL3）上該正SSL電壓（VSSL）的影響。
第5A圖是繪示在該第二陣列配置（IDG）中的多個串選擇結構上的多個電壓的一表，其中該第二陣列配置用以在多個位元主動條狀物中選擇一特定位元主動條狀物。在如第5A圖所繪示的例子中，在一被選擇的主動帶（例如，BL2）的多個相對側上的該正SSL電壓（VSSL））值為3.3V，而鄰近於該被選擇的位元主動條狀物（例如，BL2）的多個未選擇的位元主動條狀物（例如，BL1與BL3）上的該關斷電壓（Vinhibit）的值為-7V。為了不選擇不鄰近於該被選擇的位元主動條狀物的多個位元主動條狀物（例如，BL4-6），施加約0伏特的電壓到耦合於不鄰近該被選擇的主動帶（例如，BL2）的該多個未選擇的位元主動條狀物（例如，BL4、BL5與BL6）該多個位元串選擇結構（例如，SSL5-7）。
因此，此處所描述之技術包含一半導體裝置，該半導體裝置包含一記憶體胞元陣列，該記憶體胞元陣列包含多個記憶體胞元的多個位元串的多個堆疊與多個位元線，而在該多個堆疊中的該多個位元串經由多個接墊耦合至該多個位元線，該多個接墊被設置在該多個堆疊中該多個位元串的一第一端處，而且該多個位元串選擇結構被設置於該多個接墊與在該多個堆疊中該多個位元串的該第一端之間，且為交錯地配置。一個交錯式配置包含一個佈局，其中該多個位元串選擇結構中的兩個位元串選擇結構係沿著該多個堆疊中的每一堆疊設置，在每一堆疊上的該兩個位元串選擇結構係沿著該多個堆疊偏移以便形成該交錯式配置。
而且，此處所描述之技術包含一半導體裝置，該半導體裝置包含耦合到多個位元串選擇結構的控制電路，其中該控制電路施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。一種製造一半導體裝置的方法，該方法包含提供耦合到多個位元串選擇結構的控制電路，其中該控制電路施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。一種操作一半導體裝置的方法，該方法包含施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。
第5B圖繪示用於第4圖所示之該多個位元串選擇結構的多個電流-電壓特性。從上到下，八個電流-電壓曲線對應至該關斷電壓Vinhibit=0V, -1V,…, -7V。如第4圖所示，施加一正SSL電壓（VSSL）到在一未被選擇的鄰近位元主動條狀物（例如，BL1）的一第一側（例如，422）處的閘極，並且施加一關斷電壓（Vinhibit）到在一未被選擇的鄰近位元主動條狀物（例如，BL1）的一相對側（例如，421）處的閘極。如第5B圖所示，在該第一側（例如，第4圖中之422）具有該正SSL電壓（例如，第5A圖中之VSSL=3.3V），而在該未被選擇的鄰近位元主動條狀物（例如，第4圖中之BL1）的該相對側（例如，第4圖中之421）處具有範圍介於-1V到-7V的該關斷電壓（Vinhibit），在一關斷狀態中用於該未被選擇的鄰近位元主動條狀物的汲極電流介於在Vinhibit=-7V處的約3x10-9安培以及在Vinhibit=-1V處的約10-7安培之間。在VSSL=3.3V處，在一接通狀態中用於一被選擇的位元主動條狀物的汲極電流（例如，第4圖的BL2）介於10-7至10-6安培之間。因此，用於該接通和該關斷狀態的該多個汲極電流是藉由小於約103的一因子而被區別，如此顯示相對差的電流接通/關斷特性。
第6圖為依據本技術的一實施例的包含多個交錯式配置的位元串選擇結構的3D NAND記憶體裝置的一陣列配置的例示佈局圖。用以參考，位於水平方向的「X」軸與在該結構中的該多個字元線（例如，第1圖中之125-1 WL至125-N WL或第6圖中之630）平行，而結構中位於水平方向的「Y」軸與在該結構中的該多個位元主動條狀物（例如，第1圖中之112-115或第6圖中之BL1-BL6）平行，並且位於垂直方向的「Z」軸與在該結構中的該多個字元線和該多個位元主動條狀物正交。
該裝置包含多個位元主動條狀物（例如，BL1-BL6），其中在該多個位元主動條狀物中的多個位元主動條狀物的一端一接墊（例如，610）耦接，並且另一端與一導電線路（例如，661）相連。該裝置包含多個字元線（例如，630）以及在該多個位元主動條狀物（例如，BL1-BL6）與該多個字元線（例如，630）之間的交叉點處的多個記憶體胞元。該裝置包含覆蓋在該多個字元線與該導電線路（例如，661）之間的該多個位元主動條狀物上的一水平接地選擇線GSL。該裝置包含多個位元串選擇結構（例如，SSL1-SSL7），該多個位元串選擇結構配置以做為該多個主動位元條狀物的多個側閘極，且這些側閘極被配置成一交錯狀。與第2圖中繪示的該第一陣列配置相對照，該多個主動位元條狀物具有位元線端到源極線端的一相同定向。例如，第6圖中的多個主動位元條狀物（例如，BL1-BL6）從在該頂部的該接墊（例如，610）延伸到該源極線，而在一定向中延伸，該源極線是連接至在該底端處的該導電線路（例如，661）。
該多個位元串選擇結構（例如，SSL1-SSL7）被配置以做為該多個主動位元條狀物（例如，BL1-BL6）中多個通道的多個側閘極，藉此形成多個位元串選擇開關。該多個位元串選擇結構是設置於該接墊（例如，610）與該多個記憶體胞元之間。該多個位元串選擇結構包含一第一子集合（例如，包含SSL1、SSL3、SSL5與SSL7）與一第二子集合（例如，包含SSL2、SSL4、SSL6與SSL8），該第一子集合設置於距該接墊（例如，610）一第一距離範圍（例如，D1）內，該第二子集合設置於距該接墊（例如，610）一第二距離範圍（例如，D2）內。該第一範圍與該第二範圍不同。該多個位元串選擇結構在該多個位元主動條狀物間具有足夠的長度使得該多個位元串選擇結構做為該多個位元主動條狀物中兩個鄰近的位元主動條狀物（例如，BL2和BL3）的該多個側閘極。
在一實施例中，該第一範圍與該第二範圍沿著主動位元條狀物（例如，BL1-BL6）的一方向能夠沒有互相重疊。例如，多個位元串選擇結構SSL5和SSL6能夠被置放使得在沿著該多個主動位元條狀物的一方向，該位元串選擇結構SSL6的一頂端646低於該位元串選擇結構SSL5的一底端645。
在另一替代實施例中，該第一範圍與該第二範圍能夠沿著主動位元條狀物的一方向具有部分重疊。例如，多個位元串選擇結構SSL5和SSL6能夠被置放使得在沿著該多個主動位元條狀物的一方向，該位元串選擇結構SSL6的該頂端646高於位元串選擇結構SSL5的該底端645。
在該多個主動位元條狀物中的多個主動位元條狀物（例如，BL2）在一第一側上是耦合到在該第一子集合（例如，SSL1、SSL3、SSL5與SSL7）和該第二子集合（例如，SSL2、SSL4、SSL6與SSL8）其一中的一位元串選擇結構（例如，SSL3），且在相對於該第一側的一第二側上是耦合到該第一子集合和該第二子集合其另一中的一位元串選擇結構（例如，SSL2）。在該多個位元串選擇結構中的不同位元串選擇結構是電性耦接至該多個主動位元條狀物中的不同對。例如，該位元串選擇結構SSL2是沿著一對主動位元條狀物BL1和BL2設置，然而該位元串選擇結構SSL3是沿著一對主動位元條狀物BL2和BL3設置。
該裝置包含填充在該多個主動位元條狀物中該多個主動位元條狀物之間的一絕緣材料690（例如，介於BL1和BL2之間和介於BL2和BL3之間），該絕緣材料690被配置使得該絕緣材料690距該接墊（例如，610）在該第一距離範圍（例如，D1）內被設置，該接墊（例如，610）鄰近於該多個主動位元條狀物（例如，BL2）的該第二（左）側，該多個主動位元條狀物（例如，BL2）與耦合到該第一（右）側的該多個位元串選擇結構（例如，SSL3）相對，且該絕緣材料690距該接墊在一第二距離範圍（例如，D2）內被設置，該接墊（例如，610）鄰近於該多個主動位元條狀物的該第一（右）側，該多個主動位元條狀物（例如，BL2）與耦合到該第二側（左）的該多個位元串選擇結構（例如，SSL2）相對。
在一實施例中，該接墊（例如，610）能夠具有約0.5微米（μm）的長度（例如，611）。該多個位元串選擇結構的一第一子集合（例如，SSL1、SSL3、SSL5與SSL7）中的每一串選擇結構能夠具有大約0.25微米的寬度W1。該多個串選擇結構的一第二子集合（例如，SSL2、SSL4與SSL6）中的每一串選擇結構能夠具有大約0.25微米的寬度W2。該多個寬度W2與W1能夠相同或不同。該多個寬度W1與W2係被選擇以足夠以此處所描述之方式操作來控制在該多個主動位元條狀物（例如，BL1-BL6）中的電流。
該多個水平字元線（例如，630）與絕緣材料（未繪示）交錯。每一水平字元線能夠具有大約33奈米（nm）的一字元線線寬（例如，632）。介於兩個字元線間的絕緣材料能夠具有大約33奈米的絕緣線寬（例如，634）。該水平接地選擇線GSL與該多個串選擇結構（SSL2、SSL4與SSL6）之間能設置有66個字元。該水平接地選擇線GSL能夠具有約0.25微米的長度（例如，651）。在該底部處的該共同接地線GND能夠具有約0.2微米的大小（例如，661）。
該多個位元串選擇結構在多個主動位元條狀物中選擇一特定主動位元條狀物。利用多個位元線中的一特定位元線、該特定主動位元條狀物與該多個字元線中的一特定字元線的一個組合選擇來辨識該多個記憶體胞元3D陣列的一特定記憶體胞元。例如，利用耦合至該接墊610的一特定位元線、耦合至該多個位元串選擇結構SSL2和SSL3和該水平接地選擇線GSL的一特定主動位元條狀物BL2與一特定字元線WL0來辯識位於該特定字元線WL0和該主動位元條狀物BL2的交叉點處的一特定記憶體胞元。
該記憶體裝置能夠進一步包含一額外的位元串選擇結構，該額外的位元串選擇結構在該多個位元串選擇結構中的一側上具有一末端位置，使得該額外的位元串選擇結構是僅沿著該多個主動位元條狀物的一個主動位元條狀物設置。例如，一額外的位元串選擇結構SSL1在該多個位元串選擇結構中的一左側上具有一末端位置，使得該額外的位元串選擇結構SSL1是僅沿著一個主動位元條狀物BL1設置。
該記憶體裝置能夠更進一步包含兩個額外的位元串選擇結構，該兩個額外的位元串選擇結構在該多個位元串選擇結構的多個相對側上具有多個末端位置，使得每一該兩個額外的位元串選擇結構是僅沿著該多個主動位元條狀物中的一個主動位元條狀物設置。例如，兩個額外的位元串選擇結構（SSL1和SSL7）在該多個位元串選擇結構中的一左側和一右側分別具有多個末端位置，使得該額外的位元串選擇結構SSL1是僅沿著一個主動位元條狀物BL1設置，並且該額外的位元串選擇結構SSL7是僅沿著一個主動位元條狀物BL6設置。
第6圖中所繪示的該3D NAND記憶體裝置的陣列效率較第4圖中所繪示的該3D NAND記憶體裝置的陣列效率稍微低一點，起因於第6圖中所繪示的該記憶體裝置中的該多個位元串選擇結構是沿著該多個主動位元條狀物的不同位置設置，而非如第4圖中的相同位置。例如，用於第6圖中所繪示的該3D NAND記憶體裝置的陣列效率為79.8%，其與用於第4圖中所繪示的該3D NAND記憶體裝置的陣列效率83.7%相比為較低。但遠較第1圖所繪示的該3D NAND記憶體裝置的陣列效率65.4%相比為較高。
該3D NAND記憶體裝置包含多個記憶體胞元的多個平面。多個位元線經由多個接墊（例如，610）在多記憶體胞元的該多個平面中選擇一個特定平面。該特定平面藉由多個位元串選擇結構、一水平接地選擇線GSL與多個字元線而被解碼。多個電壓能夠被施加至該多個位元串選擇結構以選擇或不選擇該多個主動位元條狀物中的一特定主動位元條狀物。
為了在該多個主動位元條狀物中選擇一個特定主動位元條狀物（例如，BL2），施加一個接通電壓（例如，VSSL）至該第一子集合中的一第一位元串選擇結構（例如，SSL3），該第一位元串選擇結構（例如，SSL3）被配置以在一第一側624上做為該特定主動位元條狀物的一側閘極，且施加該接通電壓到該第二子集合中的一第二位元串選擇結構（例如，SSL2），該第二位元串選擇結構（例如，SSL2）被配置以在一第二側623上做為該特定主動位元條狀物的一側閘極，該第二側623相對於該第一側624。
為了不選擇鄰近於該被選擇的特定主動位元條狀物的一第一鄰近主動位元條狀物和一第二鄰近主動位元條狀物，其中該第一鄰近主動位元條狀物（例如，BL1）是耦合至該第二子集合中的該第二位元串選擇結構（例如，SSL2），並且該第二鄰近主動位元條狀物（例如，BL3）是耦合至該第一子集合中的該第一位元串選擇結構（例如，SSL3），施加一關斷偏壓至該第一子集合中的一第三位元串選擇結構（例如，SSL1），該第三位元串選擇結構（例如，SSL1）被配置以做為該第一鄰近主動位元條狀物（例如，BL1）的一側閘極按照用於，並且施加該關斷偏壓至該第二子集合中的一第四位元串選擇結構（例如，SSL4），該第四位元串選擇結構（例如，SSL4）被配置以做為該第二鄰近主動位元條狀物（例如，BL3）的一側閘極。該關斷偏壓包含一接地電壓、一非負電壓與施加至該第三和該第四位元串選擇結構的一浮動狀態（高阻抗狀態或斷開狀態）的其中之一。雖然一非負關斷偏壓亦能夠與本技術一起工作，但本技術讓未使用負電壓來實施該多個SSL結構成為可能，如使用-7V來不選擇鄰近一選擇的主動帶的多個主動帶，如第4圖中描述的3D NAND記憶體裝置的該第二陣列配置所要求。
因此，與第4圖中所描述的3D NAND記憶體裝置的該第二陣列配置對照，為了不選擇鄰近於一被選擇的主動位元條狀物（例如，BL2）的多個鄰近的主動位元條狀物（例如，BL1和BL3），不需要在多個對應的鄰近位元串選擇結構（例如，SSL1和SSL4）上施加一負關斷電壓，該多個對應的鄰近串選擇結構（例如，SSL1和SSL4）是耦合至在該多個鄰近的主動位元條狀物（例如，BL1和BL3）的多個相對側（例如，621和626）處的多個側閘極。為了不選擇多個主動位元條狀物，施加一大約0伏特的電壓到該多個位元串選擇結構（例如，SSL1，SSL4-7），該多個位元串選擇結構（例如，SSL1，SSL4-7）耦合至不被選擇的該多個主動位元條狀物（例如，BL1和BL3-6），不管不被選擇的該多個主動位元條狀物是否鄰近於一被選擇的主動位元條狀物（例如，BL2）。
該多個主動位元條狀物（例如，BL1-BL6）和該接墊（例如，610）是設置在一多層結構的一層中，該多層結構包含多個層，該多個層包含個別的多個主動位元條狀物和接墊，且其中該多個位元串選擇結構中的多個位元串選擇結構（例如，SSL1-SSL7）經由該多個層在該對應的多個位元主動條狀物之間延伸，且該多個位元串選擇結構（例如，SSL1-SSL7）配置以做為該多個層中的多個主動位元條狀物的多個側閘極。
第7A圖為一表格，該表格繪示第6圖中所示的多個交錯式配置的串選擇結構上的電壓，以選擇一特定主動位元條狀物。在第7 A圖所繪示的例子中，在一被選擇的主動位元條狀物（例如，BL2）的多個相對側（例如，623與624）上的接通電壓（VSSL）的值為3.3V。為了不選擇其他的主動位元條狀物（例如，BL1與BL3-6），不管該其他的主動位元條狀物是否鄰近於該被選擇的主動位元條狀物（例如，BL2），施加一關斷偏壓至該對應的多個位元串選擇結構（例如，SSL1和SSL4-7）。該關斷偏壓包含一接地電壓、一非負電壓與一浮動狀態的其中之一。雖然一負關斷偏壓亦能夠與本技術一起工作，但該本技術讓未使用負電壓來實施該多個SSL結構成為可能，如使用-7V來不選擇鄰近一選擇的主動帶的多個主動帶，如第4圖中描述的3D NAND記憶體裝置的該第二陣列配置所要求。
第7B圖繪示第6圖中所示的多個交錯式配置的位元串選擇結構的多個電流-電壓特性。如第7B圖所示，具有處在大約0V或-2V的一關斷電壓（Vinhibit），在一接通狀態中用於一被選擇的交錯式配置的位元串選擇結構的該汲極電流能夠到達1e-5安培且具有大約1V的閘極臨界電壓Vt，且鄰近於該被選擇的交錯式配置的位元串選擇結構而用於多個未被選擇的交錯式配置的串選擇結構的該汲極電流在一關斷狀態中能夠低於1e-11安培。因此，用於該接通狀態和該關斷狀態的該多個汲極電流藉擁有106的開/關特性差異而予以區別，如此提供相較於第5B圖中所繪示之包含多個位元串選擇結構之該第二陣列配置的開/關特性為佳的開/關特性。
第8圖繪示如第6圖所示的包含多個交錯式配置的位元串選擇結構的一3D NAND記憶體裝置的該陣列配置的摻雜濃度的模擬結果。如第8圖所示，此處所描述的該多個位元串選擇結構中的多個鄰近的位元串選擇結構（例如，810、820和830）是沿著該多個主動位元條狀物（例如，815和825）的不同位置而設置，該多個主動位元條狀物（例如，815和825）是連接至一共用接地線（例如，860）。
如第8圖所繪示，多個主動位元條狀物（例如，815和825）具有每一立方公分體積大約5.1E+16 的n型摻雜濃度。多個交錯式配置的位元串選擇結構（例如，810、820和830）、多個字元線WL與多個接地選擇線GSL係耦合至該多個主動位元條狀物，並且具有每一立方公分體積大約5.0E+18 的p型摻雜濃度。
第9圖繪示如第6圖所示的包含多個交錯式配置的位元串選擇結構的一3D NAND記憶體裝置的該陣列配置的電子密度（e-density）輪廓的模擬結果。如第9圖所示，此處所描述的在該多個位元串選擇結構中的多個鄰近的位元串選擇結構（例如，910、920和930）是沿著該多個主動位元條狀物（例如，915和925）而在不同位置中設置，該多個主動位元條狀物（例如，915和925）是連接至一共用接地線（例如，960）。該主動位元條狀物915係以施加一接通電壓（VSSL）3.3V在該多個位元串選擇結構910和920上而被選擇，該多個位元串選擇結構910和920是沿著該主動位元條狀物915而設置在不同位置。主動位元條狀物925係以施加一0V的關斷電壓在該位元串選擇結構930上而未被選擇，該位元串選擇結構930是沿著該主動位元條狀物925的一側而設置。
如第9圖所示，在該被選擇的主動位元條狀物（例如，915）中的主動位元條狀物具有每一立方公分體積大約1.0E+18 的電子密度，然而在該未被選擇的主動位元條狀物（例如，925）中的該主動位元條狀物的一部分沿著該位元串選擇結構930具有每一立方公分體積大約1.0E+11 的電子密度。在該部分（例如，926和927）的兩端處，電子密度能夠為每一立方公分體積大約1.0E+18。因此，在該被選擇的主動位元條狀物中的電子密度是以大約1.0E+7倍高於沿著該位元串選擇結構930在該未被選擇的主動位元條狀物（例如，925）的該部分中的電子密度。
第10圖為依據本技術之一實施例之包含具有多個交錯式配置的位元串選擇結構的3D NAND記憶陣列的半導體裝置的示意圖。該半導體裝置1075包含在具有多個交錯式配置的串選擇結構的一半導體基板上的一3D NAND記憶體陣列1060（如此處所描述的實施），該多個交錯式配置的串選擇結構是沿著多記憶體胞元的多NAND位元串的多個主動位元條狀物而在不同位置中設置。一列解碼器1061是耦合至多個字元線1062，且是沿著在該記憶體陣列1060的多個列（rows）而配置。一行解碼器1063是耦合至多個SSL線1064，該多個SSL線1064包含多個交錯式配置的位元串選擇結構，該行解碼器1063沿著對應至該記憶體陣列1060中多個主動位元條狀物的多個行（columns）而被配置，以從該陣列1060中的該多個記憶體胞元讀取與程式化資料。一平面解碼器1058經由多個位元線1059耦合至該記憶體陣列1060中之多個平面。在該匯流排1065上供應多個位址給行解碼器1063、列解碼器1061與平面解碼器1058。在區塊1066中的多個感測放大器和多個資料輸入結構在此例子中是經由資料匯流排1067而耦合至該行解碼器1063。資料從積體電路1075上的輸入/輸出埠或從積體電路1075的內部或外部其他資料來源經由該資料輸入線1071來供應給在區塊1066中的該多個資料輸入結構。在繪示的實施例中，其他的電路1074被包含在該積體電路（比如一通用處理器或專用應用電路，或提供系統在一晶片上的功能性的多個模組的一組合，該功能性由該NAND快閃記憶體胞元陣列所支援）上。資料是經由資料輸出線1072從在區塊1066中的該多個感測放大器供應至積體電路1075上的多個輸入/輸出埠，或供應至該積體電路1075的內部或外部其他資料目的地。
在這個例子中所實施的一控制器使用偏壓配置狀態機1069來控制偏壓配置供應電壓（如讀取、清除、程式化、清除驗證與程式化驗證電壓）的施加，該偏壓配置供應電壓經由在區塊1068中的電壓供應或多個電壓供應而被產生或提供。
為了在該多個主動位元條狀物中選擇一特定主動位元條狀物，該控制器能夠施加一接通電壓到兩個位元串選擇結構，該兩個位元串選擇結構皆配置以做為該特定主動位元條狀物的多個側閘極。
為了在該多個位主動位元條狀物中不選擇一第二特定主動位元條狀物，該控制器能夠施加一關斷電壓至至少一位元串選擇結構，該至少一位元串選擇結構被配置以做為該第二特定主動位元條狀物的一側閘極。該關斷偏壓包含一接地電壓、一非負電壓與一浮動狀態的其中之一。
如本領域所熟知，該控制器能夠使用專用邏輯電路而被實施。在替代的實施例中，該控制器包含一通用處理器，該通用處理器可以在相同的積體電路上被實施，該相同的積體電路執行一電腦程式以控制該裝置的多個操作。在其他還有的實施例中，專用邏輯電路和通用處理器的組合可以被利用在該控制器的實施上。
雖然本技術係藉著參照以上描述的較佳實施例和例子揭露的，應理解的是這些例子係僅用來說明而非用以限制範圍。值得考慮的是，本領域習知技藝者可輕易的修改與組合，該些修改與組合亦在本發明的精神內，不脫離本發明以下申請專利範圍的範圍。
第1圖係繪示一個3D NAND記憶體陣列結構的側視圖。為了說明的目的，圖式中未繪示出絕緣材料以使額外的結構可以看得見。舉例來說，多個堆疊中介於多個位元主動條狀物（例如：112-115）之間的絕緣層被移除，且介於多個位元主動條狀物的多個堆疊間的絕緣層被移除。
多層陣列形成於一絕緣層上，且包含與該多個堆疊共形（conformal）的多個字元線125-1WL、…、125-N WL。該多個堆疊包含多個位元主動條狀物112、113、114、115。在相同平面中的多個位元主動條狀物藉由一接墊電性耦合在一起，該接墊被配置為具有用以接觸上方導線的一著陸區域。如第1圖所示，用於多個層的該多個接墊可被配置成多個階梯結構，且每一接墊上的該著陸區域具有一個或一個以上的金屬柱狀物, 用以連接上方的金屬導線。如果想要或需要一個特別的製程設定，該多個接墊與接墊上的著陸區域的著陸區域可被設計成除了一個簡單階梯以外的多個圖案。
繪示的字元線號碼，從整體結構的背面往正面由1到N漸增，適用於偶數的記憶體頁。對於奇數的記憶體頁，該字元線號碼從整體結構的背面往正面由N到1漸減。
多個接墊112A、113A、114A與115A連接到多個交替的位元主動條狀物，例如各層中的位元主動條狀物112、113、114與115。如繪示，這多個接墊112A、113A、114A與115A電性向上連接至用以連接到解碼電路的不同金屬位元線以在該陣列中選擇多個平面。這多個接墊112A、113A、114A與115A可在形成多個位元主動條狀物時一併同時完成。
多個接墊102B、103B、104B與105B終止其他交替的位元主動條狀物，例如在每一層中的多個位元主動條狀物102、103、104與105。如繪示，這多個接墊102B、103B、104B與105B電性連接至用以連接到解碼電路的不同位元線以在該陣列中選擇多個平面。這多個接墊102B、103B、104B與105B可在形成多個位元主動條狀物時一併同時完成。
任何給定的多個位元主動條狀物的堆疊耦合至該多個接墊112A、113A、114A與115A、或該多個接墊102B、103B、104B與105B，但是不會同時耦合至該兩組接墊。一個多個位元主動條狀物的一堆疊具有定向（位元線端到源極線端的定向、或源極線端到位元線端的定向）的所述兩種相對定向的其中之一。例如，多個位元主動條狀物112、113、114與115的該堆疊具有位元線端到源極線端的定向（orientation），而多個位元主動條狀物102、103、104與105的該堆疊具有源極線端到位元線端的定向。
多個位元主動條狀物112、113、114與115的該堆疊的一端與該多個接墊112A、113A、114A與115A耦接，通過位元串選擇線（SSL）閘極結構119、接地選擇線GSL126、字元線125-1 WL至125-N WL、接地選擇線GSL127，並且在另一端與源極線128相連。多個位元主動條狀物112、113、114與115的該堆疊沒有延伸至該多個接墊102B、103B、104B與105B。
多個位元主動條狀物102、103、104與105的該堆疊的一端與該多個接墊102B、103B、104B與105B耦接，通過位元串選擇線（SSL）閘極結構109、接地選擇線GSL127、字元線125-1 WL至125-N WL、接地選擇線GSL126，並且在另一端與源極線(被圖式的其他部分遮住)相連。多個位元主動條狀物102、103、104與105的該堆疊沒有延伸至該多個接墊112A、113A、114A與115A。
一記憶體材料層將該多個字元線125-1 WL至125-N WL與該多個位元主動條狀物112-115和102-105分開。多個接地選擇線GSL126和GSL127與該多個位元主動條狀物共形（conformal），與該多個字元線相似。
位元主動條狀物的每一堆疊的一端與多個接墊耦接，並且在另一端與一源極線相連。例如，多個位元主動條狀物112、113、114與115的該堆疊的一端與多個接墊112A、113A、114A與115A耦接，並且在另一端與源極線128相連。在第1圖的近端，位元主動條狀物的每相隔一個的堆疊的一端與該多個接墊102B、103B、104B與105B耦接，而位元主動條狀物的每相隔一個的堆疊的另一端與一分離的源極線相連。在第1圖的遠端，位元主動條狀物的每相隔一個的堆疊的一端與該多個接墊112A、113A、114A與115A耦接，且位元主動條狀物的每相隔一個的堆疊與一分離的源極線相連。
多個位元線與多個位元串選擇線是形成於金屬層ML1、ML2與ML3。多個電晶體是形成於介於該多個位元主動條狀物（例如，112-115）與該多個字元線125-1 WL至125-N WL間的交叉點處。在該多個電晶體中，該位元主動條狀物（例如，113）做為該裝置的通道區域。
多個位元串選擇結構（例如，119與109）在該多個字元線125-1 WL至125-N WL被定義的相同步驟之期間被圖案化。多個電晶體形成於介於該多個位元主動條狀物（例如，112-115）與該多個位元串選擇結構（例如，119與109）間的交叉點處。這多個電晶體做為耦合至解碼電路的位元選擇開關，用以在該陣列中選擇特定的堆疊。
第2圖繪示用於一手指形垂直閘（VG）3D NAND記憶體裝置的一第一陣列配置的佈局圖。用以參照，位於水平方向的「X」軸與在該結構中的該多個字元線（例如，第1圖中之125-1 WL至125-N WL與第2圖中之230）平行，而位於水平方向的「Y」軸與在該結構中的該多個位元主動條狀物（例如，第1圖中之112-115或第2圖中之BL1-BL6）平行，並且位於垂直方向的「Z」軸與在該結構中的該多個字元線和該多個位元主動條狀物正交。
在第2圖之佈局中，該陣列配置包含多個位元主動條狀物。該多個記憶體胞元設置於多個位元主動條狀物（例如，BL1-BL6）與多個字元線(例如，230)的多個交叉點處。多個鄰近的位元主動條狀物在相對定向（位元線端到源極線端的定向與源極線端到位元線端的定向）間交替。在該多個位元主動條狀物的一定向中，每相隔一個的位元主動條狀物由在頂部處的接墊（例如，210）延伸到在底部處的源極線。在該多個位元主動條狀物的一相對方向中，每相隔一個的位元主動條狀物由在該頂部的源極線延伸到在該底部的接墊（例如，215）。
覆蓋在該多個位元主動條狀物（例如，BL1-BL6）上的是多個水平字元線（例如，230）以及多個水平接地選擇線GSL（偶數）與GSL（奇數）。而且，覆蓋在該多個位元主動條狀物上的是多個位元串選擇線SSL閘極結構。在該多個位元主動條狀物的一定向中，該多個串選擇結構（例如，SSL1、SSL3與SSL5）覆蓋在該多個位元主動條狀物（例如，BL1、BL3與BL5）的該頂部處的每相隔一個的位元主動條狀物上。在該多個位元主動條狀物的該相對方向中，該多個位元串選擇結構（例如，SSL2、SSL4與SSL6）覆蓋在該多個位元主動條狀物（例如，BL2、BL4與BL6）的底部處的每相隔一個的位元主動條狀物上。在上述兩種的任一情況中，該多個位元串選擇結構控制介於任何位元主動條狀物與該位元主動條狀物的相對接墊（例如，210與215）之間的電性連接。
該多個接墊（例如，210與215）能夠具有大約0.5微米的長度（例如，211）。該多個位元串選擇結構（例如，SSL1-SSL6）均能夠具有大約0.25微米的長度（例如，241）。該多個水平接地選擇線GSL（奇數）和GSL（偶數）均能夠具有大約0.25微米的長度（例如，251）。介於在該多個位元主動條狀物（例如，BL1、BL3與BL5）的頂端處的該多個位元串選擇結構（例如，SSL1、SSL3與SSL5）與該水平接地選擇線GSL（奇數）之間的間隔220允許該多個位元主動條狀物（例如，BL2、BL4與BL6）的源極端被連接到多個接地接觸點GND。該間隔220能夠為大約0.4微米。介於在該多個位元主動條狀物（例如，BL2、BL4與BL6）的底端處的該多個位元串選擇結構（例如，SSL2、SSL4與SSL6）與該水平接地選擇線GSL（偶數）之間的間隔225，允許該多個位元主動條狀物（例如，BL1、BL3與BL5）的源極端被連接到多個接地接觸點GND。該間隔225能夠為大約0.4微米。
該多個水平字元線（例如，230）與絕緣材料（未繪示）交錯。每一水平字元線能夠具有大約33奈米（nm）或更小的字元線線寬（例如，232）。介於兩個字元線間的絕緣材料能夠具有大約33奈米或更小的絕緣線寬（例如，234）。該多個水平接地選擇線GSL（奇數）和GSL（偶數）之間可設置有66個字元線。該多個字元線能夠以自我對齊雙圖案化（SADP）製造。
第2圖繪示的3D NAND記憶體裝置的陣列效率是相對地低，因為該記憶體裝置在一定向中使用用於該多個位元主動條狀物的一組位元串選擇結構（例如，SSL1、SSL3與SSL5），並且在該相對定向中使用用於該多個位元主動條狀物的另一組位元串選擇結構（例如，SSL2、SSL4與SSL6）。該記憶體裝置在一定向中亦使用用於該多個位元主動條狀物的該水平接地選擇線GSL（偶數），並且在該相對定向中使用用於該多個位元主動條狀物的該水平接地選擇線GSL（奇數）。此外，該記憶體裝置在一定向中使用在該多個位元主動條狀物的的源極端處的一組接地接觸點（例如，BL1、BL3與BL5），並且在該相對定向中使用在該多個位元主動條狀物的的該源極端的另一組接地接觸點（例如，BL2、BL4與BL6）。該兩組SSL閘極結構、該兩個水平接地選擇線與該兩組接地接觸點降低該陣列效率。例如，第2圖中繪示的3D NAND記憶體裝置的該陣列效能能夠為65.4%，其中該陣列效率為多個記憶體胞元所使用的空間相對於多個記憶體胞元所使用的空間以及包含SSL/GSL閘極與該多個接墊的空間的比值。
該3D NAND記憶體裝置包含多個記憶體胞元的多個平面。多個位元線經由接墊（例如，第2圖中之210與215）而在多個記憶體胞元的該多個平面中選擇一特定平面。該特定平面藉由多個位元串選擇結構、多個水平接地選擇線GSL（奇數）與GSL（偶數）和多個字元線而被解碼。為了在每一平面中選擇一特定堆疊（例如，BL2），施加一正SSL電壓（VSSL）到該位元串選擇結構（例如，SSL2），該位元串選擇結構（例如，SSL2）是耦合於在該特定堆疊的多個相對側處的多個閘極。為了不選擇其他的堆疊（例如，BL1與BL3-6），施加一0伏特（0V）的電壓到耦合於在該其他的堆疊的多個相對側處的多個閘極的該多個位元串選擇結構（例如，SSL1與SSL3-6）。
第3圖為一表格，其繪示在該第一陣列配置中的多個串選擇結構上的多個電壓，其中該第一陣列配置用以選擇在多個記憶體胞元的多NAND位元串的多個堆疊中的一特定堆疊。第3圖的例子顯示，用於該正SSL電壓（VSSL）的值為3.3V。為了不選擇其他堆疊（例如，BL1與BL3-6），施加一大約0伏特的電壓至耦合於其他堆疊的該多個位元串選擇結構（例如，SSL1與SSL3-6）。
第4圖為用於一獨立雙閘極、垂直閘極（IDG、VG）3D NAND記憶體裝置的一第二陣列配置的佈局圖。用以參照，位於水平方向的「X」軸與在該結構中的該多個字元線（例如，第1圖中之125-1 WL至125-N WL或第4圖中之430）平行，而位於水平方向的「Y」軸與在該結構中的該多個位元主動條狀物（例如，第1圖中之112-115或第4圖中之BL1-BL6）平行，並且位於垂直方向的「Z」軸與在該結構中的該多個字元線和該多個位元主動條狀物正交。
在第4圖的佈局圖中，該陣列配置包含多個位元主動條狀物。記憶體胞元設置於多個位元主動條狀物(例如BL1-BL6)與字元線(例如430)的交叉點上。與第2圖中所繪示的在多個相對定向中延伸的該多個位元主動條狀物相對照，第4圖中的該多個位元主動條狀物（例如，BL1-BL6）從在該頂部處的該接墊（例如，410）到該源極線，在一定向中延伸，該源極線是連接到該底部處的一共用接地線GND。
覆蓋在該多個位元主動條狀物（例如，BL1-BL6）上的是該多個水平字元線（例如，430）以及該水平接地選擇線GSL。亦覆蓋在該多個位元主動條狀物上的是該多個位元串選擇結構（例如，SSL1-SSL7）。該多個位元串選擇結構（例如，SSL1-SSL7）覆蓋在該多個位元主動條狀物（例如，BL1-BL6）的該頂端處的該多個位元主動條狀物上。該多個位元串選擇結構控制在任何位元主動條狀物與該位元主動條狀物的對應接墊（例如，410）之間的電性連接。
該多個接墊（例如，410）能夠具有大約0.5微米（μm）的長度（例如，411）。該多個位元串選擇結構（例如，SSL1-SSL6）均能夠具有大約0.25微米的長度（例如，441）。該水平接地選擇線GSL能夠具有大約0.25微米的長度（例如，451）。在該底部處的該共用接地線GND能夠具有大約0.2微米的大小（例如，461）。
該多個水平字元線（例如，230）與絕緣材料（未繪示）交錯。每一水平字元線能夠具有大約33奈米（nm）的字元線線寬（例如，232）。介於兩個字元線間的絕緣材料能夠具有大約33奈米的絕緣線寬（例如，234）。該水平接地選擇線GSL與該多個串選擇結構（SSL1-SSL7）之間能設置有66個字元線。
相較於用在第2圖所繪示的3D NAND記憶體裝置的陣列效率，用在第4圖所繪示的3D NAND記憶體裝置的陣列效率是相對地高，起因於在第4圖中所繪示的該記憶體裝置使用用於該多個位元主動條狀物的一組串選擇結構，而非如第2圖所示使用兩組串選擇結構。第4圖中繪示的該記憶體裝置亦使用單一水平接地選擇線GSL，而非第2圖中雙水平接地選擇線GSL（偶數）與GSL（奇數）。此外，第4圖中繪示的該記憶體裝置使用用於該多個位元主動條狀物的單一共用接地線，而非如第2圖中所示在一定向中使用在該多個位元主動條狀物的該源極端處的一組接地接觸點，且在該相對定向中使用在該多個位元主動條狀物的該源極端處的另一組接地接觸點。結果是，第4圖中繪示的該記憶體裝置改善了該陣列效率。例如，第4圖中繪示的3D NAND記憶體裝置的陣列效率能夠為83.7%。
該3D NAND記憶體裝置包含多記憶體胞元的多個平面。多個位元線經由多個接墊410而在多記憶體胞元的該多個平面中選擇一特定平面，例如，該多個接墊410被配置成一階梯結構。該特定平面藉由多個位元串選擇結構、一水平接地選擇線GSL和多個字元線而被解碼。為了在每一平面中選擇一特定主動帶（例如，BL2），施加一正SSL電壓（VSSL）到耦合於在該特定位元主動條狀物（例如，BL2）的多個相對側（例如，423與424）處的多個位元串選擇結構（例如，SSL2與SSL3）。然而，該正SSL電壓（VSSL）亦施加至在多個鄰近位元主動條狀物（例如，BL1與BL3）的多個第一側（例如，422與425）。一般來說，為了有效關閉鄰近的位元主動條狀物，需要施加一個關斷電壓（Vinhibit）在多個對應的位元串選擇結構。針對圖4的結構, 為了不選擇鄰近於被選擇的位元主動條狀物（例如，BL2）的多個鄰近位元主動條狀物（例如，BL1與BL3），需要施加一負關斷電壓（Vinhibit）在多個對應鄰近的位元串選擇結構（例如，SSL1-SSL4）上，該多個對應鄰近的位元串選擇結構（例如，SSL1-SSL4）耦合於在該多個鄰近位元主動條狀物（例如，BL1與BL3）的相對側（例如，422與426）處的多個閘極，以便抵消在多個鄰近的位元主動條狀物（例如，BL1與BL3）的該多個第一側在多個閘極的多個位元串選擇結構（例如，SSL2與SSL3）上該正SSL電壓（VSSL）的影響。
第5A圖是繪示在該第二陣列配置（IDG）中的多個串選擇結構上的多個電壓的一表，其中該第二陣列配置用以在多個位元主動條狀物中選擇一特定位元主動條狀物。在如第5A圖所繪示的例子中，在一被選擇的主動帶（例如，BL2）的多個相對側上的該正SSL電壓（VSSL））值為3.3V，而鄰近於該被選擇的位元主動條狀物（例如，BL2）的多個未選擇的位元主動條狀物（例如，BL1與BL3）上的該關斷電壓（Vinhibit）的值為-7V。為了不選擇不鄰近於該被選擇的位元主動條狀物的多個位元主動條狀物（例如，BL4-6），施加約0伏特的電壓到耦合於不鄰近該被選擇的主動帶（例如，BL2）的該多個未選擇的位元主動條狀物（例如，BL4、BL5與BL6）該多個位元串選擇結構（例如，SSL5-7）。
因此，此處所描述之技術包含一半導體裝置，該半導體裝置包含一記憶體胞元陣列，該記憶體胞元陣列包含多個記憶體胞元的多個位元串的多個堆疊與多個位元線，而在該多個堆疊中的該多個位元串經由多個接墊耦合至該多個位元線，該多個接墊被設置在該多個堆疊中該多個位元串的一第一端處，而且該多個位元串選擇結構被設置於該多個接墊與在該多個堆疊中該多個位元串的該第一端之間，且為交錯地配置。一個交錯式配置包含一個佈局，其中該多個位元串選擇結構中的兩個位元串選擇結構係沿著該多個堆疊中的每一堆疊設置，在每一堆疊上的該兩個位元串選擇結構係沿著該多個堆疊偏移以便形成該交錯式配置。
而且，此處所描述之技術包含一半導體裝置，該半導體裝置包含耦合到多個位元串選擇結構的控制電路，其中該控制電路施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。一種製造一半導體裝置的方法，該方法包含提供耦合到多個位元串選擇結構的控制電路，其中該控制電路施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。一種操作一半導體裝置的方法，該方法包含施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。
第5B圖繪示用於第4圖所示之該多個位元串選擇結構的多個電流-電壓特性。從上到下，八個電流-電壓曲線對應至該關斷電壓Vinhibit=0V, -1V,…, -7V。如第4圖所示，施加一正SSL電壓（VSSL）到在一未被選擇的鄰近位元主動條狀物（例如，BL1）的一第一側（例如，422）處的閘極，並且施加一關斷電壓（Vinhibit）到在一未被選擇的鄰近位元主動條狀物（例如，BL1）的一相對側（例如，421）處的閘極。如第5B圖所示，在該第一側（例如，第4圖中之422）具有該正SSL電壓（例如，第5A圖中之VSSL=3.3V），而在該未被選擇的鄰近位元主動條狀物（例如，第4圖中之BL1）的該相對側（例如，第4圖中之421）處具有範圍介於-1V到-7V的該關斷電壓（Vinhibit），在一關斷狀態中用於該未被選擇的鄰近位元主動條狀物的汲極電流介於在Vinhibit=-7V處的約3x10-9安培以及在Vinhibit=-1V處的約10-7安培之間。在VSSL=3.3V處，在一接通狀態中用於一被選擇的位元主動條狀物的汲極電流（例如，第4圖的BL2）介於10-7至10-6安培之間。因此，用於該接通和該關斷狀態的該多個汲極電流是藉由小於約103的一因子而被區別，如此顯示相對差的電流接通/關斷特性。
第6圖為依據本技術的一實施例的包含多個交錯式配置的位元串選擇結構的3D NAND記憶體裝置的一陣列配置的例示佈局圖。用以參考，位於水平方向的「X」軸與在該結構中的該多個字元線（例如，第1圖中之125-1 WL至125-N WL或第6圖中之630）平行，而結構中位於水平方向的「Y」軸與在該結構中的該多個位元主動條狀物（例如，第1圖中之112-115或第6圖中之BL1-BL6）平行，並且位於垂直方向的「Z」軸與在該結構中的該多個字元線和該多個位元主動條狀物正交。
該裝置包含多個位元主動條狀物（例如，BL1-BL6），其中在該多個位元主動條狀物中的多個位元主動條狀物的一端一接墊（例如，610）耦接，並且另一端與一導電線路（例如，661）相連。該裝置包含多個字元線（例如，630）以及在該多個位元主動條狀物（例如，BL1-BL6）與該多個字元線（例如，630）之間的交叉點處的多個記憶體胞元。該裝置包含覆蓋在該多個字元線與該導電線路（例如，661）之間的該多個位元主動條狀物上的一水平接地選擇線GSL。該裝置包含多個位元串選擇結構（例如，SSL1-SSL7），該多個位元串選擇結構配置以做為該多個主動位元條狀物的多個側閘極，且這些側閘極被配置成一交錯狀。與第2圖中繪示的該第一陣列配置相對照，該多個主動位元條狀物具有位元線端到源極線端的一相同定向。例如，第6圖中的多個主動位元條狀物（例如，BL1-BL6）從在該頂部的該接墊（例如，610）延伸到該源極線，而在一定向中延伸，該源極線是連接至在該底端處的該導電線路（例如，661）。
該多個位元串選擇結構（例如，SSL1-SSL7）被配置以做為該多個主動位元條狀物（例如，BL1-BL6）中多個通道的多個側閘極，藉此形成多個位元串選擇開關。該多個位元串選擇結構是設置於該接墊（例如，610）與該多個記憶體胞元之間。該多個位元串選擇結構包含一第一子集合（例如，包含SSL1、SSL3、SSL5與SSL7）與一第二子集合（例如，包含SSL2、SSL4、SSL6與SSL8），該第一子集合設置於距該接墊（例如，610）一第一距離範圍（例如，D1）內，該第二子集合設置於距該接墊（例如，610）一第二距離範圍（例如，D2）內。該第一範圍與該第二範圍不同。該多個位元串選擇結構在該多個位元主動條狀物間具有足夠的長度使得該多個位元串選擇結構做為該多個位元主動條狀物中兩個鄰近的位元主動條狀物（例如，BL2和BL3）的該多個側閘極。
在一實施例中，該第一範圍與該第二範圍沿著主動位元條狀物（例如，BL1-BL6）的一方向能夠沒有互相重疊。例如，多個位元串選擇結構SSL5和SSL6能夠被置放使得在沿著該多個主動位元條狀物的一方向，該位元串選擇結構SSL6的一頂端646低於該位元串選擇結構SSL5的一底端645。
在另一替代實施例中，該第一範圍與該第二範圍能夠沿著主動位元條狀物的一方向具有部分重疊。例如，多個位元串選擇結構SSL5和SSL6能夠被置放使得在沿著該多個主動位元條狀物的一方向，該位元串選擇結構SSL6的該頂端646高於位元串選擇結構SSL5的該底端645。
在該多個主動位元條狀物中的多個主動位元條狀物（例如，BL2）在一第一側上是耦合到在該第一子集合（例如，SSL1、SSL3、SSL5與SSL7）和該第二子集合（例如，SSL2、SSL4、SSL6與SSL8）其一中的一位元串選擇結構（例如，SSL3），且在相對於該第一側的一第二側上是耦合到該第一子集合和該第二子集合其另一中的一位元串選擇結構（例如，SSL2）。在該多個位元串選擇結構中的不同位元串選擇結構是電性耦接至該多個主動位元條狀物中的不同對。例如，該位元串選擇結構SSL2是沿著一對主動位元條狀物BL1和BL2設置，然而該位元串選擇結構SSL3是沿著一對主動位元條狀物BL2和BL3設置。
該裝置包含填充在該多個主動位元條狀物中該多個主動位元條狀物之間的一絕緣材料690（例如，介於BL1和BL2之間和介於BL2和BL3之間），該絕緣材料690被配置使得該絕緣材料690距該接墊（例如，610）在該第一距離範圍（例如，D1）內被設置，該接墊（例如，610）鄰近於該多個主動位元條狀物（例如，BL2）的該第二（左）側，該多個主動位元條狀物（例如，BL2）與耦合到該第一（右）側的該多個位元串選擇結構（例如，SSL3）相對，且該絕緣材料690距該接墊在一第二距離範圍（例如，D2）內被設置，該接墊（例如，610）鄰近於該多個主動位元條狀物的該第一（右）側，該多個主動位元條狀物（例如，BL2）與耦合到該第二側（左）的該多個位元串選擇結構（例如，SSL2）相對。
在一實施例中，該接墊（例如，610）能夠具有約0.5微米（μm）的長度（例如，611）。該多個位元串選擇結構的一第一子集合（例如，SSL1、SSL3、SSL5與SSL7）中的每一串選擇結構能夠具有大約0.25微米的寬度W1。該多個串選擇結構的一第二子集合（例如，SSL2、SSL4與SSL6）中的每一串選擇結構能夠具有大約0.25微米的寬度W2。該多個寬度W2與W1能夠相同或不同。該多個寬度W1與W2係被選擇以足夠以此處所描述之方式操作來控制在該多個主動位元條狀物（例如，BL1-BL6）中的電流。
該多個水平字元線（例如，630）與絕緣材料（未繪示）交錯。每一水平字元線能夠具有大約33奈米（nm）的一字元線線寬（例如，632）。介於兩個字元線間的絕緣材料能夠具有大約33奈米的絕緣線寬（例如，634）。該水平接地選擇線GSL與該多個串選擇結構（SSL2、SSL4與SSL6）之間能設置有66個字元。該水平接地選擇線GSL能夠具有約0.25微米的長度（例如，651）。在該底部處的該共同接地線GND能夠具有約0.2微米的大小（例如，661）。
該多個位元串選擇結構在多個主動位元條狀物中選擇一特定主動位元條狀物。利用多個位元線中的一特定位元線、該特定主動位元條狀物與該多個字元線中的一特定字元線的一個組合選擇來辨識該多個記憶體胞元3D陣列的一特定記憶體胞元。例如，利用耦合至該接墊610的一特定位元線、耦合至該多個位元串選擇結構SSL2和SSL3和該水平接地選擇線GSL的一特定主動位元條狀物BL2與一特定字元線WL0來辯識位於該特定字元線WL0和該主動位元條狀物BL2的交叉點處的一特定記憶體胞元。
該記憶體裝置能夠進一步包含一額外的位元串選擇結構，該額外的位元串選擇結構在該多個位元串選擇結構中的一側上具有一末端位置，使得該額外的位元串選擇結構是僅沿著該多個主動位元條狀物的一個主動位元條狀物設置。例如，一額外的位元串選擇結構SSL1在該多個位元串選擇結構中的一左側上具有一末端位置，使得該額外的位元串選擇結構SSL1是僅沿著一個主動位元條狀物BL1設置。
該記憶體裝置能夠更進一步包含兩個額外的位元串選擇結構，該兩個額外的位元串選擇結構在該多個位元串選擇結構的多個相對側上具有多個末端位置，使得每一該兩個額外的位元串選擇結構是僅沿著該多個主動位元條狀物中的一個主動位元條狀物設置。例如，兩個額外的位元串選擇結構（SSL1和SSL7）在該多個位元串選擇結構中的一左側和一右側分別具有多個末端位置，使得該額外的位元串選擇結構SSL1是僅沿著一個主動位元條狀物BL1設置，並且該額外的位元串選擇結構SSL7是僅沿著一個主動位元條狀物BL6設置。
第6圖中所繪示的該3D NAND記憶體裝置的陣列效率較第4圖中所繪示的該3D NAND記憶體裝置的陣列效率稍微低一點，起因於第6圖中所繪示的該記憶體裝置中的該多個位元串選擇結構是沿著該多個主動位元條狀物的不同位置設置，而非如第4圖中的相同位置。例如，用於第6圖中所繪示的該3D NAND記憶體裝置的陣列效率為79.8%，其與用於第4圖中所繪示的該3D NAND記憶體裝置的陣列效率83.7%相比為較低。但遠較第1圖所繪示的該3D NAND記憶體裝置的陣列效率65.4%相比為較高。
該3D NAND記憶體裝置包含多個記憶體胞元的多個平面。多個位元線經由多個接墊（例如，610）在多記憶體胞元的該多個平面中選擇一個特定平面。該特定平面藉由多個位元串選擇結構、一水平接地選擇線GSL與多個字元線而被解碼。多個電壓能夠被施加至該多個位元串選擇結構以選擇或不選擇該多個主動位元條狀物中的一特定主動位元條狀物。
為了在該多個主動位元條狀物中選擇一個特定主動位元條狀物（例如，BL2），施加一個接通電壓（例如，VSSL）至該第一子集合中的一第一位元串選擇結構（例如，SSL3），該第一位元串選擇結構（例如，SSL3）被配置以在一第一側624上做為該特定主動位元條狀物的一側閘極，且施加該接通電壓到該第二子集合中的一第二位元串選擇結構（例如，SSL2），該第二位元串選擇結構（例如，SSL2）被配置以在一第二側623上做為該特定主動位元條狀物的一側閘極，該第二側623相對於該第一側624。
為了不選擇鄰近於該被選擇的特定主動位元條狀物的一第一鄰近主動位元條狀物和一第二鄰近主動位元條狀物，其中該第一鄰近主動位元條狀物（例如，BL1）是耦合至該第二子集合中的該第二位元串選擇結構（例如，SSL2），並且該第二鄰近主動位元條狀物（例如，BL3）是耦合至該第一子集合中的該第一位元串選擇結構（例如，SSL3），施加一關斷偏壓至該第一子集合中的一第三位元串選擇結構（例如，SSL1），該第三位元串選擇結構（例如，SSL1）被配置以做為該第一鄰近主動位元條狀物（例如，BL1）的一側閘極按照用於，並且施加該關斷偏壓至該第二子集合中的一第四位元串選擇結構（例如，SSL4），該第四位元串選擇結構（例如，SSL4）被配置以做為該第二鄰近主動位元條狀物（例如，BL3）的一側閘極。該關斷偏壓包含一接地電壓、一非負電壓與施加至該第三和該第四位元串選擇結構的一浮動狀態（高阻抗狀態或斷開狀態）的其中之一。雖然一非負關斷偏壓亦能夠與本技術一起工作，但本技術讓未使用負電壓來實施該多個SSL結構成為可能，如使用-7V來不選擇鄰近一選擇的主動帶的多個主動帶，如第4圖中描述的3D NAND記憶體裝置的該第二陣列配置所要求。
因此，與第4圖中所描述的3D NAND記憶體裝置的該第二陣列配置對照，為了不選擇鄰近於一被選擇的主動位元條狀物（例如，BL2）的多個鄰近的主動位元條狀物（例如，BL1和BL3），不需要在多個對應的鄰近位元串選擇結構（例如，SSL1和SSL4）上施加一負關斷電壓，該多個對應的鄰近串選擇結構（例如，SSL1和SSL4）是耦合至在該多個鄰近的主動位元條狀物（例如，BL1和BL3）的多個相對側（例如，621和626）處的多個側閘極。為了不選擇多個主動位元條狀物，施加一大約0伏特的電壓到該多個位元串選擇結構（例如，SSL1，SSL4-7），該多個位元串選擇結構（例如，SSL1，SSL4-7）耦合至不被選擇的該多個主動位元條狀物（例如，BL1和BL3-6），不管不被選擇的該多個主動位元條狀物是否鄰近於一被選擇的主動位元條狀物（例如，BL2）。
該多個主動位元條狀物（例如，BL1-BL6）和該接墊（例如，610）是設置在一多層結構的一層中，該多層結構包含多個層，該多個層包含個別的多個主動位元條狀物和接墊，且其中該多個位元串選擇結構中的多個位元串選擇結構（例如，SSL1-SSL7）經由該多個層在該對應的多個位元主動條狀物之間延伸，且該多個位元串選擇結構（例如，SSL1-SSL7）配置以做為該多個層中的多個主動位元條狀物的多個側閘極。
第7A圖為一表格，該表格繪示第6圖中所示的多個交錯式配置的串選擇結構上的電壓，以選擇一特定主動位元條狀物。在第7 A圖所繪示的例子中，在一被選擇的主動位元條狀物（例如，BL2）的多個相對側（例如，623與624）上的接通電壓（VSSL）的值為3.3V。為了不選擇其他的主動位元條狀物（例如，BL1與BL3-6），不管該其他的主動位元條狀物是否鄰近於該被選擇的主動位元條狀物（例如，BL2），施加一關斷偏壓至該對應的多個位元串選擇結構（例如，SSL1和SSL4-7）。該關斷偏壓包含一接地電壓、一非負電壓與一浮動狀態的其中之一。雖然一負關斷偏壓亦能夠與本技術一起工作，但該本技術讓未使用負電壓來實施該多個SSL結構成為可能，如使用-7V來不選擇鄰近一選擇的主動帶的多個主動帶，如第4圖中描述的3D NAND記憶體裝置的該第二陣列配置所要求。
第7B圖繪示第6圖中所示的多個交錯式配置的位元串選擇結構的多個電流-電壓特性。如第7B圖所示，具有處在大約0V或-2V的一關斷電壓（Vinhibit），在一接通狀態中用於一被選擇的交錯式配置的位元串選擇結構的該汲極電流能夠到達1e-5安培且具有大約1V的閘極臨界電壓Vt，且鄰近於該被選擇的交錯式配置的位元串選擇結構而用於多個未被選擇的交錯式配置的串選擇結構的該汲極電流在一關斷狀態中能夠低於1e-11安培。因此，用於該接通狀態和該關斷狀態的該多個汲極電流藉擁有106的開/關特性差異而予以區別，如此提供相較於第5B圖中所繪示之包含多個位元串選擇結構之該第二陣列配置的開/關特性為佳的開/關特性。
第8圖繪示如第6圖所示的包含多個交錯式配置的位元串選擇結構的一3D NAND記憶體裝置的該陣列配置的摻雜濃度的模擬結果。如第8圖所示，此處所描述的該多個位元串選擇結構中的多個鄰近的位元串選擇結構（例如，810、820和830）是沿著該多個主動位元條狀物（例如，815和825）的不同位置而設置，該多個主動位元條狀物（例如，815和825）是連接至一共用接地線（例如，860）。
如第8圖所繪示，多個主動位元條狀物（例如，815和825）具有每一立方公分體積大約5.1E+16 的n型摻雜濃度。多個交錯式配置的位元串選擇結構（例如，810、820和830）、多個字元線WL與多個接地選擇線GSL係耦合至該多個主動位元條狀物，並且具有每一立方公分體積大約5.0E+18 的p型摻雜濃度。
第9圖繪示如第6圖所示的包含多個交錯式配置的位元串選擇結構的一3D NAND記憶體裝置的該陣列配置的電子密度（e-density）輪廓的模擬結果。如第9圖所示，此處所描述的在該多個位元串選擇結構中的多個鄰近的位元串選擇結構（例如，910、920和930）是沿著該多個主動位元條狀物（例如，915和925）而在不同位置中設置，該多個主動位元條狀物（例如，915和925）是連接至一共用接地線（例如，960）。該主動位元條狀物915係以施加一接通電壓（VSSL）3.3V在該多個位元串選擇結構910和920上而被選擇，該多個位元串選擇結構910和920是沿著該主動位元條狀物915而設置在不同位置。主動位元條狀物925係以施加一0V的關斷電壓在該位元串選擇結構930上而未被選擇，該位元串選擇結構930是沿著該主動位元條狀物925的一側而設置。
如第9圖所示，在該被選擇的主動位元條狀物（例如，915）中的主動位元條狀物具有每一立方公分體積大約1.0E+18 的電子密度，然而在該未被選擇的主動位元條狀物（例如，925）中的該主動位元條狀物的一部分沿著該位元串選擇結構930具有每一立方公分體積大約1.0E+11 的電子密度。在該部分（例如，926和927）的兩端處，電子密度能夠為每一立方公分體積大約1.0E+18。因此，在該被選擇的主動位元條狀物中的電子密度是以大約1.0E+7倍高於沿著該位元串選擇結構930在該未被選擇的主動位元條狀物（例如，925）的該部分中的電子密度。
第10圖為依據本技術之一實施例之包含具有多個交錯式配置的位元串選擇結構的3D NAND記憶陣列的半導體裝置的示意圖。該半導體裝置1075包含在具有多個交錯式配置的串選擇結構的一半導體基板上的一3D NAND記憶體陣列1060（如此處所描述的實施），該多個交錯式配置的串選擇結構是沿著多記憶體胞元的多NAND位元串的多個主動位元條狀物而在不同位置中設置。一列解碼器1061是耦合至多個字元線1062，且是沿著在該記憶體陣列1060的多個列（rows）而配置。一行解碼器1063是耦合至多個SSL線1064，該多個SSL線1064包含多個交錯式配置的位元串選擇結構，該行解碼器1063沿著對應至該記憶體陣列1060中多個主動位元條狀物的多個行（columns）而被配置，以從該陣列1060中的該多個記憶體胞元讀取與程式化資料。一平面解碼器1058經由多個位元線1059耦合至該記憶體陣列1060中之多個平面。在該匯流排1065上供應多個位址給行解碼器1063、列解碼器1061與平面解碼器1058。在區塊1066中的多個感測放大器和多個資料輸入結構在此例子中是經由資料匯流排1067而耦合至該行解碼器1063。資料從積體電路1075上的輸入/輸出埠或從積體電路1075的內部或外部其他資料來源經由該資料輸入線1071來供應給在區塊1066中的該多個資料輸入結構。在繪示的實施例中，其他的電路1074被包含在該積體電路（比如一通用處理器或專用應用電路，或提供系統在一晶片上的功能性的多個模組的一組合，該功能性由該NAND快閃記憶體胞元陣列所支援）上。資料是經由資料輸出線1072從在區塊1066中的該多個感測放大器供應至積體電路1075上的多個輸入/輸出埠，或供應至該積體電路1075的內部或外部其他資料目的地。
在這個例子中所實施的一控制器使用偏壓配置狀態機1069來控制偏壓配置供應電壓（如讀取、清除、程式化、清除驗證與程式化驗證電壓）的施加，該偏壓配置供應電壓經由在區塊1068中的電壓供應或多個電壓供應而被產生或提供。
為了在該多個主動位元條狀物中選擇一特定主動位元條狀物，該控制器能夠施加一接通電壓到兩個位元串選擇結構，該兩個位元串選擇結構皆配置以做為該特定主動位元條狀物的多個側閘極。
為了在該多個位主動位元條狀物中不選擇一第二特定主動位元條狀物，該控制器能夠施加一關斷電壓至至少一位元串選擇結構，該至少一位元串選擇結構被配置以做為該第二特定主動位元條狀物的一側閘極。該關斷偏壓包含一接地電壓、一非負電壓與一浮動狀態的其中之一。
如本領域所熟知，該控制器能夠使用專用邏輯電路而被實施。在替代的實施例中，該控制器包含一通用處理器，該通用處理器可以在相同的積體電路上被實施，該相同的積體電路執行一電腦程式以控制該裝置的多個操作。在其他還有的實施例中，專用邏輯電路和通用處理器的組合可以被利用在該控制器的實施上。
雖然本技術係藉著參照以上描述的較佳實施例和例子揭露的，應理解的是這些例子係僅用來說明而非用以限制範圍。值得考慮的是，本領域習知技藝者可輕易的修改與組合，該些修改與組合亦在本發明的精神內，不脫離本發明以下申請專利範圍的範圍。
610．．．接墊
611．．．長度
621和626．．．相對側
623．．．第二側
624．．．第一側
630．．．字元線
632．．．字元線線寬
634．．．絕緣線寬
BL1-BL6．．．主動位元條狀物1-主動位元條狀物6
SSL1-SSL7．．．位元串選擇結構1-位元串選擇結構7
D1．．．第一距離範圍
D2．．．第二距離範圍
W1、W2．．．寬度
WL0．．．字元線0
Claims (1)
1. 一種半導體裝置，包括：
多個主動位元條狀物，其中該多個主動位元條狀物中的多個主動位元條狀物的一端與一接墊耦合在一起，且另一端與一導線而相連；
多個字元線；
多個記憶體胞元，位於該多個主動位元條狀物與該多個字元線間的交叉點處；以及
多個位元串選擇結構，其做為該多個主動位元條狀物中的主動位元條狀物的側閘極，該多個位元串選擇結構被配置成一交錯狀。
2. 如申請專利範圍第1項所述的裝置，其中該多個位元串選擇結構被配置以做為該多個主動位元條狀物中多個通道的多個側閘極，藉此形成多個位元串選擇開關。
3. 如申請專利範圍第1項所述的裝置，其中該多個位元串選擇結構被設置在該接墊與該多個記憶體胞元之間，該多個位元串選擇結構包含一第一子集合與一第二子集合，該第一子集合設置於距該接墊一第一距離範圍內，該第二子集合設置於距該接墊一第二距離範圍內，該第一距離範圍與該第二距離範圍不同。
4. 如申請專利範圍第3項所述的裝置，其中該多個主動位元條狀物中的多個主動位元條狀物在一第一側上耦合到該第一子集合和該第二子集合其一中的一位元串選擇結構，且在相對於該第一側的一第二側上耦合到該第一子集合和該第二子集合其另一中的一位元串選擇結構。
5. 如申請專利範圍第3項所述的裝置，包含填充在該多個主動位元條狀物中該多個主動位元條狀物之間的一絕緣材料，該絕緣材料被配置使得該絕緣材料在距該接墊該第一距離範圍內被設置，該接墊鄰近於該多個主動位元條狀物的該第二側，該多個主動位元條狀物與耦合到該第一側的該多個位元串選擇結構相對，且該絕緣材料在距該接墊一第二距離範圍內被設置，該接墊鄰近於該多個主動位元條狀物的該第一側，該多個主動位元條狀物與耦合到該第二側的該多個位元串選擇結構相對。
6. 如申請專利範圍第1項所述的裝置，其中該多個位元串選擇結構中的多個位元串選擇結構在該多個主動位元條狀物之間具有足夠的長度使得該多個位元串選擇結構的至少一些被配置以做為該多個主動位元條狀物中兩個鄰近的主動位元條狀物的該多個側閘極。
7. 如申請專利範圍第3項所述的裝置，其中該第一距離範圍與該第二距離範圍沒有重疊。
8. 如申請專利範圍第3項所述的裝置，其中該第一距離範圍與該第二距離範圍具有一部分重疊。
9. 如申請專利範圍第1項所述的裝置，其中該多個位元串選擇結構在該多個主動位元條狀物中選擇一特定主動位元條狀物。
10. 如申請專利範圍第9項所述的裝置，其中在多個位元線中的一特定位元線、該特定主動位元條狀物與在該多元字元線中的一特定字元線的一組合選擇辨識該多個記憶體胞元中的一特定記憶體胞元。
11. 如申請專利範圍第1項所述的裝置，其中該多個位元串選擇結構中的一特定位元串選擇結構控制該多個主動位元條狀物中一第一主動位元條狀物與一第二主動位元條狀物的導電性。
12. 如申請專利範圍第3項所述的裝置，更包含耦合到該多個位元串選擇結構的控制電路，且為了在該多個主動位元條狀物中選擇一特定主動位元條狀物，該控制電路施加一接通電壓到該第一子集合中的一第一位元串選擇結構，該第一位元串選擇結構配置以做為該特定主動位元條狀物的一側閘極，且該控制電路施加該接通電壓到該第二子集合中的一第二位元串選擇結構，該第二位元串選擇結構配置以做為該特定主動位元條狀物的一側閘極。
13. 如申請專利範圍第12項所述的裝置，為了不選擇鄰近於該特定主動位元條狀物的一第一鄰近主動位元條狀物與一第二鄰近主動位元條狀物，其中該第一鄰近主動位元條狀物耦合到該第二子集合中的該第二位元串選擇結構，且該第二鄰近主動位元條狀物耦合到該第一子集合中的該第一位元串選擇結構，該控制電路施加一關斷偏壓到該第一子集合中的一第三位元串選擇結構，該第三位元串選擇結構配置以做為該第一鄰近主動位元條狀物的一側閘極，且該控制電路施加該關斷偏壓到在該第二子集合中的一第四位元串選擇結構，該第四位元串選擇結構配置以做為該第二鄰近主動位元條狀物的一側閘極。
14. 如申請專利範圍第13項所述的裝置，其中該關斷偏壓包含一接地電壓、一非負電壓、與施加到該第三和該第四串位元選擇結構的一浮動狀態的其中之一。
15. 如申請專利範圍第1項所述的裝置，其中該多個主動位元條狀物與該接墊係設置在一多層結構的一層中，該多層結構包含多個層，該多個層包括個別的多個主動位元條狀物與接墊，且其中在該多個位元串選擇結構中的多個位元串選擇結構經由該多個層而在對應的多個主動位元條狀物之間被延伸，且被配置以做為該多個層中多個主動位元條狀物的多個側閘極。
16. 一種半導體裝置，包括：
多個主動位元條狀物，其中該多個主動位元條狀物中的多個主動位元條狀物的一端與一接墊耦合在一起，且另一端與一導線相連；
多個字元線；
多個記憶體胞元，位於該多個主動位元條狀物與該多個字元線間的交叉點處；
多個位元串選擇結構，其做為該多個主動位元條狀物中的主動位元條狀物的側閘極，該多個位元串選擇結構被配置成一交錯狀；以及
控制電路，其耦合到該多個位元串選擇結構，該控制電路被配置以藉由施加一接通電壓到兩個位元串選擇結構來接通一特定主動位元條狀物，該兩個位元串選擇結構被配置以做為該特定主動位元條狀物的多個側閘極。
17. 如申請專利範圍第16項所述的裝置，其中該控制電路被配置以藉由施加一關斷偏壓到至少一位元串選擇結構來關斷該多個主動位元條狀物中的一第二特定主動位元條狀物，該至少一位元串選擇結構被配置以做為該第二特定主動位元條狀物的一側閘極。
18. 如申請專利範圍第17項所述的裝置，其中該關斷偏壓包含一接地電壓、一非負電壓、與施加到該至少一位元串選擇結構的一浮動狀態的其中之一。
19. 一種操作一半導體裝置的方法，該半導體裝置包含多個主動位元條狀物、多個字元線、與該多個主動位元條狀物與該多個字元線之間的交叉點處的多個記憶體胞元，該方法包括：
施加多個電壓到多個位元串選擇結構，該多個位元串選擇結構配置以做為該多個主動位元條狀物中的主動位元條狀物的側閘極，該多個位元串選擇結構被配置成一交錯狀。
20. 如申請專利範圍第19項所述的方法，更包含：
施加一接通電壓到兩個位元串選擇結構以便選擇一特定主動位元條狀物，該兩個位元串選擇結構配置以做為該多個主動位元條狀物中該特定主動位元條狀物的多個側閘極。
21. 如申請專利範圍第19項所述的方法，更包含：
施加一接通電壓到一第一位元串選擇結構，該第一位元串選擇結構被配置以做為該多個主動位元條狀物中一特定主動位元條狀物的一第一側閘極；以及
施加一關斷偏壓到一第二位元串選擇結構，該第二位元串選擇結構被配置以做為該特定主動位元條狀物的一第二側閘極，
以便不選擇該特定主動位元條狀物，該特定主動位元條狀物鄰近於耦合到該第一側閘極的一被選擇的主動位元條狀物，且該特定主動位元條狀物鄰近於耦合到該第二側閘極的一未被選擇的主動位元條狀物。
22. 如申請專利範圍第19項所述的方法，更包含：
施加一關斷偏壓到至少一位元串選擇結構，該至少一位元串選擇結構被配置以做為該多個主動位元條狀物中一特定主動位元條狀物的一第一側閘極，以便不選擇該特定主動位元條狀物，該特定主動位元條狀物只鄰近於在該多個主動位元條狀物中其餘未被選擇的主動位元條狀物。
23. 一種操作一半導體裝置的方法，該半導體裝置包含多個主動位元條狀物、多個字元線、與該多個主動位元條狀物與該多個字元線之間的交叉點處的多個記憶體胞元，該方法包括：
施加多個電壓到多個位元串選擇結構，該多個位元串選擇結構配置以做為該多個主動位元條狀物中的主動位元條狀物的側閘極，該多個位元串選擇結構被配置成一交錯狀，以便不選擇在該多個主動位元條狀物中的一特定主動位元條狀物，該多個電壓包含一接通電壓與一關斷偏壓，該接通電壓被施加配置以做為該特定主動位元條狀物的一第一側閘極的一第一位元串結構，該關斷偏壓被施加到配置以做為該特定主動位元條狀物的一第二側閘極的一第二位元串選擇結構。
24. 一種半導體裝置，包括：
一記憶體胞元陣列，包含多個記憶體胞元串的多個堆疊與多個位元線，該多個堆疊中的該多個位元串經由多個接墊耦合到該多個位元線，該多個接墊被設置在該多個堆疊中該多個位元串的一第一端；以及
多個位元串選擇結構，其被設置於該多個接墊與該多個堆疊中該多個位元串的該第一端之間，且被交錯地配置。
25. 如申請專利範圍第24項所述的裝置，其中該多個位元串選擇結構中的兩個位元串選擇結構係沿著該多個堆疊中的每一堆疊設置，在每一堆疊上的該兩個位元串選擇結構係沿著該多個堆疊偏移以便形成一交錯配置。
26. 一種半導體裝置，包括：
一控制電路，耦合至多個位元串選擇結構，其中該控制電路施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。
27. 一種製造一半導體裝置的方法，包括：
提供一控制電路，該控制電路耦合至多個位元串選擇結構，其中該控制電路施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。
28. 一種操作一半導體裝置的方法，包括：
施加多個非零、接通狀態電壓至該多個位元串選擇結構中的兩個位元串選擇結構，該兩個位元串選擇結構皆鄰近於一被選擇的位元串，並且施加多個關斷電壓至該多個位元串選擇結構中的其餘位元串選擇結構以阻斷在其他位元串中的電流。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361778539P | 2013-03-13 | 2013-03-13 | |
| US13/887,019 US9536611B2 (en) | 2013-03-13 | 2013-05-03 | 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201436176A true TW201436176A (zh) | 2014-09-16 |
| TWI538171B TWI538171B (zh) | 2016-06-11 |
Family
ID=51526487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102131900A TWI538171B (zh) | 2013-03-13 | 2013-09-04 | 3d nand記憶體的陣列配置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9536611B2 (zh) |
| TW (1) | TWI538171B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9536611B2 (en) | 2013-03-13 | 2017-01-03 | Macronix International Co., Ltd. | 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line |
| US9508735B2 (en) * | 2013-09-19 | 2016-11-29 | Micron Technology, Inc. | Methods and apparatuses having strings of memory cells and select gates with double gates |
| US9019768B1 (en) | 2013-10-24 | 2015-04-28 | Macronix International Co., Ltd. | Split page 3D memory array |
| US9530503B2 (en) * | 2015-02-19 | 2016-12-27 | Macronix International Co., Ltd. | And-type SGVC architecture for 3D NAND flash |
| TWI603460B (zh) * | 2016-06-06 | 2017-10-21 | 旺宏電子股份有限公司 | 三維半導體元件 |
| KR102609348B1 (ko) * | 2016-10-26 | 2023-12-06 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US11302628B2 (en) * | 2020-07-09 | 2022-04-12 | Micron Technology, Inc. | Integrated assemblies having conductive-shield-structures between linear-conductive-structures |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080091416A (ko) * | 2008-08-14 | 2008-10-13 | 김성동 | 3차원 반도체 장치, 그 제조 방법 및 동작 방법 |
| KR101102548B1 (ko) * | 2010-04-30 | 2012-01-04 | 한양대학교 산학협력단 | 비휘발성 메모리장치 및 그 제조 방법 |
| JP5651415B2 (ja) * | 2010-09-21 | 2015-01-14 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US8503213B2 (en) * | 2011-01-19 | 2013-08-06 | Macronix International Co., Ltd. | Memory architecture of 3D array with alternating memory string orientation and string select structures |
| US9536611B2 (en) | 2013-03-13 | 2017-01-03 | Macronix International Co., Ltd. | 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line |
| US9147468B1 (en) * | 2014-05-21 | 2015-09-29 | Macronix International Co., Ltd. | Multiple-bit-per-cell, independent double gate, vertical channel memory |
-
2013
- 2013-05-03 US US13/887,019 patent/US9536611B2/en active Active
- 2013-09-04 TW TW102131900A patent/TWI538171B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI538171B (zh) | 2016-06-11 |
| US20140269077A1 (en) | 2014-09-18 |
| US9536611B2 (en) | 2017-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9893076B2 (en) | Access transistor of a nonvolatile memory device and method for fabricating same | |
| US9343152B2 (en) | Cell array with a manufacturable select gate for a nonvolatile semiconductor memory device | |
| US9583539B2 (en) | Word line connection for memory device and method of making thereof | |
| TWI538171B (zh) | 3d nand記憶體的陣列配置 | |
| CN102610259B (zh) | 存储装置以及操作该存储装置的方法 | |
| US9379129B1 (en) | Assist gate structures for three-dimensional (3D) vertical gate array memory structure | |
| US9721668B2 (en) | 3D non-volatile memory array with sub-block erase architecture | |
| CN102709269B (zh) | 改良位线电容单一性的3d阵列存储器装置 | |
| CN102194821B (zh) | 具有改良串行选择线和位线接触布局的三维存储阵列 | |
| CN103915441B (zh) | 一种存储装置及其制造方法 | |
| US20090230450A1 (en) | Non-volatile semiconductor storage device | |
| CN111564449B (zh) | 存储器元件及其制作方法 | |
| US10249642B2 (en) | Semiconductor memory device | |
| TWI453897B (zh) | 記憶裝置、其製造方法與操作方法 | |
| TW201639206A (zh) | 記憶裝置及其製造方法 | |
| TWI790698B (zh) | 包括三維記憶體元件的積體電路 | |
| KR20160138765A (ko) | 슬리밍 구조물을 포함하는 반도체 메모리 장치 | |
| TW201944541A (zh) | 具有複數個下選擇閘極的三維記憶體元件 | |
| CN104051466B (zh) | 3d nand存储器装置及其操作方法 | |
| CN105742287B (zh) | 存储器元件 | |
| CN102655152B (zh) | 存储装置、其制造方法与操作方法 | |
| US20150117101A1 (en) | Split page 3d memory array | |
| JP6031394B2 (ja) | ３ｄｎａｎｄフラッシュメモリ | |
| CN104701321B (zh) | 具有存储器阵列的集成电路及其操作方法 | |
| CN106158021B (zh) | 具有译码器及局部字符线驱动器的三维与非门存储器 |