TW201626568A

TW201626568A - 主動元件及應用其之高壓半導體元件

Info

Publication number: TW201626568A
Application number: TW104100023A
Authority: TW
Inventors: 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-01-05
Filing date: 2015-01-05
Publication date: 2016-07-16
Also published as: TWI565073B

Abstract

一種高壓半導體元件，包括一基板、一第一井具有第一導電態並自基板之表面向下延伸、複數個主動元件係彼此相距地形成於基板上，且相鄰的主動元件藉由一絕緣物而彼此電性絕緣。一主動元件包括一擴散區域摻雜第一導電態之不純物並自第一井之一表面向下延伸，一環型閘極形成於擴散區域內，以及具有第二導電態之一輕摻雜區域，輕摻雜區域自擴散區域之一表面向下延伸。其中，輕摻雜區域係偏離於絕緣物之一邊緣。

Description

主動元件及應用其之高壓半導體元件

【0001】

本發明是有關於一種主動元件及應用此主動元件之一高壓半導體元件，且特別是有關於一種可以支撐高電壓操作且無淺溝渠隔離邊緣效應(free of STI edge issue)之主動元件和應用此主動元件之高壓半導體元件。

【0002】

在超大型積體電路(Very-large-scale integration，VLSI)技術中，通常使用淺溝渠隔離(shallow-trench isolation，STI)隔絕主動元件(例如互補式金屬氧化物半導體之電晶體)而定義出通道寬度。然而，相關研究者已經發現STI邊緣會對應用元件造成許多嚴重問題。

【0003】

第1圖繪示一種半導體元件之傳統佈局。半導體元件包括多個主動元件10彼此相距地設置於一基板上，並皆位於具第一導電態之一第一井12中，例如NMOS元件的P型井中。再者，一輕摻雜區域(light doping region)具一第二導電態(例如N-)且位於P型井中並包圍所有的主動元件10和P型井接點(P-well contact)。相鄰的主動元件10係以STI電性隔離。各主動元件10包括具第一導電態之一擴散區域DIF，一第一接觸區域111(例如一汲極區域)與一第二接觸區域113(例如一源極區域)分別位於擴散區域DIF內，以及一多晶矽閘極PG (其上具有一閘極接點115)形成在第一接觸區域111和第二接觸區域113之間。對傳統的半導體元件而言，存在於相鄰主動元件10之間的STI會造成不希望出現的STI邊緣效應(STI edge issues)。

【0004】

第2圖是繪示一傳統半導體元件之多晶矽閘極及兩側之絕緣物的剖面示意圖。一多晶矽閘極PG係形成於一閘極氧化層GOX，通道135則位於多晶矽閘極PG下方和絕緣物STI之間。第3A圖為一典型的低壓(LV) NMOS電晶體之I_D -V_G 特性曲線，其中閘極氧化層GOX厚度為70Å，W/Lg=0.6µm /0.4µm，且該些曲線在一汲極偏壓(V_D ) 0.1V下量測而得。第3B圖為一典型的高壓(HV) NMOS電晶體之I_D -V_G 特性曲線，其中閘極氧化層GOX厚度為370Å，W/Lg=10µm/1.6µm，且該些曲線在一汲極偏壓(V_D ) 0.1V下量測而得。請參照第1圖至第3B圖。STI邊緣通常是半導體元件的”弱點”(如第2圖中圈選處)，會造成不正常的次臨界漏電流(subthreshold leakage current)和導致不希望出現的雙峰(double hump)次臨界I_D -V_G 特性曲線(如第3A圖和第3B圖中的曲線Process-1所示)。第3A圖和第3B圖中，曲線Process-1代表具雙峰漏電流之典型NMOS電晶體的I_D -V_G 特性曲線，曲線Process-2代表具有改良STI之典型NMOS電晶體的I_D -V_G 特性曲線，曲線Process-3代表具有改良STI和STI邊牆口袋摻雜(sidewall STI pocket implant)之典型NMOS電晶體的I_D -V_G 特性曲線。

【0005】

一般而言，STI邊緣通常會產生幾種非理想狀況，例如：(1)在STI邊牆上產生硼偏離(boron segregation)而導致P型井摻雜損失(p-well dosage loss)；(2) STI 引起的應力變化(STI induced stress)會影響臨界電壓(Vt)的穩定度；以及(3)一些界面陷阱(interface trap)或錯位會增加漏電流。這些狀況會造成不理想的次臨界特性和更高的漏電流問題。雖然，目前經常是應用一STI邊牆口袋摻雜(sidewall STI pocket implant)於結構的”弱點” 處 (如第2圖中圈選處)，以在STI邊牆處提高局部的井摻雜並抑制雙峰漏電流(double-hump leakage)(曲線Process-3)，結構仍有缺點，包括：(1)會降低高壓NMOS的接面崩潰(junction breakdown)，因為接面(輕摻雜NM)在STI邊緣處會看到更多的P型井摻雜，以及(2)當通道寬度尺寸縮小會產生嚴重的窄通道寬度效應(snarrow-width effect)。因此，STI邊牆口袋摻雜仍然影響了通道摻雜和臨界電壓的控制。

【0006】

本發明係有關於一種主動元件及應用其之一高壓半導體元件。實施例之主動元件係設計成可良好支撐高壓操作和免於傳統半導體元件遭遇到的STI邊緣效應(STI edge issues)問題。應用實施例之主動元件的高壓半導體元件係具有低漏電流和高崩潰電壓之特點。

【0007】

根據一實施例，係提出一種高壓半導體元件，包括一基板、一第一井具有第一導電態並自基板之表面向下延伸、複數個主動元件係彼此相距地形成於基板上，且相鄰的主動元件藉由一絕緣物而彼此電性絕緣。一主動元件包括一擴散區域(diffusion region)(主動區域)摻雜第一導電態之不純物並自第一井之一表面向下延伸，一環型閘極(ring gate)形成於擴散區域內，以及具有第二導電態之一輕摻雜區域(light doping region)，輕摻雜區域自擴散區域之一表面向下延伸。其中，輕摻雜區域係偏離(offset)於絕緣物之一邊緣。

【0008】

根據一實施例，係提出一種高壓半導體元件，包括一基板、一第一井具有一第一導電態並自基板之表面向下延伸、複數個主動元件係彼此相距地形成於基板上，且相鄰的主動元件藉由一絕緣物而彼此電性絕緣。一主動元件包括一擴散區域(主動區域)摻雜第一導電態之不純物並自第一井之一表面向下延伸，一閘極形成於擴散區域內，以及具有第二導電態之一輕摻雜區域，輕摻雜區域自擴散區域之一表面向下延伸。其中，輕摻雜區域係相應地位於擴散區域內。

【0009】

根據一實施例，係提出一種主動元件，包括一擴散區域摻雜具第一導電態之不純物並形成於一基板中，一環型閘極形成於擴散區域內，具有第二導電態之一輕摻雜區域自擴散區域之一表面向下延伸，具有第二導電態之一第一接點(first contact) 形成於輕摻雜區域內並偏離於輕摻雜區域之邊緣，和具有第二導電態之一第二接點(second contact)形成於擴散區域內，且第二接點位於被環型閘極所環繞之一第一區域，其中第二接點係偏離於環型閘極。其中，輕摻雜區域係偏離於擴散區域之一邊緣。

【0010】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

【0039】

10、20‧‧‧主動元件
12、PW‧‧‧第一井
111‧‧‧第一接觸區域
113‧‧‧第二接觸區域
115‧‧‧閘極接點
135‧‧‧通道
21‧‧‧(環型)閘極
21-a‧‧‧第一區域
21-b‧‧‧第二區域
22‧‧‧輕摻雜區域
24‧‧‧第一接點
26‧‧‧第二接點
27‧‧‧閘極接點
STI、30‧‧‧絕緣物
301‧‧‧絕緣物之邊緣
Sub‧‧‧基板
DIF‧‧‧擴散區域
PG‧‧‧多晶矽閘極
GOX‧‧‧閘極氧化層
Lg‧‧‧通道長度
D1‧‧‧輕摻雜區域偏離於絕緣物邊緣的距離
D2‧‧‧第一接點偏離於閘極的距離
D3‧‧‧第一接點偏離於輕摻雜區域邊緣的距離
W‧‧‧第一區域之寬度
W2‧‧‧第一區域之長度
I_corner‧‧‧角落電流
Ds‧‧‧相鄰主動元件的最小距離

【0011】

第1圖繪示一種半導體元件之傳統佈局。
第2圖是繪示一傳統半導體元件之多晶矽閘極及兩側之絕緣物的剖面示意圖。
第3A圖為一典型的低壓(LV) NMOS電晶體之I_D -V_G 特性曲線，其中閘極氧化層GOX厚度為70Å，W/Lg=0.6µm /0.4µm，且該些曲線在一汲極偏壓(V_D ) 0.1V下量測而得。
第3B圖為一典型的高壓(HV) NMOS電晶體之I_D -V_G 特性曲線，其中閘極氧化層GOX厚度為370Å，W/Lg=10µm/1.6µm，且該些曲線在一汲極偏壓(V_D ) 0.1V下量測而得。
第4圖係為本揭露一實施例之一半導體元件佈局及主動元件之示意圖。
第5圖繪示本揭露實施例之主動元件的源極和汲極之間汲極電流之示意圖。
第6圖為本揭露實施例之一具環型閘極電晶體和一傳統MOSFET電晶體佈局的I_D -V_G 特性曲線。
第7圖為本揭露實施例之一MOSFET電晶體佈局的I_D -V_G 特性曲線。第7圖係清楚顯示沒有雙峰漏電流產生，且實驗數值係與理論模型的模擬曲線理想重合。再者，當Vg低於0.7V時僅觀察到極低的漏電流值。
第8圖為一種NAND快閃記憶體之X-解碼器(XDEC)電路設計。

【0012】

在此揭露內容之實施例中，係提出一主動元件及應用其之一高壓半導體元件。實施例之主動元件的設計係可用來充分地支撐高操作電壓，藉由在一主動區域(active area，即擴散區域)內形成一輕摻雜區域(light doping region)(例如N-)，其中輕摻雜區域係偏離(offset)於用以使相鄰主動元件電性隔離之絕緣物(例如STI)的一邊緣。因此，應用實施例之半導體元件可以避免因絕緣物邊緣效應所造成的主動元件之電性劣化。本揭露之實施例可應用於許多不同態樣之高壓(HV)半導體元件，例如可支撐操作電壓高達約30V的高壓半導體元件。本揭露並不以某應用態樣為限。以下係提出實施例，配合圖示以詳細說明本揭露所提出之其中一種主動元件及一高壓半導體元件之新佈局。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、相關元素之尺寸和材料選擇等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。

【0013】

再者，本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構和製程加以變化與修飾，以符合實際應用之需要。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

【0014】

第4圖係為本揭露一實施例之一半導體元件佈局及主動元件之示意圖。實施例中，一半導體元件(例如高壓N型金屬氧化半導體，HVNMOS)包括一基板Sub，具有一第一導電態(例如P型)之一第一井PW，和複數個主動元件20係彼此相距地形成於基板Sub之第一井PW內。實施例中，兩相鄰主動元件20之間藉由一絕緣物20例如淺溝渠隔離(STI)而彼此電性絕緣。如第4圖所示，主動元件20之一係包括一擴散區域DIF (亦指主動元件20之一主動區域AA)摻雜第一導電態(例如P型)之不純物並自第一井PW之一表面向下延伸，一閘極(gate)21形成於擴散區域DIF內，一輕摻雜區域(light doping region)(如NM)22具有一第二導電態(例如N型)，且輕摻雜區域22自擴散區域DIF之一表面向下延伸。根據實施例，輕摻雜區域22係偏離(offset)於絕緣物30之一邊緣301有一距離(i.e. D1)，以避免STI邊緣效應(SIT edge issue)。一實施例中，擴散區域DIF的一邊界係相應於絕緣物30之邊緣301。

【0015】

一實施例中，閘極21例如是環狀結構，亦可稱為環型閘極(ring gate)。如第4圖所示，形成於擴散區域DIF內之環型閘極21係相應地位於輕摻雜區域22內並偏離(offset)於輕摻雜區域22。根據實施例，環型閘極21例如是由多晶矽製成。

【0016】

再者，主動元件20更包括具第二導電態(例如N型)之一第一接點(first contact)24(例如源極接點)，且第一接點24形成於輕摻雜區域22內並偏離於環型閘極21一距離(i.e. D2)。一實施例中，第一接點24係位於環型閘極21和輕摻雜區域22之邊緣之間，且偏離於環型閘極21之第一接點24亦偏離於輕摻雜區域22之邊緣(i.e. D3)，如第4圖所示。

【0017】

實施例中，主動元件20具有一第一區域(first region)21-a其被環型閘極21所環繞，和一第二區域(second region) 21-b其位於環型閘極21之外。且第二區域21-b係指輕摻雜區域22和環型閘極21之間的區域。

【0018】

實施例中，主動元件更包括具有第二導電態(例如N型)之一第二接點(second contact)(例如汲極接點)26，且第二接點26形成於擴散區域DIF內，且第二接點26位於被環型閘極21所環繞之第一區域21-a中。根據實施例，在第一區域21-a中的第二接點26係偏離於環型閘極21。

【0019】

一實施例中，主動元件係包括具有第二導電態之四個第一接點24形成於第二區域21-b。如第4圖所示，四個第一接點24可以沿著環型閘極21之側邊分佈並偏離於環型閘極21。例如，若閘極21是如第4圖繪示之方形環狀，則各第一接點24可分別對應環型閘極21的一側邊，且其位置係偏離於環型閘極21一距離(i.e. D2)。

【0020】

再者，主動元件20更包括一閘極接點27，其對應地位於環型閘極21處。然而，閘極接點27並不限制於第4圖中所繪示之位置，也可能形成於其他位置，只要閘極接點27能與閘極21電性連接即可。

【0021】

在製造過程中，在對應第一區域21-a和第二區域21-b的開口形成後，係以摻雜少量第二導電態(如N-)不純物之方式於閘極21下方處形成輕摻雜區域22(輕摻雜區域22範圍如第4圖所示)。接著，定義第一接點24和第二接點26，例如於對應第一區域21-a之開口處形成適當尺寸的間隔物(spacers，如氧化物)以定義出第二接點26。第一接點24、第二接點26和閘極接點27的位置決定後，以插塞植入(plug implant)方式摻雜高濃度之第二導電態不純物(如N+)於該些接點下方。然而，本揭露並不限於此製造方式。如前敘述之步驟僅為舉例說明之用，可視實際應用之條件所需而做適當的調整或變化。

【0022】

根據上述實施例之主動元件20，環型閘極21係位於輕摻雜區域22內，輕摻雜區域22係位於擴散區域DIF內。主動元件20之輕摻雜區域22係偏離(offset)於絕緣物30之一邊緣301有一距離D1，因此可解決STI邊緣效應的問題。再者，位於輕摻雜區域22內的主動元件20之第一接點24係偏離(offset)於環型閘極21，因此可減少閘極引發汲極漏電流(gate induced drain leakage，GIDL)的崩潰效應。

【0023】

位於第二區域21-b的第一接點24和位於第一區域21-a的第二接點26例如分別是做為主動元件20的源極和汲極。再者，主動元件20的環型閘極21係具有一通道長度(channel length，Lg)，且通道長度係對應環型閘極21之一寬度。再者，具有第二導電態之第一接點24係偏離於環型閘極21之通道長度(Lg)。一實施例中，環型閘極21之通道長度(Lg)例如是約1.6µm。足夠的通道長度(Lg)可以支撐半導體元件的高壓操作，避免在高壓操作下產生電荷擊穿(punch-through)而損壞主動元件20。

【0024】

實施例中，第一區域21-a在沿著第一方向(如x-方向)具有一寬度W，在沿著第二方向(如y-方向)具有一長度W2。寬度W和長度W2可以相等或不相等，本揭露對此並沒有限制。在一實施例中，寬度W係相等於長度W2，而有效通道寬度則約4W。一實施例中，寬度W和長度W2皆約1.7µm，有效通道寬度則約6.8µm (=4W)。實施例之主動元件20具有足夠的通道寬度可以滿足的中心的汲極接點和汲極偏移距離之要求。

【0025】

第5圖繪示本揭露實施例之主動元件的源極和汲極之間汲極電流之示意圖。第5圖與第4圖中相同的元件係沿用相同標號以清楚呈現實施例，實施例之結構細節已記述如前，在此不再贅述。請同時參照第4圖和第5圖。

【0026】

如第5圖所示，汲極電流自第一接點24(如源極接點)朝第二接點26(如汲極接點)流動。根據實施例的設計，在主動元件20(如電晶體)內並沒有STI邊緣存在，因此實施例之元件沒有STI邊緣效應的問題，也沒有雙峰漏電流(double-hump leakage)的問題產生。流動路徑較長的角落電流，I_corner ，其有效通道長度等於，因此角落電流不會造成漏電流。實施例中，輕摻雜區域22(即輕摻雜淺接面)係偏離(offset)於絕緣物30之邊緣301，可以減小輕摻雜區域22對STI邊緣崩潰的衝擊。

【0027】

第6圖為本揭露實施例之一具環型閘極電晶體和一傳統MOSFET電晶體佈局的I_D -V_G 特性曲線。曲線(C)代表傳統MOSFET電晶體佈局的I_D -V_G 特性曲線，曲線(R-G)代表實施例之具環型閘極電晶體的 I_D -V_G 特性曲線。由於實施例中輕摻雜區域22是遠離STI邊緣和遠離應用在STI邊牆的”弱點”處的口袋摻雜(sidewall STI pocket implant)，因此實施例之具環型閘極電晶體可以有效提高崩潰電壓。

【0028】

第7圖為本揭露實施例之一MOSFET電晶體佈局的I_D -V_G 特性曲線。第7圖係清楚顯示沒有雙峰漏電流產生，且實驗數值係與理論模型的模擬曲線理想重合。再者，當Vg低於0.7V時僅觀察到極低的漏電流值。

【0029】

第8圖為一種NAND快閃記憶體之X-解碼器(XDEC)電路設計。在 NAND快閃記憶體之X-解碼器設計中，第8圖中之元件(1)和(2)是承受了最強的接面偏壓，因此兩元件對整體設計來說是至關重要的。對元件(1)而言，此空乏型(depletion-mode) HVNMOS必須能承受接面的Vpp高電壓。對元件(2)而言，此NMOS必須能承受接面的Vdd高電壓。而實施例之主動元件具有可降低GIDL(閘極引起汲極漏電流，gate induced drain leakage)所引起之崩潰，和增加元件崩潰電壓的特點，因此實施例之元件設計特別適合應用於如第8圖所示之元件(1)和(2)的設計，以使元件(1)和(2)具有強力的結構而沒有STI邊緣引起的問題和變異。雖然，元件(1)和(2)的結構可能會佔據NAND快閃記憶體之X-解碼器的一些空間，但在如第8圖所示之電路區塊中僅需要各一個元件(1)和(2)，因此這兩個元件而使佈局面積增加的幅度是在可忍受範圍內的。

【0030】

以下係提出一NAND快閃記憶體電路之高壓NMOS元件(能支撐約31V的高壓操作)且沒有STI邊緣效應的其中一種設計規則。但，以下提出之相關參數數值係僅為例示之用，並非限制保護範圍之用。請同時參照第4圖，其中一主動元件20係具有環型閘極之設計。

【0031】

一實施例之一高壓半導體元件中，主動元件之輕摻雜區域22係偏離於絕緣物30之邊緣301於一距離D1，且此距離D1在約0.1µm到約0.4µm範圍。一實施例中，主動元件之輕摻雜區域22係偏離於絕緣物30之邊緣301約0.2µm 的距離D1。

【0032】

一實施例之一高壓半導體元件中，第一接點24(例如N+)係形成於輕摻雜區域22內，並偏離於環型閘極(例如Poly) 於一距離D2，且此距離D2在約0.4µm到約1.2µm範圍，因而可降低GIDL(閘極引起汲極漏電流，gate induced drain leakage)所引起之崩潰。一實施例中，主動元件之第一接點24係偏離於環型閘極21約0.8µm 的距離D2。

【0033】

一實施例之一高壓半導體元件中，第一接點24係偏離於輕摻雜區域22約0.2µm的距離D3。再者，一實施例中，接點的最小尺寸，例如第二接點26(ex: 汲極)和/或閘極接點27的最小尺寸，其寬度約0.1µm，面積例如是約0.1µm×0.1µm。

【0034】

一實施例之一高壓半導體元件中，其通道長度(Lg)可約1.2µm至約5µm以支撐高壓操作。在一可支撐最大操作電壓31V之HVNMOS的實施例中，通道長度(Lg)例如約1.6µm。對空乏型(depletion-mode) HVNMOS(埋設通道元件)而言，通道長度(Lg)可放大到約4µm。

【0035】

再者，一實施例之一高壓半導體元件中，環型閘極21的寬度W(假設W=W2)係約1.5µm到約3µm之範圍。一實施例中，環型閘極21的寬度W約1.7µm。另外，兩相鄰主動元件20 之間在空間上的最小距離Ds係大於約0.6µm以達到場絕緣；例如，HVNMOS的兩主動區域(即兩擴散區域DIF)之間的最小距離Ds係約0.8µm。再者，主動元件20的設置間距(pitch)例如是約0.8µm，適合應用於具方塊長度約8µm之NAND快閃記憶體的設計。

【0036】

雖然上述實施例中係以第一井具有P型導電態和輕摻雜區域22具有N-導電態，但本揭露並不以此為限。對一PMOS製程(雖然它比較沒有崩潰的問題)，亦可應用本揭露，只要反轉井和接面的摻雜導電態即可。例如NMOS元件的P型井和N型輕摻雜區域22，在PMOS元件時以N型井和P型輕摻雜區域取代即可。

【0037】

綜上所述，應用實施例之主動元件的高壓半導體元件，係藉由在主動區域(即擴散區域DIF)中形成輕摻雜區域22，且輕摻雜區域22係偏離於絕緣物(如STI)之邊緣，而可良好支撐高電壓操作。一實施例中，主動元件之閘極21係可設計為環型，形成於輕摻雜區域22中並位於閘極21外側的接點(如第一接點24)係偏離於閘極21(環型閘極)，因而降低GIDL所引起之崩潰。應用實施例之主動元件的高壓半導體元件成功地解決了傳統半導體元件會遭遇到STI邊緣效應的問題，例如雙峰次臨界漏電流(double-hump subthreshold leakage)和崩潰電壓下降等等。再者，模擬實驗的結果(如第7圖)也證明了，可應用於高壓半導體元件的實施例之主動元件亦具有極低漏電流的優點。

【0038】

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20‧‧‧主動元件

21‧‧‧(環型)閘極

21-a‧‧‧第一區域

22‧‧‧輕摻雜區域

24‧‧‧第一接點

27‧‧‧閘極接點

301‧‧‧絕緣物之邊緣

W2‧‧‧第一區域之長度

D1‧‧‧輕摻雜區域偏離於絕緣物邊緣的距離

D2‧‧‧第一接點偏離於閘極的距離

D3‧‧‧第一接點偏離於輕摻雜區域邊緣的距離

Ds‧‧‧相鄰主動元件的最小距離

PW‧‧‧第一井

Sub‧‧‧基板

21-b‧‧‧第二區域

DIF‧‧‧擴散區域

26‧‧‧第二接點

30‧‧‧絕緣物

Lg‧‧‧通道長度

W‧‧‧第一區域之寬度

Claims

【第1項】

一種高壓半導體元件，包括：
一基板；
一第一井具有一第一導電態並自該基板之一表面向下延伸；
複數個主動元件係彼此相距地形成於該基板上，且相鄰該些主動元件藉由一絕緣物而彼此電性絕緣，該些主動元件之一包括：
一擴散區域(diffusion region)摻雜該第一導電態之不純物並自該第一井之一表面向下延伸；
一環型閘極(ring gate)形成於該擴散區域內；和
一輕摻雜區域(light doping region)具有一第二導電態，該輕摻雜區域自該擴散區域之一表面向下延伸，且該輕摻雜區域係偏離(offset)於該絕緣物之一邊緣。
【第2項】

如申請專利範圍第1項所述之高壓半導體元件，其中所述之該主動元件更包括具有該第二導電態之一第一接點(first contact)，該第一接點形成於該輕摻雜區域內並偏離於該環型閘極。
【第3項】

如申請專利範圍第2項所述之高壓半導體元件，其中該第一接點位於該環型閘極和該輕摻雜區域之一邊緣之間，且該第一接點係偏離於該環型閘極和偏離於該輕摻雜區域之該邊緣。
【第4項】

如申請專利範圍第2項所述之高壓半導體元件，其中所述之該主動元件更包括一第二接點(second contact)具有該第二導電態，該第二接點係形成於該擴散區域內，且該第二接點位於被該環型閘極所環繞之一第一區域(first region)，其中該第二接點係偏離於該環型閘極。
【第5項】

如申請專利範圍第1項所述之高壓半導體元件，其中該輕摻雜區域和該環型閘極之間係定義一第二區域(second region)，所述之該主動元件更包括具有該第二導電態之四個第一接點形成於該第二區域，其中四個該些第一接點係沿著該環型閘極之側邊分佈且偏離於該環型閘極。
【第6項】

如申請專利範圍第1項所述之高壓半導體元件，其中該輕摻雜區域係相應地位於該擴散區域內，該環型閘極係相應地位於該輕摻雜區域內。
【第7項】

如申請專利範圍第1項所述之高壓半導體元件，其中該主動元件之該環型閘極沿著其一寬度係具有一通道長度(channel length，Lg)，且所述之該主動元件更包括具有該第二導電態之一第一接點(first contact)，該第一接點係偏離於該環型閘極之該通道長度。
【第8項】

一種高壓半導體元件，包括：
一基板；
一第一井具有一第一導電態並自該基板之一表面向下延伸；
複數個主動元件係彼此相距地形成於該基板上，且相鄰該些主動元件藉由一絕緣物而彼此電性絕緣，該些主動元件之一包括：
一擴散區域(diffusion region)摻雜該第一導電態之不純物並自該第一井之一表面向下延伸；
一閘極(gate)形成於該擴散區域內；和
一輕摻雜區域(light doping region)具有一第二導電態，該輕摻雜區域自該擴散區域之一表面向下延伸，且該輕摻雜區域係相應地位於該擴散區域內。
【第9項】

如申請專利範圍第8項所述之高壓半導體元件，其中該輕摻雜區域係偏離於該絕緣物之一邊緣。
【第10項】

如申請專利範圍第9項所述之高壓半導體元件，其中該主動元件之該閘極係為一環型閘極，所述之該主動元件更包括：
具有該第二導電態之一第一接點(first contact)，該第一接點形成於該輕摻雜區域內並位於該環型閘極和該輕摻雜區域之一邊緣之間，且該第一接點係偏離於該環型閘極和偏離於該輕摻雜區域之該邊緣；以及
具有該第二導電態之一第二接點(second contact)，該第二接點係形成於該擴散區域內並位於被該環型閘極所環繞之一第一區域(first region)，其中該第二接點係偏離於該環型閘極。