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TW201624712A - 磊晶結構及其製程用以形成鰭狀場效電晶體 - Google Patents

磊晶結構及其製程用以形成鰭狀場效電晶體 Download PDF

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TW201624712A
TW201624712A TW103145831A TW103145831A TW201624712A TW 201624712 A TW201624712 A TW 201624712A TW 103145831 A TW103145831 A TW 103145831A TW 103145831 A TW103145831 A TW 103145831A TW 201624712 A TW201624712 A TW 201624712A
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李鎮全
呂水煙
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聯華電子股份有限公司
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Abstract

一種磊晶製程包含有下述步驟，用以形成一鰭狀場效電晶體。首先，形成複數個鰭狀結構於一基底上以及形成一抑制層於此些鰭狀結構之間的基底上。接著，形成一磊晶結構於各鰭狀結構上。本發明更提供一種磊晶結構，以前述之磊晶製程形成。此磊晶結構包含複數個鰭狀結構、一抑制層以及一磊晶結構。此些鰭狀結構位於一基底上。抑制層設置於此些鰭狀結構之間的基底上。磊晶結構設置於各鰭狀結構上。

Description

磊晶結構及其製程用以形成鰭狀場效電晶體
本發明係關於一種磊晶結構及其製程用以形成鰭狀場效電晶體，且特別係關於一種磊晶結構及其製程用以形成鰭狀場效電晶體，其形成抑制層以限制磊晶結構的成長範圍。
在積體電路的製造過程中，場效電晶體(field effect transistor)是一種極重要的電子元件，而隨著半導體元件的尺寸越來越小，電晶體的製程也有許多的改進，以製造出體積小而高品質的電晶體。例如，為了提高場效電晶體的效能，目前已逐漸發展出各種多閘極場效電晶體元件(multi-gate MOSFET)。多閘極場效電晶體元件包含以下幾項優點。首先，多閘極場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於立體結構增加了閘極與基底的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering，DIBL)效應以及短通道效應(short channel effect)；此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。
另一方面，隨著半導體製程進入到深次微米時代，例如65奈米(nm)以下之製程，對於MOS電晶體元件的驅動電流(drive current)的提昇已顯得日益重要。為了改善元件的效能，目前業界已發展出所謂的「應變矽 (strained-silicon)技術」，其原理主要是使閘極通道部分的矽晶格產生應變，使電荷在通過此應變之閘極通道時的移動力增加，進而達到使MOS電晶體運作更快的目的。
在目前已知的技術中，已有使用應變矽(strained silicon)作為基底的MOS電晶體，其利用矽鍺(SiGe)或矽碳(SiC)的晶格常數與單晶矽(single crystal Si)不同的特性，使矽鍺磊晶結構或矽碳磊晶結構產生結構上應變而形成應變矽。由於矽鍺磊晶結構或矽碳磊晶結構的晶格常數(lattice constant)比矽大或小，這使得矽的帶結構(band structure)發生改變，而造成載子移動性增加，因此可增加MOS電晶體的速度。
本發明提供一種磊晶結構及其製程用以形成鰭狀場效電晶體，其形成抑制層於鰭狀結構之間的基底上，以控制成長於鰭狀結構上的磊晶結構的體積、形狀及成長範圍。
本發明提供一種磊晶製程包含有下述步驟，用以形成一鰭狀場效電晶體。首先，形成複數個鰭狀結構於一基底上以及形成一抑制層於此些鰭狀結構之間的基底上。接著，形成一磊晶結構於各鰭狀結構上。
本發明提供一種磊晶結構，用以形成一鰭狀場效電晶體。此磊晶結構包含複數個鰭狀結構、一抑制層以及一磊晶結構。複數個鰭狀結構位於一基底上。抑制層設置於此些鰭狀結構之間的基底上。磊晶結構設置於各鰭狀結構上。
基於上述，本發明提出一種磊晶結構及其製程，用以形成鰭狀場效電晶體，其先形成複數個鰭狀結構於一基底上以及形成一抑制層於此些鰭狀結構之間的基底上，然後再形成磊晶結構於抑制層中及各鰭狀結構上。如 此一來，本發明能藉由調整抑制層的高度等，以控制所成長出的磊晶結構的體積、高度及形狀等，進而增加磊晶結構所施加之應力效應，防止各磊晶結構互相連接導致短路，並提升所形成之電晶體等半導體裝置的電性品質。
10‧‧‧絕緣結構
20、20a‧‧‧抑制材料
20b、20c‧‧‧抑制層
110‧‧‧基底
112‧‧‧第一鰭狀結構
112a‧‧‧上半部
112b‧‧‧鰭狀結構
122‧‧‧緩衝層
124‧‧‧閘極介電層
126‧‧‧阻障層
128‧‧‧電極層
129‧‧‧蓋層
130、230‧‧‧磊晶結構
130a、230a‧‧‧底部
130b、230b‧‧‧頂部
140‧‧‧介電層
G‧‧‧閘極結構
h1‧‧‧高度
P1‧‧‧主要蝕刻製程
P2‧‧‧過蝕刻製程
P3‧‧‧蝕刻製程
R‧‧‧凹槽
S1、S2、S3‧‧‧頂面
第1-3圖係繪示本發明一第一實施例之用以形成一鰭狀場效電晶體的磊晶製程的立體示意圖。
第4-9圖係繪示本發明一第一實施例之用以形成一鰭狀場效電晶體的磊晶製程的剖面示意圖。
第10圖係繪示本發明一第二實施例之用以形成一鰭狀場效電晶體的磊晶製程的立體示意圖。
第1-3圖係繪示本發明一第一實施例之用以形成一鰭狀場效電晶體的磊晶製程的立體示意圖。如第1圖所示，形成複數個第一鰭狀結構112於一基底110上。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。形成第一鰭狀結構112於基底110上的方法可包含，但不限於，下述步驟。此外，本實施例之第一鰭狀結構112之個數亦非限於圖中所繪示之三個。
首先，提供一塊狀底材(未繪示)，在其上形成硬遮罩層(未繪示)，並將其圖案化以定義出其下之塊狀底材中欲對應形成之第一鰭狀結構112的位置。接著，進行一蝕刻製程，於塊狀底材(未繪示)中形成第一鰭狀結構112。如此，完成第一鰭狀結構112於基底110上之製作。在一實施例中，形成第一鰭狀結構112後即移除 硬遮罩層(未繪示)，可於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來，由於第一鰭狀結構112與後續形成之介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面)，因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。而在另一實施例中，亦可保留硬遮罩層(未繪示)，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)-鰭式場效電晶體(fin field effect transistor,Fin FET)。鰭式場效電晶體中，由於保留了硬遮罩層(未繪示)，第一鰭狀結構112與後續將形成之介電層之間僅有兩接觸側面。
此外，如前所述，本發明亦可應用於其他種類的半導體基底，例如在另一實施態樣中，提供一矽覆絕緣基底(未繪示)，並以蝕刻暨微影之方法蝕刻矽覆絕緣基底(未繪示)上之單晶矽層而停止於氧化層，即可完成鰭狀結構於矽覆絕緣基底上的製作。
如第2圖所示，形成一絕緣結構10設置於第一鰭狀結構112之間的基底110上，以電性絕緣後續跨設於各第一鰭狀結構112上之電晶體。絕緣結構10例如為一淺溝渠隔離(shallow trench isolation,STI)結構，其例如以一淺溝渠隔離製程形成，詳細形成方法為本領域所熟知故不再贅述，但本發明不以此為限。
如第3圖所示，形成一閘極結構G跨設於第一鰭狀結構112以及基底110上。形成閘極結構G的方法，可包含，但不限於，下述 步驟。首先，由下而上依序形成一緩衝層(未繪示)、一閘極介電層(未繪示)、一阻障層(未繪示)、一電極層(未繪示)以及一蓋層(未繪示)覆蓋第一鰭狀結構112以及基底110；隨之，將蓋層(未繪示)、電極層(未繪示)、阻障層(未繪示)、閘極介電層(未繪示)以及緩衝層(未繪示)圖案化，以形成一緩衝層122、一閘極介電層124、一阻障層126、一電極層128以及一蓋層129於基底110上。如此，則形成閘極結構G，具有緩衝層122、閘極介電層124、阻障層126、電極層128以及蓋層129之堆疊結構。
緩衝層122可為一氧化層，其例如以熱氧化製程或化學氧化製程形成，但本發明不以此為限。緩衝層122位於閘極介電層124與基底110之間，以作為閘極介電層124與基底110緩衝之用。本實施例係為一前置高介電常數後閘極(Gate-Last for High-K First)製程，因此本實施例之閘極介電層124為一高介電常數閘極介電層，其可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組，但本發明不以此為限。在另一實施例中，當應用於一後置高介電常數後閘極(Gate-Last for High-K Last)製程時，則閘極介電層124將於後續製程中先被移除，再另外填入高介電常數閘極介電層，故此實施態 樣下之閘極介電層124可僅為一般方便於後續製程中移除之犧牲材料。阻障層126位於閘極介電層124上，用以於移除犧牲電極層128時當作蝕刻停止層來保護閘極介電層124，並可防止後續位於其上之金屬成分向下擴散污染閘極介電層124。阻障層126例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等之單層結構或複合層結構。電極層128可例如由多晶矽所形成，其可於後續製程中以金屬閘極取代，但本發明不以此為限。蓋層129則可為一氮化層或一氧化層等所組成之單層或雙層結構，作為一圖案化的硬遮罩，但本發明不以此為限。
第4-9圖為接續第1-3圖的製程步驟，為方便說明本發明，係繪示沿第3圖之AA’截面的剖面示意圖。在此強調，由於本實施例已形成閘極結構G，故以下所形成之抑制層及磊晶結構，皆僅位於閘極結構G的兩側，而不會位於閘極結構G的下方。
如第4圖所示，填入一抑制材料20於第一鰭狀結構112之間。抑制材料20可例如為氮化矽、含碳的氮化矽或含碳氧的氮化矽等，其必需能抑制後續形成之磊晶結構，但本發明不以此為限。在本實施例中，抑制材料20係完全覆蓋第一鰭狀結構112以及基底110。在此強調，本發明之抑制材料20必須完全填滿第一鰭狀結構112之間的空間，俾防止後續成長之磊晶結構形成於第一鰭狀結構112之間。因此，抑制材料20高於第一鰭狀結構112之高度d係較佳大於或等於第一鰭狀結構112之間的寬度w的一半，以確保抑制材料20能完全填滿第一鰭狀結構112之間的空間。
之後，如第5-6圖所示，蝕刻抑制材料20，以形成一抑制層 20b並暴露出第一鰭狀結構112，其中抑制層20b係直接位於絕緣結構10上。在本實施例中，蝕刻抑制材料20可分為二步驟；意即，先進行一主要蝕刻製程P1；然後，再進行一過蝕刻製程P2，但本發明不以此為限。在其他實施例中，可僅以一蝕刻步驟蝕刻抑制材料20，以形成抑制層20b；或者，可以三步驟或超過三步驟等多個步驟蝕刻抑制材料20，而形成抑制層20b。
詳細而言，如第5圖所示，可先以主要蝕刻製程P1蝕刻抑制材料20，至暴露出第一鰭狀結構112，而形成一抑制材料20a。在本實施例中，主要蝕刻製程P1係蝕刻抑制材料20至與第一鰭狀結構112齊平。為增加蝕刻效率，主要蝕刻製程P1係較佳具有較快之蝕刻速率，或者對於第一鰭狀結構112、抑制材料20以及其他材料層無蝕刻選擇比；意即，對於第一鰭狀結構112、抑制材料20以及其他材料層具有相同之蝕刻率。
因此，在以主要蝕刻製程P1蝕刻抑制材料20至暴露出第一鰭狀結構112之後，進行過蝕刻製程P2，以形成抑制層20b，如第6圖所示。如此一來，抑制層20b的一頂面S1則低於第一鰭狀結構112的頂面S2。進一步而言，本實施例可經由過蝕刻製程P2，控制抑制層20b的一高度h1，俾能決定後續磊晶結構之底部的成長高度，並進一步防止磊晶結構的頂部相互連接，造成短路。並且，可經由過蝕刻製程P2，使抑制層20b的頂面S1具有一平坦的頂面，俾使後續形成之各磊晶結構具有相同的高度，進而限制各磊晶結構之相同的成長範圍。本實施例之過蝕刻製程P2對於抑制層20b以及第一鰭狀結構112具有高選擇比，意即過蝕刻製程P2對於抑制層20b的蝕刻率大於對於第一鰭狀結構112的蝕刻率，以使抑制層20b的頂面S1低於第一鰭狀結構112的頂面S2。
較佳者，由於主要蝕刻製程P1與過蝕刻製程P2具有不同之蝕刻功能，是以主要蝕刻製程P1與過蝕刻製程P2對於第一鰭狀結構112以及 抑制層20b具有不同的蝕刻率。例如，為增加蝕刻效率，主要蝕刻製程P1係具有較快之蝕刻率以及對於第一鰭狀結構112以及抑制材料20具有相同之蝕刻率。再者，為能精確控制抑制層20b的高度h1及平坦度並使抑制層20b的頂面S1低於第一鰭狀結構112的頂面S2，過蝕刻製程P2則可具有較慢之蝕刻率以及對於抑制層20b的蝕刻率大於對於第一鰭狀結構112的蝕刻率，但本發明不以此為限。
接續，移除第一鰭狀結構112的上半部112a，以形成鰭狀結構112b，並在抑制層20b中形成複數個凹槽R，俾使後續製程中磊晶結構可形成於凹槽R中，如第7圖所示。如此一來，抑制層20b的頂面S1則高於鰭狀結構112b的頂面S3。移除第一鰭狀結構112的上半部112a的方法，可例如為進行一蝕刻製程P3，其對於第一鰭狀結構112的蝕刻率大於對於抑制層20b的蝕刻率，因而能移除部分之第一鰭狀結構112但保留抑制層20b，但本發明不以此為限。在本實施例中，鰭狀結構112b的頂面S3係低於絕緣結構10的一頂面S4，以增加後續成長之磊晶結構的體積，但本發明非限於此，也可以齊平於或高於絕緣結構10的頂面S4。
如第8圖所示，形成一磊晶結構130於各鰭狀結構112b上。換言之，磊晶結構130則成長於各鰭狀結構112b上，抑制層20b中的凹槽R中。磊晶結構130可例如為一矽鍺磊晶結構、一矽碳磊晶結構或一矽磷磊晶結構等，視所欲形成之電晶體的電性，或者所需達到之裝置需求而定。例如，在形成磊晶結構130時，可原位摻雜高濃度的磷離子，以形成矽磷磊晶結構，但本發明不以此為限。再者，在形成磊晶結構130之前、之後或者同時，可形成輕摻雜源/汲極(未繪示)或/且源/汲極(未繪示)於鰭狀結構112b以及磊晶結構130中。
在此強調，磊晶結構130需自矽質鰭狀結構112b成長，而無法成長於抑制層20b上，故本發明可藉由調整抑制層20b的高度，甚至是位於抑制層20b中的凹槽R，來控制所成長出的磊晶結構130的體積、高度及形狀等，進而增加磊晶結構所施加的應力，防止各磊晶結構130互相連接導致短路，並提升所形成之電晶體等半導體裝置的電性品質。在本實施例中，磊晶結構130具有位於抑制層20b中的底部130a，並具有突出於抑制層20b的頂部130b，其中頂部130b遮蓋抑制層20b的一部份。如此，本發明可盡可能增加磊晶結構130的體積，以增加其能施加之應力效果，又防止突出於抑制層20b的各頂部130b體積過大而互相連接。
如第9圖所示，形成一介電層140，全面覆蓋磊晶結構130以及抑制層20b。在本實施例中，介電層140為一層間介電層，但本發明不以此為限。
以上，為先形成如第3圖之閘極結構G，再形成抑制層20b及磊晶結構130，故抑制層20b及磊晶結構130僅形成於閘極結構G的側邊。然而，本發明亦可先形成抑制層20b及磊晶結構130，再形成閘極結構G。因而，會如第10圖所示，在進行如第2圖之步驟：形成絕緣結構10於鰭狀結構112之間的基底110上之後，旋即以本發明之第4-8圖之方法，全面形成抑制層20c直接位於絕緣結構10上，並形成一長條的磊晶結構230於抑制層20c中及鰭狀結構112b上。之後，再於其上形成閘極結構(未繪示)。在本實施例中，第5圖之主要蝕刻製程P1亦可由平坦化製程取代，例如可由一化學機械研磨(chemical mechanical polishing,CMP)製程取代，但本發明不以此為限。
本實施例之抑制層20c可例如為氮化矽、含碳的氮化矽或含碳 氧的氮化矽等，但本發明不以此為限。磊晶結構230可例如為一矽鍺磊晶結構、一矽碳磊晶結構或一矽磷磊晶結構等，視所欲形成之電晶體的電性，或者所需達到之裝置需求而定。例如，在形成磊晶結構230時，可原位摻雜高濃度的磷離子，以形成矽磷磊晶結構，但本發明不以此為限。
在此強調，磊晶結構230需自矽質鰭狀結構112b成長，而無法成長於抑制層20c上，故本發明可藉由抑制層20c的高度，甚至是位於抑制層20c中的凹槽，來控制所成長出的磊晶結構230的體積、高度及形狀等，進而增加磊晶結構所施加的應力，防止各磊晶結構230互相連接導致短路，並提升所形成之電晶體等半導體裝置的電性品質。在本實施例中，磊晶結構230具有位於抑制層20c中的底部230a，並具有突出於抑制層20c的頂部230b，其中頂部230b遮蓋抑制層20c的一部份。如此，本發明可盡可能增加磊晶結構230的體積，以增加其能施加之應力效果，又防止突出於抑制層20c的各頂部230b體積過大而互相連接。
值得注意的是，本實施例在形成磊晶結構230之後，才覆蓋閘極結構(未繪示)跨設磊晶結構230及抑制層20c，並接續形成輕摻雜源/汲極(未繪示)及源/汲極(未繪示)於磊晶結構130中；形成介電層(未繪示)全面覆蓋閘極結構、磊晶結構230及抑制層20c等。
總上所述，本發明提供一種磊晶結構及其製程，用以形成鰭狀場效電晶體，其包含先形成複數個鰭狀結構於一基底上以及形成一抑制層於此些鰭狀結構之間的基底上，然後再形成磊晶結構於抑制層中及各鰭狀結構上。如此，則能藉由調整抑制層的高度，甚至是位於抑制層中的凹槽，來控制所成長出的磊晶結構的體積、高度及形狀等，進而增加磊晶結構所施加的應力，防止各磊晶結構互相連接導致短路，並提升所形成之電晶體等半導體裝置的電性品質。
再者，由於磊晶結構需成長於矽質鰭狀結構上，但不能成長於抑制層上，故抑制層較佳可為氮化矽、含碳的氮化矽或含碳氧的氮化矽等，但本發明不以此為限。形成抑制層的方法，可例如為先形成複數個第一鰭狀結構於基底上，填入一抑制材料於第一鰭狀結構之間，再蝕刻抑制材料以形成抑制層並暴露出第一鰭狀結構。之後，再根據實際需要移除第一鰭狀結構的上半部，以騰出形成磊晶結構的空間。更進一步而言，可以多次步驟蝕刻抑制材料。例如先進行主要蝕刻製程，以蝕刻抑制材料至暴露出第一鰭狀結構；然後，進行過蝕刻製程，以形成抑制層，俾使抑制層具有低於第一鰭狀結構的頂面，但本發明不以此為限。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧絕緣結構
20b‧‧‧抑制層
110‧‧‧基底
112b‧‧‧鰭狀結構
130‧‧‧磊晶結構
130a‧‧‧底部
130b‧‧‧頂部

Claims (20)

  1. 一種磊晶製程，用以形成一鰭狀場效電晶體，包含有：形成複數個鰭狀結構於一基底上以及形成一抑制層於該些鰭狀結構之間的該基底上；以及形成一磊晶結構於各該些鰭狀結構上。
  2. 如申請專利範圍第1項所述之磊晶製程，其中該抑制層的一頂面高於該些鰭狀結構的頂面。
  3. 如申請專利範圍第2項所述之磊晶製程，其中該抑制層的該頂面具有一平坦的頂面。
  4. 如申請專利範圍第1項所述之磊晶製程，其中該抑制層包含氮化矽、含碳的氮化矽或含碳氧的氮化矽。
  5. 如申請專利範圍第1項所述之磊晶製程，其中形成該些鰭狀結構於該基底上以及形成該抑制層於該些鰭狀結構之間的該基底上的步驟，包含：形成複數個第一鰭狀結構於該基底上；填入一抑制材料於該些第一鰭狀結構之間；以及蝕刻該抑制材料，以形成該抑制層並暴露出該些第一鰭狀結構。
  6. 如申請專利範圍第5項所述之磊晶製程，其中蝕刻該抑制材料的方法包含進行一主要蝕刻製程以及一過蝕刻製程。
  7. 如申請專利範圍第6項所述之磊晶製程，其中進行該主要蝕刻製程，以蝕刻該抑制材料至暴露出該些第一鰭狀結構，然後進行該過蝕刻製程，以形 成該抑制層，其中該抑制層具有一頂面低於該些第一鰭狀結構的頂面。
  8. 如申請專利範圍第6項所述之磊晶製程，其中該主要蝕刻製程的蝕刻率與該過蝕刻製程的蝕刻率不同。
  9. 如申請專利範圍第5項所述之磊晶製程，在形成該抑制層之後，更包含：移除該些第一鰭狀結構的上半部，以形成該些鰭狀結構，並在該抑制層中形成複數個凹槽，俾使該些磊晶結構形成於該些凹槽中。
  10. 如申請專利範圍第1項所述之磊晶製程，在形成該抑制層之前，更包含：形成一絕緣結構設置於該些鰭狀結構之間，俾使該些鰭狀結構彼此絕緣以及該抑制層直接位於該絕緣結構上。
  11. 一種磊晶結構，用以形成一鰭狀場效電晶體，包含有：複數個鰭狀結構位於一基底上；一抑制層設置於該些鰭狀結構之間的該基底上；以及一磊晶結構設置於各該些鰭狀結構上。
  12. 如申請專利範圍第11項所述之磊晶結構，其中該抑制層的一頂面高於該些鰭狀結構的頂面。
  13. 如申請專利範圍第12項所述之磊晶結構，其中該抑制層的該頂面具有一平坦的頂面。
  14. 如申請專利範圍第11項所述之磊晶結構，其中該抑制層包含氮化矽、含碳的氮化矽或含碳氧的氮化矽。
  15. 如申請專利範圍第11項所述之磊晶結構，其中該些磊晶結構突出於該抑制層。
  16. 如申請專利範圍第11項所述之磊晶結構，其中各該些磊晶結構包含一底部以及一頂部，其中該底部位於該抑制層中而該頂部突出於該抑制層。
  17. 如申請專利範圍第16項所述之磊晶結構，其中該些磊晶結構的該些頂部遮蓋該抑制層的一部份。
  18. 如申請專利範圍第11項所述之磊晶結構，更包含：一絕緣結構設置於該些鰭狀結構之間，俾使該些鰭狀結構彼此絕緣。
  19. 如申請專利範圍第18項所述之磊晶結構，其中該抑制層直接位於該絕緣結構上。
  20. 如申請專利範圍第11項所述之磊晶結構，更包含：一介電層，覆蓋該些磊晶結構以及該抑制層。
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