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TW201624650A - 具有後端被動元件的積體電路晶粒及相關方法 - Google Patents

具有後端被動元件的積體電路晶粒及相關方法 Download PDF

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TW201624650A
TW201624650A TW104127165A TW104127165A TW201624650A TW 201624650 A TW201624650 A TW 201624650A TW 104127165 A TW104127165 A TW 104127165A TW 104127165 A TW104127165 A TW 104127165A TW 201624650 A TW201624650 A TW 201624650A
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semiconductor substrate
die
disposed
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electrically insulating
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凱文 李
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英特爾股份有限公司
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Abstract

本發明之實施例係指一種積體電路(IC)晶粒。在實施例中，IC晶粒包括：半導體基板、設於半導體基板之第一側上的複數個主動元件、及設於半導體基板之第二側上的複數個被動元件。在實施例中，第二側設置相對於第一側。在一些實施例中，被動元件包括電容器及/或電阻器，同時在一些實施例中，主動元件包括電晶體。本發明亦揭述及/或主張其他實施例。

Description

具有後端被動元件的積體電路晶粒及相關方法
本發明之實施例大抵關於積體電路領域，且較特別的是，與具有後端被動元件的積體電路晶粒相關的裝置及方法。
積體電路(IC)晶粒之輸入/輸出密度正持續增加，同時IC晶粒尺寸則持續減小。IC晶粒設計上之其中一項令人關心之事為IC晶粒面積之有效使用；惟，在目前技術狀態下，由於將元件放在半導體基板不同側上的信號分支點問題，致使被動及主動元件設在IC晶粒之半導體基板之單側上。
本文內提供之背景說明是為了概略提出本案之內文。除非本文內另有說明，本段所述之資料並非本申請案之申請專利範圍的習知技術且不應因包含性而視為本段中之習知技術。
100‧‧‧積體電路總成
106‧‧‧晶粒
108‧‧‧晶粒互連結構
110‧‧‧晶粒焊墊
116‧‧‧封裝基板
118‧‧‧平台
120‧‧‧焊球
122‧‧‧墊片
124‧‧‧電路板
126‧‧‧半導體基板
128‧‧‧主動元件層
130‧‧‧金屬-絕緣體-金屬電容器
132‧‧‧貫穿基板通孔
134‧‧‧電絕緣材料層
136‧‧‧電路由特徵
140‧‧‧重分佈層
142‧‧‧電絕緣材料層
144‧‧‧平台形墊片
146‧‧‧電路由特徵
300‧‧‧積體電路晶粒總成
301‧‧‧半導體基板
302‧‧‧電絕緣層
304‧‧‧主動元件層
306‧‧‧貫穿基板通孔
307‧‧‧電絕緣材料層
308‧‧‧晶粒互連結構
310‧‧‧黏著劑
312‧‧‧載體晶圓
314‧‧‧區段
318‧‧‧第一金屬層
320‧‧‧光阻層
322‧‧‧介電層
324‧‧‧第二金屬層
326‧‧‧光阻層
328‧‧‧電絕緣層
330‧‧‧光阻層
332‧‧‧通孔
334‧‧‧重分佈層障壁
336‧‧‧後端電路由特徵
338‧‧‧鈍化層
340‧‧‧表面飾層
342‧‧‧重分佈層
602‧‧‧半導體基板
604‧‧‧電絕緣層
606‧‧‧貫穿基板通孔
608‧‧‧光阻層
610‧‧‧開口
612‧‧‧渠溝
614‧‧‧渠溝襯層
618‧‧‧第一金屬層
620‧‧‧光阻層
622‧‧‧介電層
624‧‧‧第二金屬層
626‧‧‧光阻層
628‧‧‧電絕緣層
630‧‧‧光阻層
632‧‧‧通孔
634‧‧‧重分佈層障壁
636‧‧‧後端電路由特徵
638‧‧‧鈍化層
640‧‧‧表面飾層
642‧‧‧重分佈層
901‧‧‧半導體基板
906‧‧‧貫穿基板通孔
918‧‧‧薄膜電阻器層
920‧‧‧光阻層
928‧‧‧電絕緣層
930‧‧‧光阻層
932‧‧‧通孔
934‧‧‧重分佈層障壁
936‧‧‧後端電路由特徵
938‧‧‧鈍化層
940‧‧‧表面飾層
942‧‧‧重分佈層
1000‧‧‧IC晶粒
1002‧‧‧IC晶粒
1004‧‧‧IC晶粒
1008‧‧‧半導體基板
1012‧‧‧主動元件
1014‧‧‧電絕緣材料層
1018‧‧‧電絕緣層
1020‧‧‧電連接件
1022‧‧‧電連接件
1024‧‧‧晶粒互連結構
1026‧‧‧第二晶粒
1028‧‧‧金屬-絕緣體-金屬電容器
1030‧‧‧重分佈層
1032‧‧‧渠溝電容器
1034‧‧‧薄膜電阻器
1100‧‧‧IC晶粒
1102‧‧‧IC晶粒
1104‧‧‧IC晶粒
1108‧‧‧半導體基板
1109‧‧‧貫穿基板通孔
1112‧‧‧主動元件
1114‧‧‧電絕緣材料層
1118‧‧‧電絕緣層
1120‧‧‧電連接件
1122‧‧‧電連接件
1124‧‧‧晶粒互連結構
1126‧‧‧第二晶粒
1128‧‧‧金屬-絕緣體-金屬電容器
1130‧‧‧重分佈層
1132‧‧‧渠溝電容器
1134‧‧‧薄膜電阻器
1200‧‧‧計算裝置
1202‧‧‧主機板
1204‧‧‧處理器
1206‧‧‧通信晶片
諸實施例將藉由以下之詳細說明伴隨著附圖獲得瞭解。為了有助於本說明，相同參考編號表示相同結構元件。諸實施例係舉例說明且絕非侷限於附圖中。除非有明確指示，否則諸圖即不依比例繪示。
圖1概略揭示根據本發明之多數實施例的一範例積體電路(IC)總成之截面側視圖，IC總成包括一具有設於其上之後端被動元件的IC晶粒。
圖2係根據本發明之多數實施例的一積體電路(IC)晶粒製造過程之揭示流程圖。
圖3-4係選擇操作之揭示截面圖，揭示根據本發明之多數實施例的圖2之IC晶粒製造過程中之階段。
圖5係根據本發明之多數實施例的一積體電路(IC)晶粒製造過程之揭示流程圖。
圖6-7係選擇操作之揭示截面圖，揭示根據本發明之多數實施例的圖5之IC晶粒製造過程中之階段。
圖8係根據本發明之多數實施例的一積體電路(IC)晶粒製造過程之揭示流程圖。
圖9係選擇操作之揭示截面圖，揭示根據本發明之多數實施例的圖8之IC晶粒製造過程中之階段。
圖10揭示根據本發明之多數實施例的一積體電路晶粒之多個截面圖。
圖11揭示根據本發明之多數實施例的一積體電路晶粒之多個截面圖。
圖12概略揭示一計算裝置，其包括一根據本發明之多數實施例的積體電路晶粒。
【發明內容及實施方式】
本發明之實施例揭述具有後端被動元件之積體電路(IC)晶粒組態。在以下說明中，揭示實施方式之多個態樣將使用習於此技者一般採用之術語揭述，以傳達其運作內容供習於此技者瞭解。惟，習於此技者應該瞭解本發明之實施例僅以一些揭述態樣即可實施。為了闡釋清楚，特定數字、材料、及組態載述以利提供對揭示實施方式之徹底瞭解。惟，習於此技者應該瞭解本發明之實施例可以在沒有特定細節下實施。在其他例子中，眾所周知之特徵將省略或簡化，以免模糊揭示之實施方式。
在以下詳細說明中，請參考構成本說明書之一部分的附圖，其中相似編號表示相似結構元件，及其中藉由可實施本發明主旨之揭示實施例說明。應該瞭解的是，在不悖離本發明之範疇下，可以使用其他實施例並可達成結構上或邏輯上的變化。因此，以下詳細說明不應為限制，且實施例之範疇係由文後之申請專利範圍及其等效技術界定。
例如，使用在本文內時，片語「A及/或B」意味著(A)、(B)、或(A及B)。用於本發明時，片語「A、B及/或C」意味著(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
說明中可使用透視說明方式，例如俯/仰、內/外、上/ 下、及類似者。諸此說明僅用來協助探討，而非將本文內所述之實施例應用限制於任定特定方向。
說明中可使用「在一實施例中」或「在多數實施例中」等片語，其各可視為相同或不同實施例之一或多者。再者，相關於本發明之實施例而使用之「包含」、「包括」、「具有」、及類似術語係同義字。
術語「耦合於」及其引申字可在本文中使用。「耦合」意味著以下之一或多者。「耦合」可指二或多個元件直接實體或電氣接觸。惟，「耦合」也可指二或多個元件彼此間接接觸，但是仍彼此配合或交互作用，並可指一或多個其他元件在該等彼此耦合的元件之間耦合或連接。術語「直接耦合」意味著二或多個元件直接接觸。
在許多實施例中，片語「第一特徵形成、積置、或設置於第二特徵上」意味著第一特徵形成、積置、或設置於第二特徵上方，且第一特徵之至少部分係與第二特徵之至少部分直接接觸(例如，直接實體及/或電氣接觸)或間接接觸(例如，在第一特徵與第二特徵之間有一或多個其他特徵)。
使用在本文內時，術語「模組」指成為其部分、或包括專用積體電路(ASIC)、電子電路、系統晶片(SoC)、處理器(共用、專用、或群組)、及/或執行一或多個軟體或韌體程式之記憶體(共用、專用、或群組)、組合式邏輯電路、及/或提供所述功能之其他適當元件。
圖1概略揭示一範例積體電路(IC)總成100之截面側視圖。在實施例中，可以看出IC總成100包括一或多個晶粒(例如，晶粒106)，係與一封裝基板116電氣及/或實體耦合。可以看出封裝基板116進一步與一電路板124電耦合。
在實施例中，晶粒106包括一半導體基板126。半導體基板126包含任意適當材料(例如，矽)。晶粒106亦包括複數個設於基板第一側上之主動元件，由於主動元件的位置之故，文後即稱此為基板之主動側。此主動元件在此以主動元件層128說明，代表複數個主動元件。主動元件包括可控制一電信號之任意元件(例如，電晶體)。在實施例中，晶粒106亦包括複數個設於半導體基板126之第二側上之被動元件(例如，金屬-絕緣體-金屬(MIM)電容器130)，文後即稱此為半導體基板126之後端。如上所述，半導體基板126之後端即相對立於半導體基板126之主動側，所以複數個主動元件設於複數個被動元件之相反側上。此組態可達成利用半導體基板126上之先前未用空間。因此，此組態可以針對類似組態之IC晶粒達成較高輸入/輸出密度。
在一些實施例中，晶粒106包括複數個設置於半導體基板中之貫穿基板通孔(TSV)(例如，TSV 132a及132b，文後總稱為TSV 132)。TSV可以組態成在半導體基板126之主動側與半導體基板126之後端之間路由安排電信號。因此，TSV 132使複數個被動元件之一或多者達 成與半導體基板126之主動側電耦合。在實施例中，電絕緣材料的一或多層(例如，層134)設於半導體基板之主動側上。如上所述，電絕緣材料的一或多層囊封複數個主動元件。在實施例中，電絕緣材料的一或多層包括設置於其內之電路由特徵(例如，電路由特徵136)。此外，複數個晶粒互連結構(例如，晶粒互連結構108)設置於電絕緣材料的一或多層中。在實施例中，電路由特徵可以組態成將晶粒互連結構與複數個主動元件及/或複數個TSV電耦合。如文後進一步說明，晶粒互連結構可以組態成將晶粒106與封裝基板116電耦合。
在實施例中，一或多個重分佈層(RDL)(例如，RDL 140)設置於半導體基板126之後端上。一或多個RDL包括設於半導體基板之後瑞上之電絕緣材料的一或多層(例如，層142)。如上所述，設於半導體基板126之後瑞上之電絕緣材料的一或多層囊封複數個被動元件。一或多個RDL亦包括複數個設於電絕緣材料的一或多層中之互連結構(例如，平台形墊片144)。一或多個RDL亦包括設於電絕緣材料的一或多個第二層中之電路由特徵(例如，經由電路由特徵146)。在實施例中，電路由特徵可以組態成將複數個互連結構與複數個被動元件電耦合。
晶粒106依據許多適當組態而附接於封裝基板116，包括上述倒裝晶片組態、或其他組態，例如像是嵌入封裝基板116中或組態成引線接合配置。在倒裝晶片組態中，晶粒106經由晶粒互連結構108(例如，凸塊、支柱、或 其他也可以將晶粒106與封裝基板116電耦合之適當結構)附接於封裝基板116之一表面。
晶粒106可代表一由半導體材料製成之離散晶片，且其在一些實施例中可以是、包括、或成為一處理器、記憶體、或ASIC的一部分。在一些實施例中，一電絕緣材料(例如像是模製化合物或下填材料(圖中未示))局部囊封晶粒106及/或互連結構108之一部分。晶粒互連結構108可以組態成路由安排晶粒106與封裝基板116之間的電信號。
封裝基板116包括電路由特徵，組態成路由安排電信號往返於晶粒106。電路由特徵例如包括設置於封裝基板116之一或多個表面上的跡線，及/或內路由特徵，例如像是渠溝、通孔、或其他互連結構，路由安排電信號通過封裝基板116。例如，在一些實施例中，封裝基板116包括電路由特徵(例如，晶粒焊墊110)，組態成容置晶粒互連結構108，且路由安排晶粒106與封裝基板116之間的電信號。在一些實施例中，封裝基板116係以環氧樹脂為底質之疊層式基板，具有一核芯及/或積層，例如像是Ajinomoto積層薄膜(ABF)基板。
電路板124可以是由電絕緣材料(例如環氧樹脂疊層)組成之印刷電路板(PCB)。例如，電路板124包括由下列材料組成之電絕緣層，例如像是聚四氟乙烯、酚醛棉紙材料(例如，Flame Retardant 4(FR-4)、FR-1、棉紙及環氧樹脂材料像是CEM-1或CEM-3)、或使用環氧 樹脂預浸材料疊合之織成玻璃材料。結構(圖中未示)，例如通孔，可形成通過電絕緣層，以路由安排晶粒106之信號通過電路板124。電路板124在其他實施例中可由其他適當材料組成。在一些實施例中，電路板124係主機板(例如，圖12之主機板1202)。
封裝級互連，例如像是焊球120或平台柵陣列(LGA)結構，可以耦合至封裝基板116上之一或多個平台(文後稱為「平台118」)及電路板124上之一或多個墊片122，以形成相對應之焊接點，其係組態成進一步路由安排封裝基板116與電路板124之間的電信號。在其他實施例中，可使用將封裝基板116與電路板124實體及/或電耦合之其他適當技術。
圖2係根據本發明之一些實施例的一積體電路(IC)晶粒製造過程之揭示流程圖，用於形成後端金屬-絕緣體-金屬(MIM)電容器。圖3-4提供選擇操作之截面圖，揭示根據多數實施例的IC晶粒製造過程200中之階段。因此，圖2-4將彼此配合說明。為了幫助說明，在圖2中執行之操作即參考於圖3-4中逐一操作移動之箭頭。再者，為了達成IC晶粒製造上之更詳細視圖，因此在各程序中僅說明IC晶粒之一部分。此外，在圖3-4中並未揭示各操作中之所有參考編號。
製程開始於方塊202，在此提供一半導體基板301。在一些實施例中，如上所述，半導體基板係以IC晶粒總成之形式提供(例如，IC晶粒總成300)。IC晶粒總成 具有一設於半導體基板301之後端上的電絕緣層302(例如，鈍化層)。電絕緣層302包含任意適當材料，包括例如氮化矽(SiN)或碳化矽(SiC)。IC晶粒總成300也可以包括複數個設於半導體基板301之主動側上的主動元件(例如，由層304所示者)。在一些實施例中，IC晶粒總成300可包括複數個設於半導體基板301中之貫穿基板通孔(TSV)(例如，TSV 306a及306b，文後總稱為TSV 306)。TSV組態成路由安排半導體基板301之主動側與半導體基板301之後端之間的電信號。在實施例中，電絕緣材料的一或多層(例如，層307)設於半導體基板301之主動側上。如上所述，電絕緣材料的一或多層囊封複數個主動元件。在實施例中，電絕緣材料的一或多層包括設置於其內之電路由特徵。此外，複數個晶粒互連結構(例如，晶粒互連結構308)設置於電絕緣材料的一或多層中。在實施例中，電路由特徵可以組態成將晶粒互連結構與複數個主動元件及/或複數個TSV電耦合。在一些實施例中，IC晶粒總成300備有一藉由黏著劑310(例如，黏膠)附接之載體晶圓312。在其他實施例中，半導體基板301備有IC晶粒總成300之少數或無任何上述態樣，且IC晶粒總成300之上述部分係配合圖2-4之其餘部分所示之程序形成於半導體基板301上。為了幫助各製程說明，其餘程序僅解說IC晶粒總成300之後端部分，在此以區段314涵蓋的IC晶粒總成之區域做代表。
一旦提供半導體基板301，製程進行至方塊204，一 MIM電容器之製造即透過第一金屬層318積置於半導體基板301之後端上開始。第一金屬層318可視為一電容器底電極且可包含鉭、氮化鉭、鈦、氮化鈦、或任意其他適當材料。在實施例中，如上所述，第一金屬層形成於積置在半導體基板301中之一或多個TSV上方(例如，TSV 306b)。在其他實施例中，如圖10中所示，半導體基板301可以不形成於任意TSV上方。諸實施例將參考圖10詳細說明於後。
在方塊206，由光阻材料構成之一光阻層320形成於第一金屬層318之一或多個部分上。此層係藉由施加光阻材料、藉由曝光光阻材料於一紫外光源或雷射將光阻材料圖案化、及透過使用一適當溶劑顯影未曝光於紫外光源或雷射之光阻材料而形成。儘管僅說明光阻材料之單一部分，應該瞭解的是在第一金屬層上欲保留第一金屬層處之位置(例如，任意需要一電容器底電極處之位置)，光阻層320可包括任意數量之光阻材料部分。
在方塊208，未被光阻層320覆蓋之第一金屬層318之部分可移除。此可以透過任意適當之乾式或濕式蝕刻完成。在方塊210，光阻層320移除且任何殘留物皆從第一金屬層318之表面清除。
在方塊212，一介電層322形成於第一金屬層318之一表面上且第二金屬層324形成於介電層322之一表面上。介電層322可視為一電容器介電質且因此可由任意適當之電容器介電材料組成，包括但是不限定的有氧化鋁 (Al2O3)、氮化鋁(AlN)、二氧化矽(SiO2)、氮化矽(Si3N4)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、或氧化鉿(HfO2)、或其任意組合。第二金屬層324可視為一電容器頂電極且可包含任意適當材料，包括但是不限定的有鉭、氮化鉭、鈦、氮化鈦、或任意其他適當材料。應該瞭解的是介電層322及/或第二金屬層324之厚度可調整以達成生成MIM電容器之任意所想要的電特徵。
在方塊214，由光阻材料構成之另一光阻層326形成於第二金屬層324之一或多個部分上。此可參考方塊206所述，以相似方式完成。儘管說明光阻材料之單一部分，應該瞭解的是在第二金屬層324上欲保留第二金屬層324及下層之介電層322處之位置(例如，任意需要一電容器頂電極處之位置)，光阻層326可包括任意數量之光阻材料部分。
在方塊216，未被光阻層326覆蓋之第二金屬層324及介電層322之部分可移除。此可以透過任意適當之乾式或濕式蝕刻完成。在方塊218，光阻層326移除以露出第二金屬層324。第一金屬層318、介電層322、及第二金屬層324組合形成MIM電容器。
在方塊220，一電絕緣層328積置於MIM電容器上方。電絕緣層328包含任意適當材料，包括但是不限定的有氮化矽(SiN)或碳化矽(SiC)。在一些實施例中，電絕緣材料形成一密封式障壁，可保護第一金屬層318及第二金屬層324免於氧化及免於跡線金屬與濕氣污染。此層 亦稱為鈍化層。
在方塊222，另一光阻層330形成於電絕緣層328上方。如上所述，多數開口亦可形成於光阻層330中，以曝露欲移除的電絕緣層328之對應位置。光阻層330可用相似於參考方塊206所述方式形成。光阻層中之開口形成於需要第一金屬層318、第二金屬層324、或一或多個TSV之間之電連接的位置。
在方塊224，通孔332a-c形成於電絕緣層328中。通孔332a-c可以透過任意適當製程形成，例如像是使用圖案化光阻材料之電漿蝕刻製程。在方塊226，光阻層330可移除且任何殘留物皆從電絕緣層328之表面清除。
在方塊228，重分佈層(RDL)342形成。在一實施例中，RDL 342藉由先設置一重分佈層障壁(例如，重分佈層障壁334)及一銅籽晶層至後端表面上並進入通孔332a-c而形成。光阻材料隨後施加且開口形成在通孔332a-c上方所形成的光阻材料中及需要後端電路由特徵336之位置。後端電路由特徵336包括線痕跡，用於將電信號從一位置配送至另一位置，及平台形墊片，用於對另一晶粒產生電連接(請參閱文後之圖10-11說明)。後端電路由特徵336提供用於被動元件(例如，形成於上方之MIM電容器)之信號分支點，或用於設在半導體基板301中的其中一TSV(例如，TSV 306a)之信號分支點。接著，金屬材料(例如，銅或金)使用電鍍技術、填注通孔332a-c使通孔金屬化及同時形成後端電路由特徵336，以 設置於光阻材料開口內。光阻材料隨後移除，且在後端電路由特徵336之間的銅籽晶層與RDL障壁材料可使用濕式或乾式蝕刻製程移除。後端電路由特徵336具有一形成於其上之鈍化層338。鈍化層保護平台形墊片免於氧化及跡線金屬免於濕氣污染。在實施例中，鈍化層338在平台形墊片之位置處具有開口，其中形成表面飾層340。在實施例中，表面飾層可以是一焊料相容性表面飾層。適合之表面飾層包括但是不限定的有：無電磷化鈷(CoP)/浸漬金(Au)；無電磷化鈷鎢(CoWP)/浸漬金；無電磷化鎳(NiP)/浸漬金；無電磷化鎳/無電鈀(Pd)/浸漬金；無電錫(Sn)；無電磷化鎳/無電錫；無電磷化鈷鎢/無電錫；無電銅(Cu)/無電磷化鈷/浸漬金；無電銅/無電磷化鈷鎢/浸漬金；無電銅/無電磷化鎳/浸漬金；無電銅/無電磷化鎳/無電鈀/浸漬金；無電銅/無電錫；無電銅/無電磷化鎳/無電錫；無電銅/無電磷化鈷/浸漬金；無電銅/無電磷化鈷鎢/無電錫。應該瞭解的是其他表面飾層也適用，此取決於可使用之晶片對晶片焊接材料及/或晶片對晶片附接方法。在一些實施例中，一晶粒互連結構(例如，凸塊)可(另外)形成於一或多個平台形墊片之頂部上之表面飾層之頂部上、或取而代之。晶粒互連結構(例如，凸塊)例如可由鉛-錫(PbSn)、錫、錫-銀(SnAg)、銅(Cu)、銦(In)、SnAgCu、SnCu、Au、等等形成。在方塊228之後，IC晶粒使用任意適當可取得之晶圓剝離設備及處理從暫時之載體晶圓卸下。在其他實施例中， RDL 342包括由金屬材料(例如，鋁)組成之後端電路由特徵336，係使用習知減式蝕刻型製程順序形成。
圖5係根據本發明之一些實施例的一積體電路(IC)晶粒製造過程之揭示流程圖。圖6-7提供選擇操作之截面圖，揭示根據例示實施例的IC晶粒製造過程500中之階段。因此，圖5-7將彼此配合說明。為了幫助說明，在圖5中執行之操作即參考於圖6-7中逐一操作移動之箭頭。再者，為了達成IC晶粒製造上之更詳細視圖，因此在各程序中僅說明IC晶粒之一部分。此外，在圖6-7中並未揭示各操作中之所有參考編號。
製程開始於方塊502，在此提供一半導體基板602。在一些實施例中，半導體基板係以IC晶粒總成之形式提供(例如，上述圖3之IC晶粒總成300)。製程接著進行到方塊504，在此一光阻層608形成於電絕緣層604上。此層係藉由施加光阻材料、藉由曝光光阻材料於一紫外光源或雷射將光阻材料圖案化、及透過使用一適當溶劑顯影未曝光於紫外光源或雷射之光阻材料而形成。此圖案化造成光阻層608具有形成於其中之開口610a-610c並且在渠溝欲形成於半導體基板602中的位置。
在方塊506，渠溝612a-c形成於半導體基板602中。這些渠溝可以透過蝕刻製程形成，例如電漿蝕刻製程。應該瞭解的是，儘管俯視時渠溝之截面呈長方形，渠溝可以是正方形、長方形、圓形、橢圓形、等等。在方塊508，光阻材料移除，伴隨著可能殘留在電絕緣層604之表面上 的任意殘留物。
在方塊510，形成一渠溝襯層614。渠溝襯層614可以是、或包括任意適當之電絕緣材料(例如，二氧化矽(SiO2))。此外，第一金屬層618積置在半導體基板602之後端上。第一金屬層618可視為一電容器底電極且可包含鉭、氮化鉭、鈦、氮化鈦、或任意其他適當材料。在實施例中，如上所述，第一金屬層618形成於積置在半導體基板602中之一或多個TSV上方(例如，TSV 606b)。在其他實施例中，如圖10中所示，第一金屬層618可以不形成於任意TSV上方。諸實施例將參考圖10詳細說明於後。
在方塊512，參考方塊504中所述，一光阻層620形成於第一金屬層618之一或多個部分上。在方塊514，未被光阻層620覆蓋之第一金屬層618之部分可移除。此可以透過任意適當之乾式或濕式蝕刻完成。在方塊516，光阻層620移除且任何殘留物皆從第一金屬層618之表面清除。
在方塊518，一介電層622形成於第一金屬層618之一表面上且第二金屬層624形成於介電層622之一表面上。介電層622可視為一電容器介電質且因此可由任意適當之電容器介電材料組成，包括但是不限定的有氧化鋁(Al2O3)、氮化鋁(AlN)、二氧化矽(SiO2)、氮化矽(Si3N4)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、或氧化鉿(HfO2)、或其任意組合。第二金屬層624可視為一電 容器頂電極且可包含任意適當材料，包括但是不限定的有鉭、氮化鉭、鈦、氮化鈦、或任意其他適當材料。應該瞭解的是介電層622及/或第二金屬層624之厚度可調整以達成生成渠溝電容器之任意所想要的特徵。
在方塊520，由光阻材料構成之另一光阻層626形成於第二金屬層624之一或多個部分上。此可參考方塊504所述，以相似方式完成。儘管僅說明光阻材料之單一部分，應該瞭解的是在第二金屬層624上欲保留第二金屬層624及下層之介電層622處之位置(例如，任意需要一電容器頂電極處之位置)，光阻層626包括任意數量之光阻材料部分。
在方塊522，未被光阻層626覆蓋之第二金屬層624及介電層622之部分可移除。此可以透過任意適當之乾式或濕式蝕刻完成。在方塊524，光阻層626移除以露出第二金屬層624。第一金屬層618、介電層622、及第二金屬層624組合形成渠溝電容器。
在方塊526，一電絕緣層628積置於渠溝電容器上方。電絕緣層628包含任意適當材料，包括但是不限定的有氮化矽(SiN)或碳化矽(SiC)。在一些實施例中，電絕緣材料形成一密封式障壁，可保護第一金屬層618及第二金屬層624免於氧化及免於跡線金屬與濕氣污染。此電絕緣層可稱為鈍化層。
在方塊528，另一光阻層630形成於電絕緣層628上方。如上所述，多數開口亦可形成於光阻層630中，以曝 露欲移除的電絕緣層628之對應位置。光阻層630可用相似於參考方塊504所述方式形成。光阻層中之開口形成於需要第一金屬層618、第二金屬層624、及/或一或多個TSV之間之電連接的位置。
在方塊530，通孔632a-c形成於電絕緣層628中。通孔632a-c可以透過任意適當製程形成，例如像是使用圖案化光阻材料之電漿蝕刻製程。在方塊532，光阻層630可移除且任何殘留物皆從電絕緣層628之表面清除。
在方塊534，重分佈層(RDL)642形成。在一實施例中，RDL 642藉由先設置一重分佈層障壁(例如，重分佈層障壁634)及一銅籽晶層至後端表面上並進入通孔632a-c而形成。光阻材料隨後施加且開口形成在通孔632a-c上方所形成的光阻材料中及需要後端電路由特徵636之位置。後端電路由特徵636包括線痕跡，用於將電信號從一位置配送至另一位置，及平台形墊片，用於對另一晶粒產生電連接(請參閱文後之圖10-11說明)。後端電路由特徵636提供用於被動元件(例如，形成於上方之渠溝電容器)之信號分支點，或用於設在半導體基板602中的其中一TSV(例如，TSV 606a)之信號分支點。接著，金屬材料(例如，銅或金)使用電鍍技術、填注通孔632a-c使通孔金屬化及同時形成後端電路由特徵636，以設置於光阻材料開口內。光阻材料隨後移除，且在後端電路由特徵636之間的銅籽晶層與RDL障壁材料可使用濕式或乾式蝕刻製程移除。後端電路由特徵636具有一形成 於其上之鈍化層638。鈍化層保護平台形墊片免於氧化及跡線金屬免於濕氣污染。在實施例中，鈍化層638在平台形墊片之位置處具有開口，其中形成表面飾層640。在實施例中，表面飾層可以是一焊料相容性表面飾層。適合之表面飾層包括但是不限定的有：無電磷化鈷(CoP)/浸漬金(Au)；無電磷化鈷鎢(CoWP)/浸漬金；無電磷化鎳(NiP)/浸漬金；無電磷化鎳/無電鈀(Pd)/浸漬金；無電錫(Sn)；無電磷化鎳/無電錫；無電磷化鈷鎢/無電錫；無電銅(Cu)/無電磷化鈷/浸漬金；無電銅/無電磷化鈷鎢/浸漬金；無電銅/無電磷化鎳/浸漬金；無電銅/無電磷化鎳/無電鈀/浸漬金；無電銅/無電錫；無電銅/無電磷化鎳/無電錫；無電銅/無電磷化鈷/浸漬金；無電銅/無電磷化鈷鎢/無電錫。應該瞭解的是其他表面飾層也適用，此取決於可使用之晶片對晶片焊接材料及/或晶片對晶片附接方法。在一些實施例中，一晶粒互連結構(例如，凸塊)可(另外)形成於一或多個平台形墊片之頂部上之表面飾層之頂部上、或取而代之。晶粒互連結構(例如，凸塊)例如可由鉛-錫(PbSn)、錫、錫-銀(SnAg)、銅(Cu)、銦(In)、SnAgCu、SnCu、Au、等等形成。在方塊534之後，IC晶粒使用任意適當可取得之晶圓剝離設備及處理從暫時之載體晶圓卸下。在其他實施例中，RDL 642包括由金屬材料(例如，鋁)組成之後端電路由特徵636，係使用習知減式蝕刻型製程順序形成。
圖8係根據本發明之一些實施例的一積體電路(IC) 晶粒製造過程之揭示流程圖。圖9提供選擇操作之截面圖，揭示根據一例示實施例的IC晶粒製造過程800中之階段。因此，圖8及9將彼此配合說明。為了幫助說明，在圖8中執行之操作即參考於圖9中逐一操作移動之箭頭。再者，為了達成IC晶粒製造上之更詳細視圖，因此在各程序中僅說明晶粒之一部分。此外，在圖9中並未揭示各操作中之所有參考編號。
製程開始於方塊802，在此提供一半導體基板901。在一些實施例中，半導體基板係以IC晶粒總成之形式提供(例如，上述圖3之IC晶粒總成300)。製程接著進行到方塊804，在此一薄膜電阻器層918積置於半導體基板901之後端上。薄膜電阻器層918可包含鉭、氮化鉭、鈦、鉻化鎳(NiCr)、或任意其他適當材料。在實施例中，如上所述，薄膜電阻器層918形成於積置在半導體基板901中之一或多個TSV上方(例如，TSV 906b)。在其他實施例中，如圖10中所示，半導體基板901可以不形成於任意TSV上方。諸實施例將參考圖10詳細說明於後。
在方塊806，由光阻材料構成之一光阻層920形成於薄膜電阻器層918之一或多個部分上。此層係藉由施加光阻材料、藉由曝光光阻材料於一紫外光源或雷射將光阻材料圖案化、及透過使用一適當溶劑顯影未曝光於紫外光源或雷射之光阻材料而形成。儘管僅說明光阻材料之單一部分，應該瞭解的是在薄膜電阻器層上欲保留薄膜電阻器層 處之位置(例如，任意需要一電阻器之位置)，光阻層920可包括任意數量之光阻材料部分。
在方塊808，未被光阻層920覆蓋之薄膜電阻器層918之部分可移除。此可以透過任意適當之乾式或濕式蝕刻完成。在方塊810，光阻層920移除且任何殘留物皆從薄膜電阻器層918之表面清除。
在方塊812，一電絕緣層928積置於薄膜電阻器層918上方。電絕緣層928包含任意適當材料，包括但是不限定的有氮化矽(SiN)或碳化矽(SiC)。在一些實施例中，電絕緣材料形成一密封式障壁，可保護薄膜電阻器層918免於氧化及免於跡線金屬與濕氣污染。此電絕緣層可稱為鈍化層。
在方塊814，另一光阻層930形成於電絕緣層928上方。如上所述，多數開口亦可形成於光阻層930中，以曝露欲移除的電絕緣層928之對應位置。光阻層930可用相似於參考方塊804所述方式形成。光阻層930中之開口形成於需要薄膜電阻器層918及/或一或多個TSV之間之電連接的位置。
在方塊816，通孔932a-c形成於電絕緣層928中。通孔932a-c可以透過任意適當製程形成，例如像是使用圖案化光阻材料之電漿蝕刻製程。在方塊818，光阻層930可移除且任何殘留物皆從電絕緣層928之表面清除。
在方塊820，重分佈層(RDL)942形成。在一實施例中，RDL 942藉由先設置一重分佈層障壁(例如，重分 佈層障壁934)及一銅籽晶層至後端表面上並進入通孔932a-c而形成。光阻材料隨後施加且開口形成在通孔932a-c上方所形成的光阻材料中及需要後端電路由特徵936之位置。後端電路由特徵936包括線痕跡，用於將電信號從一位置配送至另一位置，及平台形墊片，用於對另一晶粒產生電連接(請參閱文後之圖10-11說明)。後端電路由特徵936提供用於被動元件(例如，由薄膜電阻器層918形成之電阻器)之信號分支點，或用於設在半導體基板901中的其中一TSV(例如，TSV 906a)之信號分支點。接著，金屬材料(例如，銅或金)使用電鍍技術、填注通孔932a-c使通孔金屬化及同時形成後端電路由特徵936，以設置於光阻開口內。光阻材料隨後移除，且在後端電路由特徵936之間的銅籽晶層與RDL障壁材料可使用濕式或乾式蝕刻製程移除。後端電路由特徵936具有一形成於其上之鈍化層938。鈍化層保護平台形墊片免於氧化及跡線金屬免於濕氣污染。在實施例中，鈍化層938在平台形墊片之位置處具有開口，其中形成表面飾層940。在實施例中，表面飾層可以是一焊料相容性表面飾層。適合之表面飾層包括但是不限定的有：無電磷化鈷(CoP)/浸漬金(Au)；無電磷化鈷鎢(CoWP)/浸漬金；無電磷化鎳(NiP)/浸漬金；無電磷化鎳/無電鈀(Pd)/浸漬金；無電錫(Sn)；無電磷化鎳/無電錫；無電磷化鈷鎢/無電錫；無電銅(Cu)/無電磷化鈷/浸漬金；無電銅/無電磷化鈷鎢/浸漬金；無電銅/無電磷化鎳/浸漬金；無電銅/ 無電磷化鎳/無電鈀/浸漬金；無電銅/無電錫；無電銅/無電磷化鎳/無電錫；無電銅/無電磷化鈷/浸漬金；無電銅/無電磷化鈷鎢/無電錫。應該瞭解的是其他表面飾層也適用，此取決於可使用之晶片對晶片焊接材料及/或晶片對晶片附接方法。在一些實施例中，一晶粒互連結構(例如，凸塊)可(另外)形成於一或多個平台形墊片之頂部上之表面飾層之頂部上、或取而代之。晶粒互連結構(例如，凸塊)例如可由鉛-錫(PbSn)、錫、錫-銀(SnAg)、銅(Cu)、銦(In)、SnAgCu、SnCu、Au、等等形成。在方塊820之後，IC晶粒使用任意適當可取得之晶圓剝離設備及處理從暫時之載體晶圓卸下。在其他實施例中，RDL 942包括由金屬材料(例如，鋁)組成之後端電路由特徵936，係使用習知減式蝕刻型製程順序形成。
圖10揭示根據本發明之多數實施例的一積體電路晶粒之多個截面圖。在第一實施例中說明IC晶粒1000。IC晶粒1000包括半導體基板1008。IC晶粒1000具有一設在半導體基板1008之後端上的電絕緣層1018。電絕緣層1018包含任意適當材料，例如包括氮化矽(SiN)或碳化矽(SiC)。IC晶粒1000亦包括複數個設於半導體基板1008之主動側上的主動元件(例如，由層1012所示者)。在實施例中，電絕緣材料之一或多層(例如，層1014)設於半導體基板1008之主動側上。如上所述，電絕緣材料之一或多層即囊封複數個主動元件。在實施例 中，電絕緣材料之一或多層包括設於其中之電路由特徵。此外，複數個晶粒互連結構(例如，晶粒互連結構1016)設於電絕緣材料之一或多層中。在實施例中，電路由特徵可以組態成將晶粒互連結構與複數個主動元件電耦合。在一些實施例中，IC晶粒1000具有一形成於其上之金屬-絕緣體-金屬(MIM)電容器1028。MIM電容器1028依上述參考於圖2-4形成。MIM電容器1028具有各別形成於第一及第二金屬層之終端上之位置1020及1022的電連接件，且第一及第二互連結構各別設置於一或多個後端重分佈層(RDL)1030中。電連接件組態成藉由晶粒互連結構1024a、1024b路由安排第二晶粒1026與MIM電容器1028之間的電信號。
IC晶粒1002說明一相似於IC晶粒1000者之組態；惟，MIM電容器1028已由渠溝電容器1032取代。此一渠溝電容器可依上述參考於圖5-7形成。IC晶粒1004說明一相似於IC晶粒1000者之組態；惟，MIM電容器1028已由薄膜電阻器1034取代。此一薄膜電阻器可依上述參考於圖8及9形成。
圖11揭示根據本發明之多數實施例的一積體電路晶粒之多個截面圖。在第一實施例中說明IC晶粒1100。IC晶粒1100包括半導體基板1108。在一些實施例中，IC晶粒1100包括複數個設於半導體基板1108中之貫穿基板通孔(TSV)(例如，TSV 1109a及1109b)。TSV組態成路由安排半導體基板1108之一主動側(在此揭示成半導 體基板1108之底部)與半導體基板之後端(在此揭示成半導體基板1108之頂部)之間的電信號。IC晶粒1000具有一設在半導體基板1108之後端上的電絕緣層1118。電絕緣層1118包含任意適當材料，例如包括氮化矽(SiN)或碳化矽(SiC)。IC晶粒1100亦包括複數個設於半導體基板1108之主動側上的主動元件(例如，由層1112所示者)。在實施例中，電絕緣材料之一或多層(例如，層1114)設於半導體基板1108之主動側上。如上所述，電絕緣材料之一或多層即囊封複數個主動元件。在實施例中，電絕緣材料之一或多層包括設於其中之電路由特徵。此外，複數個晶粒互連結構(例如，晶粒互連結構1116)設於電絕緣材料之一或多層中。在實施例中，電路由特徵可以組態成將晶粒互連結構與複數個主動元件電耦合。在一些實施例中，IC晶粒1100具有一形成於其上之金屬-絕緣體-金屬(MIM)電容器1128。MIM電容器1128依上述參考於圖2-4形成。MIM電容器1128具有形成於第二金屬層之終端上之位置1122的電連接件，且一互連結構設置於一或多個後端重分佈層(RDL)1130中。MIM電容器1128亦具有形成於第一金屬層之終端上之位置1120的電連接件，且TSV 1109b將MIM電容器1128與半導體基板1108之主動側電耦合。電連接件組態成藉由晶粒互連結構1124b路由安排第二晶粒1126與MIM電容器1128之間的電信號。此外，在揭示之實施例中，電信號係藉由晶粒互連結構1124a在第二晶粒1126與半導 體基板1108之主動側之間通過TSV 1109路由。
IC晶粒1102說明一相似於IC晶粒1100者之組態；惟，MIM電容器1128已由渠溝電容器1132取代。此一渠溝電容器可依上述參考於圖5-7形成。IC晶粒1104說明一相似於IC晶粒1100者之組態；惟，MIM電容器1128已由薄膜電阻器1134取代。此一薄膜電阻器可依上述參考於圖8及9形成。
本發明之實施例可實施於使用任意適當硬體及/或軟體之系統中，以依需要組態。圖12概略揭示一計算裝置，其包括一如本文內所述之IC晶粒，例如圖1-11所示者。計算裝置1200容置一電路板，例如主機板1202。主機板1202包括多數元件，包括但是不限定的有一處理器1204及至少一通信晶片1206。處理器1204可以實體及電耦合於主機板1202。在一些實施方式中，至少一通信晶片1206亦實體及電耦合於主機板1202。在其他實施方式中，通信晶片1206為處理器1204之一部分。
依據其應用方式，計算裝置1200可包括是或非實體及電耦合於主機板1202的其他元件。這些其他元件包括但是不限定的有揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控面板顯示器、觸控面板控制器、電池、音頻編碼譯碼器、視頻編碼譯碼器、功率放大器、全球定位系統(GPS)裝置、羅 盤、蓋格(Geiger)計數器、加速計、陀螺儀、喇叭、相機、及大量儲存裝置(例如，硬碟機、光碟(CD)、數位多功能光碟(DVD)、等等)。
通信晶片1206可達成用於資料轉移往返於計算裝置1200之無線通信。術語「無線」及其引申字可用以描述電路、裝置、系統、方法、技術、通信頻道、等等，其可透過調變電磁輻射通過非實體媒體之使用方式而通信資料。此術語並非暗指相關聯裝置不含任何線材，儘管其在一些實施例中可能不含。通信晶片1206可實施許多無線標準或協定之任一者，其包括但是不限定的有電機電子工程師學會(IEEE)標準，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修正版)、長期演進(LTE)計畫及伴隨之任意修正、更新、及/或修訂(例如，升級版LTE計畫、超行動寬頻(UMB)計畫(亦稱為「3GPP2」)、等等)。IEEE 802.16相容寬頻無線存取(BWA)網路一般稱為WiMAX網路，即全球互通微波存取之縮寫，其係通過IEEE 802.16標準之一致性與互通性的產品認證標誌。通信晶片1206可根據全球行動通信系統(GSM)、通用封包無線服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進高速封包存取(E-HSPA)、或LTE網路操作。通信晶片1206可根據GSM演進用之增強資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、全球地面無線電存取網路(UTRAN)、或演進之UTRAN (E-UTRAN)操作。通信晶片1206可根據分碼多重擷取(CDMA)、分時多重擷取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(Ev-DO)、其衍生物，以及指定做為3G、4G、5G、及以外者之任意其他無線協定操作。在其他實施例中，通信晶片1206可根據其他無線協定操作。
計算裝置1200包括複數個通信晶片1206。例如，第一通信晶片1206專用於較短距無線通信，例如Wi-Fi及藍牙，且第二通信晶片1206專用於較長距無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算裝置1200之處理器1204可以是一併入IC總成內之IC晶粒(例如，圖1之IC晶粒106)，IC總成包括一封裝基板(例如，圖1之封裝基板116)。例如，圖1之電路板124可以是主機板1202且處理器1204可以是IC晶粒106。處理器1204及主機板1202可以使用本文內所述之封裝級互連相耦合。術語「處理器」是指處理暫存器及/或記憶體之電子資料，將電子資料轉換成其他電子資料，以利儲存在暫存器及/或記憶體中的任意裝置或裝置之一部分。
通信晶片1206可以是一併入IC總成內之IC晶粒(例如，IC晶粒106)，IC總成包括一封裝基板(例如，圖1之封裝基板116)。在其他實施方式中，容置於計算裝置1200內之另一元件(例如，記憶體裝置或其他 積體電路裝置)可以是一併入IC總成內之IC晶粒(例如，IC晶粒106)。
在許多實施方式中，計算裝置1200可以是膝上型電腦、上網筆電、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、列印機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在其他實施方式中，計算裝置1200可以是處理資料之任意其他電子裝置。
範例
根據許多實施例，本發明揭述多數個範例。範例1包括一種積體電路(IC)晶粒，包含：一半導體基板；複數個主動元件，設於半導體基板之第一側上；複數個被動元件，設於半導體基板之第二側上，其中，第二側設置相對於第一側，及其中，複數個被動元件係從由電容器或電阻器組成之族群中選出。
範例2包括範例1之標的，進一步包含複數個貫穿基板通孔(TSV)，設於半導體基板中且組態成路由安排複數個被動元件的一或多個與半導體基板之第一側之間的電信號。
範例3包括範例1之標的，進一步包含：電絕緣材料之一或多層，係設於半導體基板之第一側上，其中，電絕緣材料之一或多層囊封複數個主動元件；複數個晶粒級互 連，設於電絕緣材料之一或多層中；及電路由特徵，設於電絕緣材料之一或多層中，其中，電路由特徵組態成將晶粒級互連與複數個主動元件電耦合。
範例4包括範例3之標的，其中，電絕緣材料之一或多層係電絕緣材料之一或多個第一層，電路由特徵係第一電路由特徵，IC晶粒進一步包含：一或多個重分佈層(RDL)，設於半導體基板之第二側上，其中，一或多個重分佈層包括：電絕緣材料之一或多個第二層，設於半導體基板之第二側上，其中，電絕緣材料之一或多個第二層囊封複數個被動元件；複數個輸入/輸出(I/O)互連結構，設於電絕緣材料之一或多個第二層中；及第二電路由特徵，設於電絕緣材料之一或多個第二層中，其中，第二電路由特徵組態成將複數個I/O互連結構與複數個被動元件電耦合。
範例5包括範例1之標的，其中，複數個被動元件包含複數個金屬-絕緣體-金屬(MIM)電容器，其中，複數個MIM電容器各包括第一金屬層、一設於第一金屬層上之電容器介電層、及一設於電容器介電層上之第二金屬層。
範例6包括範例1之標的，其中，複數個被動元件包含複數個渠溝電容器，其中，複數個渠溝電容器各包括設於半導體基板中所形成之一或多個渠溝上的第一金屬層、一設於第一金屬層上之電容器介電層、及一設於電容器介電層上之第二金屬層。
範例7包括範例5或6任一者之標的，其中，第一及第二金屬層各與設於半導體基板之第二側上之一或多個重分佈層(RDL)中所設之第一及第二互連結構電耦合。
範例8包括範例5或6任一者之標的，其中，第一金屬層與一設於半導體基板中之TSV電耦合，其中，TSV將半導體基板之第一側與半導體基板之第二側電耦合。
範例9包括範例8之標的，其中，第二金屬層與IC晶粒之一電路由結構電耦合，其中，電路由結構係從由下列組成之族群中選出：一設於半導體基板中之附加TSV、或設於半導體基板之第二側上之一或多個重分佈層(RDL)中所設之一互連結構，其中，附加TSV將半導體基板之第一側與半導體基板之第二側電耦合。
範例10包括範例1之標的，其中，複數個被動元件包含複數個薄膜電阻器，其中，各薄膜電阻器包括第一端子及第二端子。
範例11包括範例10之標的，其中，第一及第二端子各與設於半導體基板之第二側上之一或多個重分佈層(RDL)中所設之第一及第二互連結構電耦合。
範例12包括範例10之標的，其中，第一端子與一設於半導體基板中之TSV電耦合，其中，TSV將半導體基板之第一側與半導體基板之第二側電耦合。
範例13包括範例12之標的，其中，第二端子與IC晶粒之一電路由結構電耦合，其中，電路由結構係從由下列組成之族群中選出：一設於半導體基板中之附加TSV、 或設於半導體基板之第二側上之一或多個重分佈層(RDL)中所設之一互連結構，其中，附加TSV將半導體基板之第一側與半導體基板之第二側電耦合。
範例14包括範例1之標的，其中，複數個主動元件包含電晶體。
範例15包括範例1之標的，其中，半導體基板包含一矽晶圓。
範例16包括一種形成積體電路(IC)晶粒總成之方法，包含：提供一半導體基板；形成複數個主動元件於半導體基板之第一側上；形成複數個被動元件於半導體基板之第二側上，其中，半導體基板之第二側設置相對於半導體基板之第一側。
範例17包括範例16之標的，其中，複數個被動元件係從由：金屬-絕緣體-金屬(MIM)電容器組成之族群中選出，及其中，形成複數個被動元件包括：積置第一金屬層於半導體基板之第二側上；積置一電容器介電層於第一金屬層上；及積置第二金屬層於電容器介電層上；及渠溝電容器，其中，形成複數個被動元件包括：形成一或多個渠溝於半導體基板之第二側之一表面中；積置第一金屬層於一或多個渠溝上；積置一電容器介電層於第一金屬層上；及積置第二金屬層於電容器介電層上。
範例18包括範例17之標的，進一步包含：形成一或多個重分佈層(RDL)於被動元件上，其中，一或多個RDL包括複數個互連結構，及其中，一或多個RDL形成 以將複數個互連結構之第一及第二互連結構各別與第一及第二金屬層電耦合。
範例19包括範例17之標的，其中，半導體基板包括一設置於內之TSV，TSV電耦合半導體基板之第一側與半導體基板之第二側，及其中，第一金屬層形成以與TSV電耦合。
範例20包括範例17之標的，其中，第二金屬層形成以與IC晶粒之一電路由結構電耦合，其中，電路由結構係從由下列組成之族群中選出：一形成於半導體基板中之附加TSV、或具有互連結構形成於其上的半導體基板之第二側上所形成之一或多個重分佈層(RDL)，其中，附加TSV將半導體基板之第一側與半導體基板之第二側電耦合。
範例21包括範例16之標的，進一步包含：積置電絕緣材料之一或多層於複數個主動元件上；形成電路由特徵於電絕緣材料之一或多層中；及形成複數個晶粒級互連結構於電絕緣材料之一或多層之一表面中，其中，複數個晶粒級互連結構藉由電路由特徵以與複數個主動元件電耦合。
範例22包括範例21之標的，其中，電絕緣材料係第一電絕緣材料，電路由特徵係第一電路由特徵，及進一步包含：積置第二電絕緣材料之一或多層於複數個被動元件上；形成電路由特徵於第二電絕緣材料之一或多層中；及形成複數個輸入/輸出(I/O)互連結構於第二電絕緣材料 之一或多層中，其中複數個I/O互連結構係藉由電路由特徵以與複數個被動元件的一或多個電耦合。
範例23包括一種積體電路(IC)封裝總成，包含：一積體電路(IC)晶粒，具有：複數個主動元件，設於一半導體基板之第一側上；複數個被動元件，設於半導體基板之第二側上，其中，半導體基板之第二側設置相對於半導體基板之第一側；第一複數個輸入/輸出(I/O)互連結構，係與複數個主動元件電耦合；及第二複數個I/O互連結構，係與複數個被動元件電耦合；及一封裝基板，係與IC晶粒電耦合，其中，封裝基板組態成路由安排IC晶粒之電信號。
範例24包括範例23之標的，其中，IC晶粒係第一IC晶粒且進一步包含設於半導體基板之第二側上的第二IC晶粒，其中，第二IC晶粒包括第三複數個I/O互連結構，係與第二複數個I/O互連結構耦合，用以路由安排第一IC晶粒與第二IC晶粒之間的電信號。
範例25包括範例23之標的，其中，被動元件係從由下列組成之族群中選出：金屬-絕緣體-金屬(MIM)電容器；渠溝電容器；及薄膜電阻器。
許多實施例可包括上述實施例之任意適當組合，包括以連結形式(及)上述者(例如，「及」可以是「及/或」)揭述之實施例的替代實施例。再者，一些實施例可包括一或多個製造物件(例如，非暫態性電腦可讀取媒體)，具有儲存於其上之指令，當指令執行時造成上述實 施例任一者之動作。再者，一些實施例可包括裝置或系統，具有任意適當構件供實施上述實施例之操作。
包括摘要說明中所述者在內的揭示實施方式上述說明並非為了排他或為了限制本發明之實施例於揭露之形式。儘管特定實施方式及範例已在本文內揭述以供說明，但是習於此技者應該瞭解的是，在本發明之範疇內許多等效之變化仍屬可行。
根據上述詳細說明，這些變化仍可施加於本發明之實施例。文後申請專利範圍中所用之術語不應解釋成限制本發明之許多實施例於申請書及申請專利範圍中揭露之特定實施方式。反而，此範疇應完全由根據申請專利範圍闡釋之原則陳述的文後申請專利範圍決定。
100‧‧‧積體電路總成
106‧‧‧晶粒
108‧‧‧晶粒互連結構
110‧‧‧晶粒焊墊
116‧‧‧封裝基板
118‧‧‧平台
120‧‧‧焊球
122‧‧‧墊片
124‧‧‧電路板
126‧‧‧半導體基板
128‧‧‧主動元件層
130‧‧‧金屬-絕緣體-金屬電容器
132‧‧‧貫穿基板通孔
134‧‧‧電絕緣材料層
136‧‧‧電路由特徵
140‧‧‧重分佈層
142‧‧‧電絕緣材料層
144‧‧‧平台形墊片
146‧‧‧電路由特徵

Claims (25)

  1. 一種積體電路(IC)晶粒，包含：半導體基板；複數個主動元件，設於該半導體基板之第一側上；複數個被動元件，設於該半導體基板之第二側上，其中，該第二側設置相對於該第一側，及其中，該複數個被動元件係從由電容器或電阻器組成之族群中選出。
  2. 如申請專利範圍第1項之IC晶粒，進一步包含複數個貫穿基板通孔(TSV)，設於該半導體基板中且組態成路由安排該複數個被動元件的一或多個與該半導體基板之第一側之間的電信號。
  3. 如申請專利範圍第1項之IC晶粒，進一步包含：電絕緣材料之一或多層，設於該半導體基板之第一側上，其中，該電絕緣材料之一或多層囊封該複數個主動元件；複數個晶粒級互連，設於該電絕緣材料之一或多層中；及電路由特徵，設於該電絕緣材料之一或多層中，其中，該電路由特徵組態成將該晶粒級互連與該複數個主動元件電耦合。
  4. 如申請專利範圍第3項之IC晶粒，其中，該電絕緣材料之一或多層係該電絕緣材料之一或多個第一層，該電路由特徵係第一電路由特徵，該IC晶粒進一步包含：一或多個重分佈層(RDL)，設於該半導體基板之第 二側上，其中，該一或多個重分佈層包括：該電絕緣材料之一或多個第二層，設於該半導體基板之第二側上，其中，該電絕緣材料之一或多個第二層囊封該複數個被動元件；複數個輸入/輸出(I/O)互連結構，設於該電絕緣材料之一或多個第二層中；及第二電路由特徵，設於該電絕緣材料之一或多個第二層中，其中，該第二電路由特徵組態成將該複數個I/O互連結構與該複數個被動元件電耦合。
  5. 如申請專利範圍第1項之IC晶粒，其中，該複數個被動元件包含複數個金屬-絕緣體-金屬(MIM)電容器，其中，該複數個MIM電容器各包括第一金屬層、設於該第一金屬層上之電容器介電層、及設於該電容器介電層上之第二金屬層。
  6. 如申請專利範圍第5項之IC晶粒，其中，該第一金屬層及該第二金屬層各與設於該半導體基板之第二側上之該一或多個重分佈層(RDL)中所設之第一互連結構及第二互連結構電耦合。
  7. 如申請專利範圍第1項之IC晶粒，其中，該複數個被動元件包含複數個渠溝電容器，其中，該複數個渠溝電容器各包括設於該半導體基板中所形成之一或多個渠溝上的第一金屬層、設於該第一金屬層上之電容器介電層、及設於該電容器介電層上之第二金屬層。
  8. 如申請專利範圍第7項之IC晶粒，其中，該第一 金屬層與設於該半導體基板中之TSV電耦合，其中，該TSV將該半導體基板之第一側與該半導體基板之第二側電耦合。
  9. 如申請專利範圍第8項之IC晶粒，其中，該第二金屬層與該IC晶粒之電路由結構電耦合，其中，該電路由結構係從由下列組成之族群中選出：附加TSV，設於該半導體基板中，其中，該附加TSV將該半導體基板之第一側與該半導體基板之第二側電耦合；或互連結構，設於該半導體基板之第二側上所設之該一或多個重分佈層(RDL)中。
  10. 如申請專利範圍第1項之IC晶粒，其中，該複數個被動元件包含複數個薄膜電阻器，其中，各該薄膜電阻器包括第一端子及第二端子。
  11. 如申請專利範圍第10項之IC晶粒，其中，該第一端子及該第二端子各與設於該半導體基板之第二側上之該一或多個重分佈層(RDL)中所設之該第一互連結構及該第二互連結構電耦合。
  12. 如申請專利範圍第10項之IC晶粒，其中，該第一端子與設於該半導體基板中之TSV電耦合，其中，該TSV將該半導體基板之第一側與該半導體基板之第二側電耦合。
  13. 如申請專利範圍第12項之IC晶粒，其中，該第二端子與該IC晶粒之電路由結構電耦合，其中，該電路 由結構係從由下列組成之族群中選出：附加TSV，設於半導體基板中，其中，該附加TSV將該半導體基板之第一側與該半導體基板之第二側電耦合；或互連結構，設於該半導體基板之第二側上所設之該一或多個重分佈層(RDL)中。
  14. 如申請專利範圍第1項之IC晶粒，其中，該複數個主動元件包含電晶體。
  15. 如申請專利範圍第1項之IC晶粒，其中，該半導體基板包含矽晶圓。
  16. 一種形成積體電路(IC)晶粒總成之方法，包含：提供半導體基板；形成複數個主動元件於該半導體基板之第一側上；形成複數個被動元件於該半導體基板之第二側上，其中，該半導體基板之第二側設置相對於該半導體基板之第一側。
  17. 如申請專利範圍第16項之方法，其中，該複數個被動元件係從由下列組成之族群中選出：金屬-絕緣體-金屬(MIM)電容器，及其中，形成該複數個被動元件包括：積置第一金屬層於該半導體基板之第二側上；積置電容器介電層於該第一金屬層上；及積置第二金屬層於該電容器介電層上；及渠溝電容器，其中，形成該複數個被動元件包括：形 成一或多個渠溝於該半導體基板之第二側之表面中；積置第一金屬層於一或多個渠溝上；積置電容器介電層於該第一金屬層上；及積置第二金屬層於該電容器介電層上。
  18. 如申請專利範圍第17項之方法，進一步包含：形成一或多個重分佈層(RDL)於該被動元件上，其中，該一或多個RDL包括複數個互連結構，及其中，該一或多個RDL形成將該複數個互連結構之第一互連結構及第二互連結構各別與該第一金屬層及該第二金屬層電耦合。
  19. 如申請專利範圍第17項之方法，其中，該半導體基板包括設置於內之TSV，該TSV電耦合該半導體基板之第一側與該半導體基板之第二側，及其中，該第一金屬層形成以與該TSV電耦合。
  20. 如申請專利範圍第17項之方法，其中，該第二金屬層形成與該IC晶粒之電路由結構電耦合，其中，該電路由結構係從由下列組成之族群中選出：附加TSV，形成於該半導體基板中，其中，該附加TSV將該半導體基板之第一側與該半導體基板之第二側電耦合；或一或多個重分佈層(RDL)，形成於該半導體基板之第二側上，具有互連結構形成於其中。
  21. 如申請專利範圍第16項之方法，進一步包含：積置電絕緣材料之一或多層於該複數個主動元件上；形成電路由特徵於該電絕緣材料之一或多層中；及形成複數個晶粒級互連結構於該電絕緣材料之一或多 層之一表面中，其中，該複數個晶粒級互連結構藉由該電路由特徵以與該複數個主動元件電耦合。
  22. 如申請專利範圍第21項之方法，其中，該電絕緣材料係第一電絕緣材料，該電路由特徵係第一電路由特徵，及進一步包含：積置第二電絕緣材料之一或多層於該複數個被動元件上；形成該電路由特徵於該第二電絕緣材料之一或多層中；及形成複數個輸入/輸出(I/O)互連結構於該第二電絕緣材料之一或多層中，其中該複數個I/O互連結構藉由該電路由特徵以與該複數個被動元件的一或多個電耦合。
  23. 一種積體電路(IC)封裝總成，包含：積體電路(IC)晶粒，具有：複數個主動元件，設於半導體基板之第一側上；複數個被動元件，設於該半導體基板之第二側上，其中，該半導體基板之第二側設置相對於該半導體基板之第一側；第一複數個輸入/輸出(I/O)互連結構，係與該複數個主動元件電耦合；及第二複數個I/O互連結構，係與該複數個被動元件電耦合；及封裝基板，係與該IC晶粒電耦合，其中，該封裝基板組態成路由安排該IC晶粒之電信號。
  24. 如申請專利範圍第23項之IC封裝總成，其中，該IC晶粒係第一IC晶粒且進一步包含設於該半導體基板之第二側上的第二IC晶粒，其中，該第二IC晶粒包括第三複數個I/O互連結構，係與該第二複數個I/O互連結構耦合，用以路由安排該第一IC晶粒與該第二IC晶粒之間的電信號。
  25. 如申請專利範圍第23項之IC封裝總成，其中，該被動元件係從由下列組成之族群中選出：金屬-絕緣體-金屬(MIM)電容器；渠溝電容器；及薄膜電阻器。
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