TW201624568A - 半導體元件及其製作方法 - Google Patents
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Abstract
一種半導體元件及其製作方法。半導體元件的製作方法包括以下步驟。提供一基底，基底中已形成有多個溝槽，其中溝槽之間的基底上已依序配置有一氧化層、一矽基材料層以及一罩幕層。形成一介電層，以填入溝槽中並覆蓋罩幕層、矽基材料層、氧化層以及基底。對基底進行一退火製程，其中來自罩幕層的氫會與矽基材料層中的矽形成矽-氫鍵。
Description
本發明是有關於一種元件及其製作方法，且特別是有關於一種半導體元件及其製作方法。
隨著積體電路的蓬勃發展，記憶體的特徵尺寸日益縮小，諸如負偏壓溫度不穩定性(NBTI,Negative Bias Temperature Instability)、熱載子注入(HCI,Hot Carrier Injection)、時依性介電層崩潰(TDDB,Time Dependence Dielectric Breakdown)等元件可靠性的問題也隨之產生。其中，NBTI效應是指元件在對閘極施加負偏壓的溫度應力條件下所產生的元件電性飄移，又以閘極起始電壓Vth的偏移最為嚴重，也就是說，隨著溫度應力條件增加，偏移的量也不斷增加。
一般來說，認為氫對於NBTI具有一定的影響，其主要的論點聚焦在製程中氫的擴散與鍵結。舉例來說，在氧化矽與矽之間的介面陷阱(Interface Trap)中，當較弱的矽-氫鍵結在應力條件下被打斷後，空缺的介面陷阱會捕捉電洞(hole)而造成閘極起始電
壓Vth飄移。
由此可知，在目前元件小型化的趨勢下，如何在有限的空間中兼顧元件的積集度及元件可靠度，將是各界研究的重點之一。
本發明提供一種半導體元件及其製作方法，能改善負偏壓溫度不穩定性。
本發明的半導體元件的製作方法包括以下步驟。提供一基底，基底中已形成有多個溝槽，其中溝槽之間的基底上已依序配置有一氧化層、一矽基材料層以及一罩幕層。形成一介電層，以填入溝槽中並覆蓋罩幕層、矽基材料層、氧化層以及基底。對基底進行一退火製程，其中來自罩幕層的氫會與矽基材料層中的矽形成矽-氫鍵。
在本發明的一實施例中，更包括於矽基材料層與罩幕層之間形成一氧化矽層。
在本發明的一實施例中，上述的氧化矽層的形成方法包括在形成罩幕層之前，對矽基材料層進行一氧化製程。
在本發明的一實施例中，上述的氧化製程包括一快速熱氧化(RTO)。
在本發明的一實施例中，上述的氧化矽層的形成方法包括一低壓化學氣相沉積製程。
在本發明的一實施例中，上述的退火製程的溫度介於700
℃至1000℃。
在本發明的一實施例中，上述的溝槽的深寬比大於4：1。
在本發明的一實施例中，上述的矽基材料層包括一非晶矽層或一多晶矽層。
在本發明的一實施例中，上述的罩幕層為氮化矽層。
在本發明的一實施例中，上述的形成矽基材料層的溫度低於退火製程的溫度。
在本發明的一實施例中，進行退火製程後，更包括移除部分介電層，以於溝槽中形成多個隔離結構。
在本發明的一實施例中，上述的移除部分介電層的方法包括以罩幕層為終止層，對介電層進行一平坦化製程。
在本發明的一實施例中，進行退火製程後，更包括移除罩幕層與矽基材料層。
在本發明的一實施例中，上述的移除罩幕層的方法包括使用一溼式蝕刻製程。
在本發明的一實施例中，上述的移除矽基材料層的方法包括使用一溼式蝕刻製程。
本發明的半導體元件包括一基底、一氧化層、一矽基材料層、一罩幕層以及一介電層。基底中已形成有多個溝槽。氧化層配置於溝槽之間的基底上。矽基材料層配置於氧化層上。罩幕層配置於矽基材料層上，其中來自罩幕層的氫會與矽基材料層中的矽形成矽-氫鍵。介電層填入溝槽並覆蓋罩幕層、矽基材料層、氧化層以及基底。
在本發明的一實施例中，更包括一氧化矽層，配置於矽基材料層與罩幕層之間。
在本發明的一實施例中，上述的氧化矽層的厚度介於10Å至50Å。
在本發明的一實施例中，上述的矽基材料層與氧化矽層的介面之間的矽-氫鍵濃度高於基底與氧化層的介面之間的矽-氫鍵濃度。
在本發明的一實施例中，上述的矽基材料層與罩幕層的介面之間的矽-氫鍵濃度高於基底與氧化層的介面之間的矽-氫鍵濃度。
在本發明的一實施例中，上述的矽基材料層包括一非晶矽層或一多晶矽層。
在本發明的一實施例中，上述的罩幕層包括氮化矽層。
在本發明的一實施例中，上述的氧化層的厚度介於1000Å至1500Å。
在本發明的一實施例中，上述的矽基材料層與氧化矽層的介面之間的矽-氫鍵濃度高於基底與氧化層的介面之間的矽-氫鍵濃度。
在本發明的一實施例中，上述的矽基材料層與罩幕層的介面之間的矽-氫鍵濃度高於基底與氧化層的介面之間的矽-氫鍵濃度。
在本發明的一實施例中，上述的罩幕層的厚度介於500Å至1000Å。
在本發明的一實施例中，更包括一襯墊氧化層，配置於溝槽與介電層之間。
基於上述，本發明是在基底與含有氫的罩幕層之間形成一
矽基材料層，矽基材料層能捕捉因高溫製程而由罩幕層驅入至基底的氫。如此一來，能避免氫被捕捉於氧化層與基底之間的介面之介面陷阱，進而改善負偏壓溫度不穩定性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧基底
102‧‧‧第一區
104‧‧‧第二區
110‧‧‧氧化層
120‧‧‧矽基材料層
122‧‧‧氧化矽層
130‧‧‧罩幕層
140‧‧‧溝槽
142‧‧‧襯墊氧化層
150‧‧‧介電層
160‧‧‧隔離結構
AP‧‧‧退火製程
圖1A至圖1C為依照本發明實施例所繪示之非揮發性記憶體的製造流程的示意圖。
圖1A至圖1C為依照本發明實施例所繪示之半導體元件的製作流程的示意圖。首先，請參照圖1A，提供基底100，基底中已形成有多個溝槽140，其中溝槽140之間的基底100上已依序配置有氧化層110、矽基材料層120以及罩幕層130。基底100例如為矽基底。基底100例如是包括第一區102與第二區104。第一區102例如是高壓電路區，第二區104例如是低壓電路區，而高壓電路區與低壓電路區組合即為週邊電路區。基底100例如是更包括記憶胞區，但省略繪示之。
在本實施例中，位於第一區102的氧化層110例如是高壓閘氧化層，其厚度例如是介於1000Å至1500Å，位於第二區104的氧化
層110例如是襯墊氧化層，其厚度例如是介於100Å至150Å。在本實施例中，氧化層110的材料例如是氧化矽，其形成方法例如是熱氧化法。
矽基材料層120例如是多晶矽層或非晶矽層，其厚度例如是介於100Å至300Å。矽基材料層120的形成方法例如是以矽甲烷作為氣體源進行低壓化學氣相沉積製程，其沈積溫度例如是介於500℃至550℃。在本實施例中，更包括於矽基材料層120與罩幕層130之間形成一氧化矽層122。氧化矽層122的形成方法可以是對矽基材料層120的表面進行一氧化製程或者是於矽基材料層120上沈積一氧化矽層，以形成諸如二氧化矽/多晶矽介面。氧化製程可以是快速熱氧化(RTO)，其溫度例如是介於500℃至800℃，其氣體例如是氧氣，以及其氣體流量例如是介於1slm至30slm。沈積方法可以是低壓化學氣相沉積製程，沈積溫度例如是介於500℃至550℃，其氣體例如是氧氣，以及其氣體流量例如是介於1slm至30slm。其中，矽基材料層120與氧化矽層122可以在相同的沈積腔室中進行，也就是以原位方式依序形成矽基材料層120與氧化矽層122，其中矽基材料層120與氧化矽層122的沈積溫度例如是相同。氧化矽層122的厚度例如是介於10Å至50Å。
罩幕層130例如是氮化矽層，其厚度例如是介於500Å至1000Å。罩幕層130的形成方法例如是以含氫氣體為氣體源進行沉積製程，其中氣體源例如是二氯乙烷和氨氣。其中，沈積製程可為低壓化學氣相沉積製程，沈積溫度例如是介於700℃至800℃。特別注意的
是，在沉積製程中，氣體源通常都會有反應不完全的現象，因此所沈積後的膜層會包括未反應之氣體源中的氣體，也就是說，罩幕層130中含有氫。
在本實施例中，溝槽140例如是具有高深寬比，諸如大於4：1。溝槽140的形成方法例如是以罩幕層130為罩幕，移除部分氧化矽層122、矽基材料層120、氧化層110以及基底100，以形成多個溝槽140。其中，移除部分氧化矽層122、矽基材料層120、氧化層110以及基底100的方法例如是乾式蝕刻製程或溼式蝕刻製程。溝槽140例如是位於第一區102與第二區104之間，且特定言之，溝渠104的一部分位於第一區102以及溝渠104的另一部分位於第二區104。
請參照圖1B，在本實施例中，於形成溝槽140後，更包括於溝槽140中形成襯墊氧化層142。襯墊氧化層142的材質例如是氧化矽，其形成方法例如是熱氧化法、臨場蒸氣產生(ISSG)氧化法、化學氣相沉積法(CVD)、原子層沉積法(ALD)或爐管氧化法。襯墊氧化層142的厚度例如是介於100Å至150Å。
然後，形成一介電層150，以填入溝槽140中並覆蓋罩幕層130、矽基材料層120、氧化層110以及基底100。介電層150例如是包括適於填入高深寬比溝槽的材料。
而後，基底100進行一退火製程AP。退火製程AP例如是使用常壓爐管，其溫度例如是介於700℃至1000℃。在本實施例中，退火製程AP例如是用以使填入溝槽140中的填入材料緻密，也就是使得介電層150能完整地填入溝槽140中。當然，在其他實施例中，退
火製程AP也有可能是其他元件製作過程中使用的高溫製程，本發明不以此為限。特別注意的是，在進行退火製程AP時，罩幕層130中的氫會產生逸氣現象，或驅入至基底100而被矽基材料層120或基底100的介面陷阱捕捉，因而形成鍵結強度弱的矽-氫鍵。在本實施例中，由於在基底100與罩幕層130之間形成矽基材料層120，因此由罩幕層130驅入至基底100的氫會優先驅入矽基材料層120與罩幕層130的介面，而被介面陷阱補捉，而僅有少數的氫會進一步驅入至基底100與氧化層110的介面。也就是說，矽基材料層120與罩幕層130的介面之間的矽-氫鍵濃度高於基底100與氧化層110的介面之間的矽-氫鍵濃度。此外，由於矽基材料層120與罩幕層130之間更形成有氧化矽層122，因此由罩幕層130驅入至基底100的氫會更輕易地被捕捉於矽基材料層120與氧化矽層122之間的介面陷阱。因此，在本實施例中，矽基材料層120與氧化矽層122的介面之間的矽-氫鍵濃度高於基底100與氧化層110的介面之間的矽-氫鍵濃度。
在本實施例中，半導體元件包括基底100、氧化層110、矽基材料層120、罩幕層130以及介電層150。基底100中已形成有多個溝槽140。氧化層110配置於溝槽140之間的基底100上。矽基材料層120配置於氧化層110上。罩幕層130配置於矽基材料層120上，其中來自罩幕層130的氫會與矽基材料層120中的矽形成矽-氫鍵。介電層150填入溝槽140並覆蓋罩幕層130、矽基材料層120、氧化層110以及基底100。在本實施例中，更包括氧化矽層122與襯墊氧化層142。氧化矽層122例如是配置於矽基材料層120與罩幕層130之
間。襯墊氧化層142配置於溝槽140與介電層150之間。
接下來將進一步描述後續製程。請參照圖1C，接著，在進行退火製程AP後，移除部分介電層150，以於溝槽140中形成多個隔離結構160。在本實施例中，移除部分介電層150的方法包括以罩幕層130為終止層，對介電層150進行一平坦化製程。
然後，移除罩幕層130以及矽基材料層120。移除罩幕層130的方法例如是溼式蝕刻製程，諸如使用熱磷酸。移除矽基材料層120的方法例如是溼式蝕刻製程，諸如使用稀釋氫氟酸(diluted hydrofluoric acid,DHF)與稀釋的氨水與過氧化氫的混合液(diluted ammonium peroxide mixture,DAPM)。在本實施例中，更包括移除氧化矽層122，其方法包括溼式蝕刻製程，諸如使用稀釋的氨水與過氧化氫的混合液(DAPM)。接著，後續再視元件需求來進行一般熟悉的製程步驟，諸如高壓閘極製作等，而這些步驟已為公知技術，於此不再另行說明。
一般來說，由於填入材料對於高深寬比之溝槽具有一定的製程極限，因此在將填入材料填入溝槽後，會進行一高溫退火製程以使填入材料緻密化。然而，此高溫退火製程會導致罩幕層中的氫產生逸氣現象，或驅入至基底與閘氧化層的介面且被介面陷阱捕捉，因而形成鍵結強度弱的矽-氫鍵。此弱的矽-氫鍵會在壓力測試下斷鍵，進而導致閘極起始電壓Vth飄移。在本實施例中，在基底100與含有氫的罩幕層130之間形成一矽基材料層120，使得矽基材料層120的介面陷阱能優先捕捉因退火製程等高溫製程而由罩
幕層130驅入至基底100的氫。因此，能避免氫被捕捉於氧化層110與基底100之間的介面之介面陷阱，進而改善負偏壓溫度不穩定性。
此外，在本實施例中，進一步於矽基材料層120的表面上形成氧化矽層122，使得矽基材料層120/氧化矽層122的介面能優先捕捉原先驅入至基底100/氧化層110的介面的氫，如此能大幅減少存在於基底100/氧化層110的介面處的弱鍵結的矽-氫鍵。此外，在進行退火製程後，會去除矽基材料層120與氧化矽層122，也就是矽基材料層120與氧化矽層122不會作為後續的閘極材料，因此能避免已被捕捉的氫再度逸出。如此一來，能大幅改善閘極起始電壓Vth在壓力測試下所產生的偏移情形。因此，本實施例的半導體元件具有改善的高壓閘極負偏壓溫度不穩定性，故具有較佳的良率與元件特性。
綜上所述，本發明之一實施例是在基底與含有氫的罩幕層之間形成矽基材料層或者是矽基材料層與氧化矽層，使得矽基材料層或矽基材料層與氧化矽層的介面能優先捕捉因退火製程而由罩幕層驅入至基底的氫。如此一來，能避免氫驅入氧化層與基底之間的介面，以大幅降低氫被捕捉於氧化層與基底之間的介面之介面陷阱。也就是說，使得矽基材料層與氧化矽層的介面之間的矽-氫鍵濃度遠高於基底與氧化層的介面之間的矽-氫鍵濃度。此外，在進行退火製程之後，會移除矽基材料層與氧化矽層，而不以其作為後續用以製作閘極的材料，如此能避免已捕捉的氫再度逸出而影響閘極的特性。如此一來，能大幅改善閘極起始電壓Vth在壓力測試下所產生的偏移情形。因此，本實施例的半導體元件具有改善的高壓閘極負偏壓溫度不穩定
性，故具有較佳的良率與元件特性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧第一區
104‧‧‧第二區
110‧‧‧氧化層
120‧‧‧矽基材料層
122‧‧‧氧化矽層
130‧‧‧罩幕層
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142‧‧‧襯墊氧化層
150‧‧‧介電層
AP‧‧‧退火製程
Claims (25)
- 一種半導體元件的製作方法，包括：提供一基底，該基底中已形成有多個溝槽，其中該些溝槽之間的基底上已依序配置有一氧化層、一矽基材料層以及一罩幕層；形成一介電層，以填入該些溝槽中並覆蓋該罩幕層、該矽基材料層、該氧化層以及該基底；以及對該基底進行一退火製程，其中來自該罩幕層的氫會與該矽基材料層中的矽形成矽-氫鍵。
- 如申請專利範圍第1項所述之半導體元件的製作方法，更包括於該矽基材料層與該罩幕層之間形成一氧化矽層。
- 如申請專利範圍第2項所述之半導體元件的製作方法，其中該氧化矽層的形成方法包括在形成該罩幕層之前，對該矽基材料層進行一氧化製程。
- 如申請專利範圍第3項所述之半導體元件的製作方法，其中該氧化製程包括一快速熱氧化(RTO)。
- 如申請專利範圍第2項所述之半導體元件的製作方法，其中該氧化矽層的形成方法包括一低壓化學氣相沉積製程。
- 如申請專利範圍第1項所述之半導體元件的製作方法，其中該退火製程的溫度介於700℃至1000℃。
- 如申請專利範圍第1項所述之半導體元件的製作方法，其中該些溝槽的深寬比大於4：1。
- 如申請專利範圍第1項所述之半導體元件的製作方法，其中該矽基材料層包括一非晶矽層或一多晶矽層。
- 如申請專利範圍第1項所述之半導體元件的製作方法，其中該罩幕層為氮化矽層。
- 如申請專利範圍第1項所述之半導體元件的製作方法，其中形成該矽基材料層的溫度低於該退火製程的溫度。
- 如申請專利範圍第1項所述之半導體元件的製作方法，進行該退火製程後，更包括移除部分該介電層，以於該些溝槽中形成多個隔離結構。
- 如申請專利範圍第11項所述之半導體元件的製作方法，其中移除部分該介電層的方法包括以該罩幕層為終止層，對該介電層進行一平坦化製程。
- 如申請專利範圍第1項所述之半導體元件的製作方法，進行該退火製程後，更包括移除該罩幕層與該矽基材料層。
- 如申請專利範圍第13項所述之半導體元件的製作方法，其中移除該罩幕層的方法包括使用一溼式蝕刻製程。
- 如申請專利範圍第13項所述之半導體元件的製作方法，其中移除該矽基材料層的方法包括使用一溼式蝕刻製程。
- 一種半導體元件，包括：一基底，該基底中已形成有多個溝槽；一氧化層，配置於該些溝槽之間的該基底上；一矽基材料層，配置於該氧化層上；一罩幕層，配置於該矽基材料層上，其中來自該罩幕層的氫會與該矽基材料層中的矽形成矽-氫鍵；以及一介電層，填入該些溝槽並覆蓋該罩幕層、該矽基材料層、該氧 化層以及該基底。
- 如申請專利範圍第16項所述之半導體元件，更包括一氧化矽層，配置於該矽基材料層與該罩幕層之間。
- 如申請專利範圍第17項所述之半導體元件，其中該氧化矽層的厚度介於10Å至50Å。
- 如申請專利範圍第17項所述之半導體元件，其中該矽基材料層與該氧化矽層的介面之間的矽-氫鍵濃度高於該基底與該氧化層的介面之間的矽-氫鍵濃度。
- 如申請專利範圍第16項所述之半導體元件，其中該矽基材料層與該罩幕層的介面之間的矽-氫鍵濃度高於該基底與該氧化層的介面之間的矽-氫鍵濃度。
- 如申請專利範圍第16項所述之半導體元件，其中該矽基材料層包括一非晶矽層或一多晶矽層。
- 如申請專利範圍第16項所述之半導體元件，其中該罩幕層為使用含矽甲烷的氣體源所形成的氮化矽層。
- 如申請專利範圍第16項所述之半導體元件，其中該氧化層的厚度介於1000Å至1500Å。
- 如申請專利範圍第16項所述之半導體元件，其中該罩幕層的厚度介於500Å至1000Å。
- 如申請專利範圍第16項所述之半導體元件，更包括一襯墊氧化層，配置於該些溝槽與該介電層之間。
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