TW201611134A - 半導體裝置及其形成方法 - Google Patents

Abstract

提供第一基板附著至第二基板之方法及裝置。在一些實施方式中，第一基板具有保護層，如焊罩(solder mask)，其圍繞第二基板所附著之晶粒附著區域(die attach area)。排除區域(keep-out region)(例如第二基板與保護層間之區域)為一個區域圍繞未形成或移除保護層之第二基板。排除區域的尺寸大小使第二基板與保護層間存在足夠的間隔，以放置底部填膠(underfill)於第一基板與第二基板之間，同時降低或避免空隙，且同時允許排除區域中之導線藉由底部填膠而覆蓋。

Description

半導體裝置及其形成方法

本發明是關於一種半導體裝置及其形成方法，特別是有關於一種凸塊導線直連晶片封裝裝置及其形成方法。

積體電路或晶片係由大量的主動及被動元件如電晶體及電容器所組成。這些元件最初彼此隔離，之後會互連形成積體電路。連接器結構更進一步形成以用於積體電路，其可包含結合墊(bond pads)或金屬凸塊形成於電路之表面上。電性連接(electrical connection)係經由結合墊或金屬凸塊以產生，其可連接晶片至封裝基板或其他晶粒。一般而言，利用打線接合(wire bonding，WB)或覆晶(flip chip，FC)封裝技術，可將晶片組裝成一個封裝如接腳柵格陣列(pin grid array，PGA)，或球狀柵格陣列(ball grid array，BGA)。

覆晶(flip-chip，FC)封裝技術利用凸塊導線直連(bump-on-trace，BOT)結構可連接晶片至封裝基板，其中經由金屬凸塊之連接，可連接晶片至封裝基板或晶粒之金屬導線(traces)。BOT結構提供的低成本可替代微電子封裝產業。然而，隨著基板結構變薄，BOT結構之可靠性問題上升。

當利用BOT結構時，用於晶片之凸塊藉由回焊製程被焊接至封裝基板上之導線上。當凸塊接合至基板並自回焊狀態冷卻至室 溫時，熱膨脹係數(coefficient of thermal expansion，CTE)不匹配導致的熱力(thermal force)會使基板收縮(shrinkage)並導致相對的扭轉於每個凸塊上。一旦應力等級(stress level)上升超過基板與導線間之黏著標準，會產生導線剝離缺陷(trace peeling failure)。

在一實施方式中，提供一種半導體裝置。所述裝置包含第一基板具有導線形成於其上。第一基板具有晶粒附著區域，排除區域圍繞於該晶粒附著區域之周圍，及一周圍區域圍繞於該排除區域之周圍。第一基板具有保護層上覆周圍區域中之導線。第二基板電性耦接至第一基板於晶粒附著區域中；以及底部填膠夾設於第一基板與第二基板之間，底部填膠在位於排除區域中之導線的上方延伸；其中排除區域的面積佔第二基板的面積約5%至約18%。

在另一實施方式中，提供一種半導體裝置。所述裝置包含第一基板具有晶粒附著區域、周圍區域及排除區域夾設於晶粒附著區域與周圍區域之間，其中保護層覆蓋周圍區域中之導線，且其中保護層不會延伸進入晶粒附著區域與排除區域。第二基板電性耦接至第一基板，使第二基板位於第一基板之晶粒附著區域的上方。晶粒附著區域相當於第一基板位於第二基板正下方之區域，而排除區域自保護層之邊界延伸至晶粒附著區域之邊界。排除區域的面積佔該第二基板的面積約5%至約18%。

在又一實施方式，提供一種形成半導體裝置之方法，所述方法包含提供第一基板，第一基板具有導線形成於其上，並形成保護層於第一基板之一部分的上方。將第二基板附著至第一基板。排除 區域在保護層之邊界與第二基板之周圍間延伸，其中排除區域的面積佔第二基板的面積約5%至約18%。

201‧‧‧晶片

202‧‧‧銅柱凸塊或支柱(Cu pillar bump or post)、銅柱、支柱

203‧‧‧焊球、焊凸塊

204‧‧‧導線(trace)

205‧‧‧封裝體(encapsulation body)

206‧‧‧基板

207‧‧‧球

210‧‧‧焊罩溝槽

211‧‧‧焊罩、焊罩層

220‧‧‧步驟

221‧‧‧步驟

223‧‧‧步驟

227‧‧‧步驟

231‧‧‧步驟

233‧‧‧步驟

235‧‧‧步驟

301‧‧‧區域

311‧‧‧焊罩溝槽

2021‧‧‧支柱或互連

2022‧‧‧支柱或互連

402‧‧‧第一基板

404‧‧‧導線

404a‧‧‧導線之末端

406‧‧‧保護層

408‧‧‧晶粒附著區域

520‧‧‧第二基板

522‧‧‧電性連接器

522a‧‧‧導電柱

522b‧‧‧焊接材料

524‧‧‧排除區域(keep-out-region，KOR)

650‧‧‧底部填膠

702‧‧‧步驟

704‧‧‧步驟

706‧‧‧步驟

708‧‧‧步驟

B-B‧‧‧剖線

L₁‧‧‧長度

W₁‧‧‧寬度

D1‧‧‧排除距離(keep-out distance，KOD)

本發明內容的實施方式可從下面的詳細描述並結合參閱附圖得到最佳的理解。要強調的是，按照在業界的標準實務做法，各種特徵不一定是按比例繪製。事實上，為了清楚的討論各種特徵的尺寸可任意放大或縮小。

第1圖繪示出晶片在凸塊導線直連(bump-on-trace，BOT)結構上以形成覆晶(flip-chip，FC)封裝之一實施方式。

第2a-c圖繪示出焊罩溝槽(solder mask trench)用於BOT結構中以形成FC封裝之方法及裝置之一實施方式。

第3圖繪示出在BOT結構中所使用之複數個焊罩溝槽內，複數個凸塊連接至導線之俯視圖。

第4a-6b圖係根據一些實施方式繪示出中間製程步驟之各種平面及剖面圖。

第7圖係根據一些實施方式之製造方法流程圖。

應該理解到，以下揭露的內容提供多種不同的實施方式或實例，用於實現本發明內容的不同特徵。元件和配置的具體實例描述如下以簡化本發明內容。當然，這些僅僅是例子而沒有進行限制的目的。舉例而言，下面某一第一特徵形成在一第二特徵之上的描述可包括的實施方式為第 一和第二特徵直接接觸形成，也可包括其他特徵介於第一與第二特徵之間，使得第一和第二特徵可以不直接接觸。除此之外，本發明內容於各個實例中可能用到重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施方式及/或所述結構之間的關係。

另外，空間相對用語，如「下」、「低」、「上」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。這些空間相對用語旨在包含除了圖式中所示之方位以外，裝置在使用或操作時的不同方位。裝置可被另外定位(例如旋轉90度或其他方位)，而本文所使用的空間相對敘述亦可相對應地進行解釋。

接下來的介紹將揭露焊罩溝槽用於BOT結構中以形成半導體封裝之方法及裝置。焊罩層(solder mask layer)形成於導線上與基板上。形成稱為焊罩溝槽的焊罩層之開口，以暴露基板上之導線。晶片連接至焊罩溝槽中所暴露出之導線。隨著焊罩溝槽的形成，暴露在溝槽中之導線可具有較好的抓力，其可降低半導體封裝導線剝離缺陷(trace peeling failure)。

第1圖依據一實施方式繪示出晶片201在凸塊導線直連(bump-on-trace，BOT)結構上以形成覆晶(flip-chip，FC)封裝之示意圖。基板206可具有複數個子層。第1圖所示基板206之兩個子層僅用於說明之目的並非限制。位於基板206下方之複數個球207可形成球狀柵格陣列(ball grid array，BGA)。晶片201藉由複數個互連(interconnect)連接至基板206，其中每一個互連包含銅柱凸塊或支柱(Cu pillar bump or post)202及焊球203。焊球203放置導線204上，而所述導線204形成於基 板206上。焊罩211形成於基板206之表面覆蓋導線。形成稱為焊罩溝槽的焊罩之開口，以暴露導線204。晶片201和基板206之間的空間可填入化合物，形成封裝體(encapsulation body)205。

第2a圖係根據一實施方式繪示出基板206上單一個焊罩溝槽210，其可為第1圖中暴露出導線且連接至晶片201之任一溝槽。導線204形成於基板206之表面上。焊罩層211可形成於導線上覆蓋導線與基板206之表面。溝槽可在焊罩層211中形成開口，以形成焊罩溝槽210暴露出導線204。溝槽具有足夠大的開口，使互連如焊球203可直接落在開口中之導線上。舉例而言，焊罩溝槽具有大约焊凸塊直徑之尺寸。導線204可藉由互連之方式連接至晶片201。互連可包含焊凸塊203與支柱(post)如銅柱202，其中焊球203直接被放置於導線204上，且被焊罩溝槽圍繞。第2a圖中所示之結構僅用於說明之目的並非限制。可構想另外的實施方式。

第2b圖繪示出支柱(post)202於導線204上之俯視圖，其被焊罩211圍繞。晶片201與基板206並未顯示於第2b圖中。

第2c圖繪示出第2a圖中所示之實施方式的示例式製造過程。第2c圖中所示之製程的詳細內容闡明如下。

製程開始於步驟220，提供基板如第2a圖中之基板206。基板206可提供封裝具有機械性支撐，與允許外部元件進入封裝內裝置之界面。基板206可包含矽塊材(bulk silicon)基板、摻雜或非摻雜基板、或絕緣體上覆矽(silicon-on-insulator，SOI)基板之主動層。其他基板可包含多層基板、梯度基板(gradient substrate)、或混合式方向基板(hybrid orientation substrate)。基板206可進一步為層疊式基板(laminate substrate)，其係由高分子材料(polymer material)之多個薄層之堆疊而形 成，而高分子材料如雙馬來醯亞胺三氮雜苯樹脂(bismaleimide triazine)，或其他類似物。

導線204可位於基板206之表面上。導線204可用於擴張晶粒之佔用面積(footprint)。導線之寬度或直徑可大約與球(或凸塊)之直徑相同，或可高達二至四倍的窄於球(或凸塊)之直徑。舉例而言，導線204可具有介於约10微米(μm)與40微米(μm)間之線寬，及介於約30微米(μm)與70微米(μm)間之導線間距P。導線可具有窄、寬或錐狀。導線之末端相較於導線之主體可為不同之形狀。導線主體可為實質上不變之厚度。導線之末端與導線之主體形成為一體，其與放置櫬墊於導線上不同。導線可具有較球(或凸塊)直徑長的長度。另一方面，連接襯墊可具有與球或凸塊直徑相似之長度或寬度。

可有多個導線於基板上，每個導線電性絕緣於另一個導線，且兩個導線間之空間可介於10微米與40微米之間。

舉例而言，導線204可包含導電材料如鋁(Al)、銅(Cu)、金(Au)、其合金、其他材料、或其組合及/或其多層。替代地，導線204可包含其他材料。在一些實施方式中，介電層可覆蓋導線204之一些部分。導線204可被塗佈於導線204上之金屬拋光層(metal finish)所覆蓋，而金屬拋光層例如有機膜層或如鎳(Ni)/鈀(Pd)/金(Au)之混合材料層。

導線204與基板僅藉由介於其二者間之界面附著連接，其可能未具有足夠的抓力，因而在導線204與基板206間無法形成強大的連結。

在步驟221，焊罩層如第2a圖中所示之焊罩層211，其可形成於基板206之表面上覆蓋導線204與基板之表面。焊罩層211可執行數個功能，包含提供基板上導線間之電性絕緣抗性(electrical insulation resistance)、化學及腐蝕抗性或保護、機械式(刮、磨)保護、焊表面上之邊界、導線上額外的抓力以及改善介電可靠度。焊罩層提供導線204與基板206間額外的抓力，因為焊罩、導線、基板形成一個三明治結構(sandwich structure)，其中焊罩與基板”夾”住導線。

焊罩層211可形成於單一步驟，藉由網印(screening)基板表面上之濕式膜，而後藉由烤箱烘烤(oven baking)固化所述濕式膜。焊罩層211之厚度可為約30至40微米(通常約為35微米)。焊罩層可包含高分子材料。

在步驟223，溝槽可在焊罩層211中形成開口，以形成焊罩溝槽210暴露出導線204，如第2a圖中所示。溝槽具有足夠大的開口，使互連如焊球203可直接落在開口中之導線上。較寬的開口抓住焊球可增加焊球與導線間之連接強度。因而開口的尺寸為有彈性的，且可隨著連接至導線所使用的焊球尺寸而改變。藉由濕式膜而形成之焊罩層211，可依據一圖案進行網印以形成焊罩溝槽210。舉例而言，具有焊罩溝槽之焊罩層可先被放置於滾筒上以印刷於基板上。替代地，感光材料可用於圖案化焊罩溝槽以固化膜。可形成焊罩溝槽210暴露出導線204，以與之後將安裝在基板上之晶粒更進一步地形成適當的電性連接。

可施加焊接熔劑(solder flux)(未顯示)至導線。熔劑(flux)主要用來幫助焊料之流動，使焊球203與在基板上之導線具有良好的接觸。此可被施加於任一變化的方法，包含刷(brushing)或噴(spraying)。熔劑通常具有酸性成分，其自焊表面移除氧化障壁，以及附著品質，其幫助於組裝製程期間，避免晶片在基板上移動。

在步驟227，如第2a圖中所示，藉由晶片之互連方式， 晶片201可連接至導線204。如第2a圖中所示，所述互連可包含焊凸塊203及如銅柱202之支柱。溝槽具有足夠大的開口，使焊球203可直接落在開口中之導線上。

晶片201之焊凸塊203可放置於藉由焊罩溝槽所暴露出之導線204上。焊凸塊203可包含如錫(tin)之材料，或其他合適之材料如銀(silver)、無鉛錫(lead-free tin)、銅(copper)、其組合或其他類似材料。在一實施方式中，其焊凸塊203為錫焊凸塊(tin solder bump)，焊凸塊203的形成，可經由如蒸鍍(evaporation)、電鍍(electroplating)、印刷(printing)、焊料轉移(solder transfer)或植球(ball placement)所形成最初的錫層至約15微米的厚度，而後進行回焊以將材料定型為所欲之凸塊形狀。任何製造焊凸塊203的合適方法可被替代地利用。

晶片如第2a圖中所示之晶片201藉由焊凸塊203與支柱202可連接至導線204。支柱202可形成於晶片201上。支柱202可為銅柱或其他熔點高於300℃之金屬。可對準晶片201，使支柱202放置至焊凸塊203上。晶片可為記憶晶片或任何其他功能之晶片。

支柱202與焊凸塊203共同形成晶片之互連，支柱202與焊凸塊203可形成為複數種適當的形狀，以避開附近的元件、控制晶片201與導線204間之連接面積或其他合適的理由。所述互連之形狀可為圓形、八邊形、矩形、細長的六邊形、橢圓形、菱形，其中細長的六邊形具有位於其相對端之兩個梯形。

在步驟231，執行回流製程。如第2a圖中所示，在晶片201結合至導線後，可施加熱至晶片201與基板206，導致焊球203回焊且形成晶片201與基板206間之電性連接。對於一實施方式，所述熱溫度可至約220℃。

在步驟233，底部填膠材料，通常為熱固型環氧樹脂(thermo-set epoxy)，可分配其進入晶片201與基板206間之間隔。可沿著晶片之一邊緣施加熱固型環氧樹脂之珠粒(bead)，其中環氧樹脂係藉由毛細管作用(capillary action)在晶片之下方拉伸，直至其完全填充於晶片與基板間之間隔。重要的是，所屬底部填膠材料在間隔中均勻分散。

環氧樹脂之單獨珠粒(separate bead)亦可被分散且結合圍繞於晶片201之外圍。之後，藉由將基板與晶片加熱至適當之固化溫度，固化底部填膠與外圍結合之環氧樹脂，以形成一封裝體，如第1圖中所示之封裝體205。封裝體205已填充了晶片201與基板206間之間隔。在這種方式中，當所述製程結束時，所述製程產生機械性以及電性結合半導體晶片組裝。

第3圖繪示出藉由BOT結構所形成半導體封裝之基板的俯視圖。基板之表面除了區域301外可藉由焊罩覆蓋。焊罩亦可覆蓋其他形狀基板之表面。複數個焊罩溝槽311可形成於焊罩層上。焊罩溝槽圍繞基板之中心區域並形成複數個焊罩溝槽環。焊罩溝槽之形狀係依據基板上之導線的輪廓(contour)，有其他形狀可替代所形成之焊罩環。有三個所述之焊罩溝槽環形成於第3圖中，亦可有其他數量之焊罩溝槽環形成。可放置複數個支柱或互連如2021與2022於焊罩溝槽內所暴露出之導線上。兩個支柱或兩個互連間之間距可小於約140微米。

在其他實施方式中，焊罩自晶粒附著區域(die-attach area)移除，如晶粒或其他基板可附著之區域，及排除區域(keep-out region)(例如緊密圍繞於晶粒附著區域之區域)。更詳細說明如下，將移除焊罩材料，以使晶粒正下方區域及緊密圍繞區域被移除。焊罩材料 被移除之面積尺寸大於晶粒之尺寸。確定焊罩材料被移除之面積尺寸，使晶粒邊緣與焊罩邊緣間之側面區域，允許經由完全填充晶粒與下方基板間之區域的方式施加底部填膠材料，不留下暴露出之導線。

舉例而言，在一些情況中，晶粒邊緣與焊罩邊緣間之側面區域太小，底部填膠材料可能無法完全填充晶粒與下方基板間之區域，允許一或多個空隙形成於晶粒與下方基板之間。在其他情況中，晶粒邊緣與焊罩邊緣間之側面區域太大，導線可能仍被暴露出。已發現藉由控制晶粒邊緣與焊罩邊緣之距離寬度，及/或控制晶粒邊緣與焊罩邊緣間之區域面積和晶粒面積之比值，底部填膠可完全填充晶粒與下方基板間之區域並覆蓋導線，因而對於晶粒與下方基板間之電性連接提供保護，亦對於下方基板上之導線提供保護。

值得注意的是，在此關於晶粒附著至基板的討論係用於說明目的，以解釋多個實施方式之特徵。在其他實施方式中，晶粒可為另一基板，如封裝(package)、封裝基板(packaging substrate)、中介基板(interposer)、晶粒(die)、印刷電路板(printed circuit board)或其他類似物。

第4a-6b圖係根據一些實施方式繪示出形成製程之各種中間階段，其中”A”圖為平面圖，而”B”圖為沿著對應”A”圖之B-B線的剖面圖。首先參照第4a、4b圖，其繪示出第一基板402之平面圖以及沿著第4a圖中B-B線之剖面圖。第一基板402可為，例如積體電路晶粒、封裝基板、晶圓(wafer)、印刷電路板、中介基板或其他類似物。在一些實施方式中，使用BOT配置。舉例而言，第4a、4b圖繪示出導線404。一般來說，導線404發送電性訊號至想要的位置及/或用於擴張晶粒之佔用面積。導線404之寬度或直徑可大約與球(或凸塊)之直徑相同，或 高達二至三倍的窄於球(或凸塊)之直徑。舉例而言，導線404可具有介於約10微米與40微米間之線寬，以及介於30微米與70微米間之導線間距P。導線可具有窄、寬或錐狀。在一些實施方式中，導線之末端404a相較於導線之主體可為不同之形狀，或導線主體可為實質上不變之厚度。導線之末端404a與導線之主體形成為一體，其與放置櫬墊於導線上不同。導線可具有實質上較球(或凸塊)直徑長的長度。另一方面，連接襯墊可具有與球或凸塊直徑相似之長度或寬度。

在一些實施方式中，舉例而言，導線404可包含導電材料如鋁(Al)、銅(Cu)、金(Au)、其合金、其他材料、或其組合及/或其多層。替代地，導線404可包含其他材料。導線404可被塗佈於導線404上之金屬拋光層所覆蓋，而金屬拋光層例如有機膜層或如鎳(Ni)/鈀(Pd)/金(Au)之混合材料層。在一些實施方式中，鄰近導線間之間距可介於約10微米與40微米間。

第4a、4b圖更進一步繪示出保護層406。一般而言，保護層406提供保護，使其免受環境汙染物、基板上電路導線間之電性絕緣抗性、化學及腐蝕抗性或保護、機械式(刮、磨)保護、焊表面上之邊界、導線及/或基板上額外的抓力以及改善介電可靠度。在一些實施方式中，舉例而言，保護層406為高分子或其他介電材料。在一些實施方式中，舉例而言，保護層406為高分子，而其係藉由網印或旋轉塗佈、圖案化與之後的固化所形成。

保護層406覆蓋導線404之部分，例如第一基板402之周圍區域中之導線的部分。舉例而言，第4a圖繪示出一實施方式，保護層406形成圍繞於晶粒附著區域408(如第4a圖中所示之虛線輪廓)且與其分離。更詳細說明如下，晶粒附著區域408表示將被放置的另一基板 上之一區域。保護層406將保護導線404免於外部環境汙染物，且其尺寸可允許底部填膠完全填充晶粒與第一基板402間之區域同時亦覆蓋暴露出之導線404。保護層406之厚度可為约30微米至約40微米，如約35微米。

現在參照第5a、5b圖，其顯示出第4a、4b圖之第一基板402在第二基板520已附著至第一基板402後之一些實施方式。舉例而言，第二基板520可為晶粒、基板、晶圓、封裝基板、印刷電路板或其他類似物。第二基板520藉由電性連接器(connector)522電性耦接至第一基板。在一些實施方式中，電性連接器522包含導電柱522a(例如銅柱)與焊接材料552b彼此耦接，然而亦可使用其他電性連接器。

在一些實施方式中，第一基板402為積體電路晶粒，而第二基板520為晶圓，其中結合基板於覆晶型晶片尺寸封裝(flip-chip chip-scale package，FCCSP)中。之後單片化晶圓以形成個別封裝(separate package)。然而，亦可使用其他配置。

如第5a、5b圖所示，排除區域(keep-out-region，KOR)524位於第二基板520與保護層406間且延伸圍繞第二基板520。在一些實施方式中，排除區域524包含藉由排除距離(keep-out distance，KOD)D₁將保護層406內緣與第二基板520邊緣間隔開之一區域。在一些實施方式中，排除區域524之面積為第二基板520之面積的約5%至約18%。舉例而言，第二基板520之面積為寬度W₁乘以長度L₁，排除區域524之面積與第二基板520之面積的比值(例如寬度W₁乘以長度L₁)係介於約1：20至約9：50。此外，在一些實施方式中，排除距離D₁大於或等於420微米。

已發現利用這些指標(排除區域524之面積與第二基板 520之面積的比值以及排除距離之最小尺寸)，保護層406邊緣與第二基板間所提供之足夠的距離可允許之後施加底部填膠材料，使底部填膠材料將為實質上無空隙(void-free)且覆蓋排除區域524中所暴露出之導線。如上所述，較小的距離可能造成第一基板402與第二基板520間較差的填充能力，因而造成空隙，而較大的距離可能導致暴露出排除區域524中之導線。維持上述之排除距離與排除區域524解決這些問題，避免或降低第一基板402與第二基板520間空隙的發生，且提供排除區域524中暴露出之導線較好的覆蓋率。

第6a、6b圖係根據一些實施方式繪示出第一基板402與第二基板520，其具有底部填膠650插設於其二者間。在一些實施方式中，底部填膠650包含高分子、熱固型環氧樹脂或其他類似物，其分配進入第二基板520與保護層406間之間隔，例如排除區域524。舉例而言，在一些實施方式中，底部填膠材料為具有二氧化矽填充材料之高分子化合物。可沿著晶片之一邊緣施加底部填膠650之珠粒，其中底部填膠650係藉由毛細管作用在晶片之下方拉伸，直至其完全填充於第一基板402與第二基板520間之間隔。

第7圖係根據一些實施方式繪示出製造過程之流程圖。所述製程起始於步驟702，其中提供第一基板，使第一基板包含晶粒附著區域、排除區域及周圍區域，其中保護層保護周圍區域中之導線，如參照上述第4a、4b圖。在步驟704，提供第二基板，而在步驟706中第二基板附著至第一基板，如參照上述第5a、5b圖。第一基板附著至第二基板之方式，係提供第一基板與保護層最接近一邊緣間之排除區域與排除距離。在步驟708，底部填膠放置於第一基板與第二基板間。當提供保護予排除區域內之導線時，維持上述之排除區域與排除距 離，可讓之後放置之底部填膠具有很少的空隙或不具有空隙。

在一實施方式中，提供一種半導體裝置。所述裝置包含第一基板具有導線形成於其上。第一基板具有晶粒附著區域，排除區域圍繞於該晶粒附著區域之周圍，及一周圍區域圍繞於該排除區域之周圍。第一基板具有保護層上覆周圍區域中之導線。第二基板電性耦接至第一基板於晶粒附著區域中；以及底部填膠夾設於第一基板與第二基板之間，底部填膠在位於排除區域中之導線的上方延伸；其中排除區域的面積佔第二基板的面積約5%至約18%。

在另一實施方式中，提供一種半導體裝置。所述裝置包含第一基板具有晶粒附著區域、周圍區域及排除區域夾設於晶粒附著區域與周圍區域之間，其中保護層覆蓋周圍區域中之導線，且其中保護層不會延伸進入晶粒附著區域與排除區域。第二基板電性耦接至第一基板，使第二基板位於第一基板之晶粒附著區域的上方。晶粒附著區域相當於第一基板位於第二基板正下方之區域，而排除區域自保護層之邊界延伸至晶粒附著區域之邊界。排除區域的面積佔該第二基板的面積約5%至約18%。

在又一實施方式，提供一種形成半導體裝置之方法，所述方法包含提供第一基板，第一基板具有導線形成於其上，並形成保護層於第一基板之一部分的上方。將第二基板附著至第一基板。排除區域在保護層之邊界與第二基板之周圍間延伸，其中排除區域的面積佔第二基板的面積約5%至約18%。

前面已概述了數個實施方式的特徵。本技術領域中具有通常知識者應當理解，其可以使用本發明內容作為用於實現相同目的及/或實現本文中所介紹的實施方式中相同的優點設計或修改其他過 程和結構之基礎。本技術領域中具有通常知識者也應該認識到，此類等效構造不脫離本發明內容中所揭露的精神和範圍，並且可以對其進行各種改變，替代和變更，而不脫離本發明內容之精神和範圍。

201‧‧‧晶片

202‧‧‧銅柱凸塊或支柱(Cu pillar bump or post)、銅柱、支柱

203‧‧‧焊球、焊凸塊

204‧‧‧導線(trace)

205‧‧‧封裝體(encapsulation body)

206‧‧‧基板

207‧‧‧球

211‧‧‧焊罩、焊罩層

Claims (10)

1. 一種半導體裝置，包含：一第一基板具有一導線形成於其上，該第一基板具有一晶粒附著區域，一排除區域圍繞於該晶粒附著區域之周圍，及一周圍區域圍繞於該排除區域之周圍，該第一基板具有一保護層上覆該周圍區域中之該導線；一第二基板電性耦接至該第一基板於該晶粒附著區域中；以及一底部填膠夾設於該第一基板與該第二基板之間，該底部填膠在位於該排除區域中之該導線的上方延伸；其中該排除區域的面積佔該第二基板的面積約5%至約18%。
2. 如申請專利範圍第1項之裝置，其中一排除距離介於該第二基板之一邊緣與該保護層之一最接近邊緣間，且該排除距離相等或大於約420微米。
3. 如申請專利範圍第1項之裝置，其中該底部填膠完全覆蓋該排除區域與該晶粒附著區域中之該導線。
4. 如申請專利範圍第1項之裝置，其中該第二基板利用凸塊導線直接連接(bump-on-trace connection)，附著至該第一基板。
5. 如申請專利範圍第1項之裝置，其中該第二基板包含一銅柱利用焊接材料直接耦接至位於該第一基板上之一第一導線。
6. 一種半導體裝置，包含： 一第一基板具有一晶粒附著區域、一周圍區域及一排除區域夾設於該晶粒附著區域與該周圍區域之間，其中一保護層覆蓋該周圍區域中之該導線，且其中該保護層不會延伸進入該晶粒附著區域與該排除區域；以及一第二基板電性耦接至該第一基板，該第二基板位於該第一基板之該晶粒附著區域的上方；其中該晶粒附著區域相當於該第一基板位於該第二基板正下方之一區域；其中該排除區域自該保護層之一邊界延伸至該晶粒附著區域之一邊界；其中該排除區域的面積佔該第二基板的面積約5%至約18%。
7. 如申請專利範圍第6項之裝置，更包含一底部填膠夾設於該第一基板與該第二基板之間。
8. 如申請專利範圍第6項之裝置，其中一排除距離介於該第二基板之一邊緣與該保護層之一最接近邊緣間，且該排除距離相等或大於約420微米。
9. 一種形成半導體裝置之方法，該方法包含：提供一第一基板，該第一基板具有一導線形成於其上；形成一保護層於該第一基板之一部分的上方；以及將一第二基板附著至該第一基板；其中一排除區域在該保護層之一邊界與該第二基板之一周圍間延伸，該排除區域的面積佔該第二基板的面積約5%至約18%。
10. 如申請專利範圍第9項之方法，更包含放置一底部填膠於該第一基板與該第二基板之間。