TW201601455A - 閂鎖電路及包含該閂鎖電路的輸入/輸出裝置 - Google Patents

Abstract

本發明係揭露一種閂鎖電路，其包含一輸入區塊，係配置成根據選擇訊號的狀態而閂鎖第一群組輸入位址極第二群組輸入位址，並且輸出第一群組內部位址；以及一閂鎖區塊，係配置成當一第一主動控制訊號被啟動時閂鎖對應一第一主動指令的第一群組內部位址，以及當一第二主動控制訊號被啟動時輸出該等第一群組內部位址及該等第二群組內部位址以作為對應一第二主動指令的列位址。

Description

閂鎖電路及包含該閂鎖電路的輸入/輸出裝置

各個實施例通常關於一種閂鎖電路及一種包含該閂鎖電路的輸入/輸出裝置，尤指一種根據指令位址針腳的改變來控制位址閂鎖操作的半導體技術。

本發明主張的優先權為在2014年6月26日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2014-0078886，在此併入其全部參考內容。

一種半導體記憶體裝置藉由結合外部指令，例如一晶片選擇訊號(/CS)、一RAS訊號(/RAS)、一CAS訊號(/CAS)及一寫入致能訊號(/WE)，而產生內部指令訊號。產生此種內部指令訊號的一種電路被稱為一種指令解碼器。

同時，隨著科技的進展，晶片的尺寸愈來愈小，且因此減少焊墊的數量。隨著通道數量的減少，當封裝半導體裝置時亦不斷地致力於減少打線針腳的數量及節省成本。然而，為了減少打線針腳的數量，不可避免地減少指令位址針腳的數量。

若減少指令位址針腳的數量，則將減少每次能被輸入的輸入資料量。因此，一指令訊號應被輸入數次，以輸入對應的位址。

在一實施例中，一閂鎖電路可包含一輸入區塊，該輸入區塊係配置成根據選擇訊號的狀態而閂鎖第一群組輸入位址及第二群組輸入位址，並且輸出第一群組內部位址。該閂鎖電路可亦包含一閂鎖區塊，係配置成當一第一主動控制訊號被啟動時閂鎖對應一第一主動指令的第一群組內部位址。當一第二主動控制訊號被啟動時，該閂鎖區塊可亦輸出該等第一群組內部位址及該等第二群組內部位址以作為對應一第二主動指令的列位址。

在一實施例中，一輸入/輸出裝置可包含一輸入區塊，係配置成根據選擇訊號的狀態而閂鎖第一群組輸入位址及第二群組輸入位址，並且輸出該等第一群組內部位址。該輸入/輸出裝置可亦包含一閂鎖區塊，該閂鎖區塊係配置成當一第一主動控制訊號被啟動時閂鎖對應一第一主動指令的第一群組內部位址。當一第二主動控制訊號被啟動時，該閂鎖區塊可亦輸出該等第一群組內部位址及該等第二群組內部位址以作為對應一第二主動指令的列位址。該輸入/輸出裝置可亦包含一核心區域，該核心區域係配置成應用該等列位址，並且執行對應該等列位址的一操作。

100‧‧‧輸入區塊

110‧‧‧第一輸入單元

120‧‧‧第二輸入單元

130‧‧‧閂鎖器

200‧‧‧閂鎖區塊

210‧‧‧第一閂鎖單元

220‧‧‧第二閂鎖單元

221‧‧‧第一列位址閂鎖部

222‧‧‧第二列位址閂鎖部

300‧‧‧核心區域

1000‧‧‧系統

1100‧‧‧處理器

1150‧‧‧晶片組

1200‧‧‧記憶體控制器

1250‧‧‧輸入/輸出(I/O)匯流排

1300‧‧‧磁碟驅動控制器

1350‧‧‧記憶體裝置

1410‧‧‧輸入/輸出(I/O)裝置

1420‧‧‧輸入/輸出(I/O)裝置

1430‧‧‧輸入/輸出(I/O)裝置

1450‧‧‧內部磁碟驅動器

ACT1‧‧‧第一主動指令

ACT2‧‧‧第二主動指令

AX‧‧‧列位址

CAFF‧‧‧內部位址

CAFE<0：9>‧‧‧內部位址

CAFE<10：14>‧‧‧內部位址

CLK‧‧‧時脈

EXTACTP1‧‧‧主動控制訊號

EXTACTP2‧‧‧主動控制訊號

EXTACTBP1‧‧‧主動控制訊號

EXTACTBP2‧‧‧主動控制訊號

ICAXX_A‧‧‧第一群組輸入位址

ICAXX_B‧‧‧第二群組輸入位址

ICAXX_A<12：14>‧‧‧第一群組輸入位址

ICAXX_B<10：11>‧‧‧第二群組輸入位址

ICAXX_A<6：9>‧‧‧第三群組輸入位址

ICAXX_B<0：5>‧‧‧第四群組輸入位址

IV1~IV12‧‧‧反向器

IV14~IV24‧‧‧反向器

SEL_A‧‧‧選擇訊號

SEL_B‧‧‧選擇訊號

SEL_AB‧‧‧選擇訊號

SEL_BB‧‧‧選擇訊號

第1圖為根據一實施例之一輸入/輸出裝置的一例子之一表示的配置圖。

第2圖為於第1圖所示的輸入區塊之一例子的詳細電路圖。

第3圖為於第1圖所示的閂鎖區塊之一例子的詳細電路圖。

第4圖為根據一實施例之輸入/輸出裝置的操作時序圖。

第5圖為根據本發明一實施例運用一記憶體控制器電路之一系統的區塊圖。

在下文中，將透過各種實施例並參考附圖來說明一種閂鎖電路及一種包含該閂鎖電路的輸入/輸出裝置。各種實施例係關於一種用於根據指令位址針腳的改變而藉由控制一位址閂鎖來控制一主動操作的技術。根據各種實施例，提供有可能靈活地控制對應指令位址針腳的改變之一位址閂鎖操作的優點。

請參考第1圖，其係根據一實施例之輸入/輸出裝置之一例子的表示之配置圖。

根據一實施例的輸入/輸出裝置包含一輸入區塊100、一閂鎖區塊200及一核心區域300。

該輸入區塊100根據選擇訊號SEL_A及SEL_B而閂鎖該等第一群組輸入位址ICAXX_A及該等第二群組輸入位址ICAXX_B。該輸入區塊100亦輸出內部位址CAFF。

該輸入區塊100閂鎖與校準對應該等選擇訊號SEL_A及SEL_B的第一群組輸入位址ICAXX_A及第二群組輸入位址ICAXX_B，以作為指令訊號。

該閂鎖區塊200根據主動控制訊號EXTACTP1及EXTACTP2而閂鎖該等內部位址CAFF。該閂鎖區塊200亦輸出已選擇列位址AX至該核心區域300。

該核心區域300執行對應來自該閂鎖區塊200所施加的列位址AX之操作。該核心區域300可包含複數記憶庫。對應該等列位址AX之操作可為一讀取或寫入主動操作，或是一預充電操作。

請參考第2圖，其係於第1圖所示的輸入區塊100之一例子的詳細電路圖。

該輸入區塊100包含一第一輸入單元110、一第二輸入單元120及一閂鎖器130。

該第一輸入單元110包含複數反向器IV3至IV6。該反向器IV3根據選擇訊號SEL_A及SEL_AB而反向該等第一群組輸入位址ICAXX_A。該反向器IV3亦驅動與輸出結果位址。該選擇訊號SEL_AB為藉由一反向器IV1反向該選擇訊號SEL_A所產生的一訊號。

該等反向器IV4及IV5具有電性耦合成一閂鎖結構的輸入端子與輸出端子。該等反向器IV4及IV5閂鎖對應該等選擇訊號SEL_AB及SEL_A的反向器IV3之輸出訊號。該反向器IV6根據該等選擇訊號SEL_AB及SEL_A而反向該反向器IV4的輸出。該反向器IV6亦驅動與輸出結果訊號。

更具體而言，在此例子中，具有此種配置的第一輸入單元110係輸入該等第一群組輸入位址ICAXX_A，其中該選擇訊號SEL_A具有一低位準，以及該選擇訊號SEL_AB具有一高位準。該第一輸入單元110閂鎖已輸入的第一群組輸入位址ICAXX_A，其中該選擇訊號SEL_A具有一高位準，以及該選擇訊號SEL_AB具有一低位準。

該第二輸入單元120包含複數反向器IV7至IV10。該反向器IV7根據選擇訊號SEL_B及SEL_BB而反向該等第二群組輸入位址ICAXX_B。該反向器IV7亦驅動與輸出結果位址。該選擇訊號SEL_BB為藉由一反向器IV2反向該選擇訊號SEL_B所產生的一訊號。

該等反向器IV8及IV9具有電性耦合成一閂鎖結構的輸入端子 與輸出端子。該等反向器IV8及IV9閂鎖對應該等選擇訊號SEL_BB及SEL_B的反向器IV7之輸出訊號。該反向器IV10根據該等選擇信號SEL_BB及SEL_B而反向該反向器IV8的輸出。此外，該反向器IV10亦驅動與輸出結果訊號。

更具體而言，具有此種配置的第二輸入單元120係輸入該等第二群組輸入位址ICAXX_B，其中該選擇訊號SEL_B具有一低位準，以及該選擇訊號SLE_BB具有一高位準。該第二輸入單元120閂鎖已輸入的第二群組輸入位址ICAXX_B，其中該選擇訊號SEL_B具有一高位準，以及該選擇訊號SEL_BB具有一低位準。

該閂鎖器130閂鎖該第一輸入單元110的輸出及該第二輸入單元120的輸出。該閂鎖器130亦輸出該等內部位址CAFF。該閂鎖器130包含反向器IV11及IV12，其中該等反向器IV11及IV12的輸入端子與輸出端子係電性耦合成一閂鎖結構。

請參考第3圖，係為於第1圖所示的閂鎖區塊200之一例子的詳細電路圖。

該閂鎖區塊200包含一第一閂鎖單元210及一第二閂鎖單元220。

該第一閂鎖單元210根據該主動控制訊號EXTACTP2而閂鎖該等內部位址CAFF。該第一閂鎖單元210亦輸出該等列位址AX。該第一閂鎖單元210包含複數反向器IV16至IV18。

該反向器IV16根據該等主動控制訊號EXTACTP2及EXTACTBP2的狀態而反向驅動該等內部位址CAFF。該主動控制訊號EXTACTP2為藉由一反向器IV15反向該主動控制訊號EXTACTBP2所產生的一 訊號。

電性耦合成一閂鎖結構的反向器IV17及IV18根據該等主動控制訊號EXTACTP2及EXTACTBP2而閂鎖該反向器IV16的輸出，以及選擇地輸出該等列位址AX。

更具體而言，具有此種配置的第一閂鎖單元210係輸入該等內部位址CAFF(例如CAFF<0：9>)，其中該主動控制訊號EXTACTP2具有一低位準，以及該主動控制訊號EXTACTBP2具有一高位準。該第一閂鎖單元210閂鎖已輸入的內部位址CAFF(例如CAFF<0：9>)，並輸出該等列位址AX(例如AX<0：9>)，其中該主動控制訊號EXTACTP2具有一高位準，以及該主動控制訊號EXTACTBP2具有一低位準。

該第二閂鎖單元220包含一第一列位址閂鎖部221以及一第二列位址閂鎖部222。該第一列位址閂鎖部221根據該等主動控制訊號EXTACTP1及EXTACTBP1而閂鎖該等內部位址CAFF。該主動控制訊號EXTACTP1為藉由一反向器IV14反向該主動控制訊號EXTACTBP1所產生的一訊號。

該第二列位址閂鎖部222根據該等主動控制訊號EXTACTP2及EXTACTBP2而閂鎖該第一列位址閂鎖部221的輸出。此外，該第二列位址閂鎖部222亦輸出該等列位址AX。

該第一列位址閂鎖部221包含複數反向器IV19至IV21。該反向器IV19根據該等主動控制訊號EXTACTBP1及EXTACTP1的狀態而反向驅動該等內部位址CAFF。該等反向器IV20及IV21根據該等主動控制訊號EXTACTP1及EXTACTBP1而選擇地閂鎖該反向器IV19的輸出。

更具體而言，具有此種配置的第一列位址閂鎖部221係輸入該 等內部位址CAFF(例如CAFF<10：14>)，其中該主動控制訊號EXTACTP1具有一低位準，以及該主動控制訊號EXTACTBP1具有一高位準。該第一列位址閂鎖部221閂鎖及輸出已輸入的內部位址CAFF(例如CAFF<10：14>)，其中該主動控制訊號EXTACTP1具有一高位準，以及該主動控制訊號EXTACTBP1具有一低位準。

該第二列位址閂鎖部222包含複數反向器IV22至IV24。該反向器IV22根據該等主動控制訊號EXTACTBP2及EXTACTP2而反向驅動該反向器IV20的輸出。該等反向器IV23及IV24根據該等主動控制訊號EXTACTP2及EXTACTPB2而閂鎖該反向器IV22的輸出，以及選擇地輸出該等列位址AX。

更具體而言，具有此種配置的第二列位址閂鎖部222係輸入該第一列位址閂鎖部221的輸出，其中該主動控制訊號EXTACTP2具有該低位準，以及該主動控制訊號EXTACTBP2具有該高位準。該第二列位址閂鎖部222閂鎖已輸入的內部位址CAFF(例如CAFF<10：14>)，以及輸出該等列位址AX(例如AX<10：14>，其中該主動控制訊號EXTACTP2具有該高位準，以及該主動控制訊號EXTACTBP2具有該低位準。

具有此種配置的閂鎖區塊200將該等內部位址CAFF預先儲存在該第二閂鎖單元220的第一列位址閂鎖部221，其中該主動控制訊號EXTACTP1被啟動。此外，每當該主動控制訊號EXTACTP2被啟動時，該閂鎖區塊200同時地輸出儲存於該第二閂鎖單元220的列位址AX及儲存於該第一閂鎖單元210的列位址AX。

根據如上所述配置之一實施例的輸入/輸出裝置之操作程序將參考第4圖的操作時序表而說明於下。

在一實施例中，為了輸入一主動指令，記憶庫位址的數量及列位址的數量資訊應被輸入。因此，難以透過一個指令訊號而接收到需要的資訊。此外，一主動指令需要被輸入至少兩次。

若對應一記憶庫0的一第一主動指令ACT1係致能至一高位準，則輸入第一群組輸入位址ICAXX_A<12：14>。該等第一群組輸入位址ICAXX_A<12：14>係與一第一時脈CLK的上升邊緣同時地輸入。該等第一群組輸入位址ICAXX_A<12：14>係輸入該時脈CLK的一個週期。

若對應該第一主動指令ACT1的一第二時脈CLK被致能，則輸入第二群組輸入位址ICAXX_B<10：11>。該等第二群組輸入位址ICAXX_B<10：11>係與該第二時脈CLK的上升邊緣同時地輸入。該等第二群組輸入位址ICAXX_B<10：11>係輸入該時脈CLK的一個週期。

然後，在該輸入區塊100中，該等第一群組輸入位址ICAXX_A<12：14>根據該選擇訊號SEL_A而先輸入至該第一輸入單元110，並被該第一輸入單元110閂鎖。當該選擇訊號SEL_A在該時脈CLK的上升邊緣變為該低位準時，該等第一群組輸入位址ICAXX_A<12：14>被閂鎖。當在該第一主動指令ACT1被致能後的一預定時間過去後，該選擇訊號SEL_A變為該低位準的一訊號。

該輸入區塊100閂鎖該等第二群組輸入位址ICAXX_B<10：11>，直到該選擇訊號SEL_A變為該高位準。換言之，在該選擇訊號SEL_A為該低位準的一期間，該輸入區塊100閂鎖該等第一群組輸入位址ICAXX_A<12：14>以及對應該記憶庫0的第二群組輸入位址ICAXX_B<10：11>，並且輸出第一群組內部位址CAFF<10：14>。

舉例來說，在一LPDDR4規格的一輸入/輸出裝置中，一第一主動指令ACT1及一第二ACT2係輸入一記憶庫0的四個時脈單位。在一實施例中，該等第一群組輸入位址ICAXX_A<12：14>係輸入一個時脈單位，以及該等第二群組輸入位址ICAXX_B<10：11>係輸入一個時脈單位。因此，該等第一群組輸入位址ICAXX_A<12：14>及該等第二群組輸入位址ICAXX_B<10：11>係閂鎖總共二個時脈單位。

也就是說，位址係輸入對於該第一主動指令ACT1及該第二主動指令ACT2之每一者的二個時脈單位的兩倍。輸入的第一群組輸入位址ICAXX_A<12：14>係被閂鎖，以回應該第一主動指令ACT1的第一時脈CLK，且然後與該等第二群組輸入位址ICAXX_B<10：11>同時地輸出。

接著，若對應該記憶庫0的第二主動指令ACT2係致能至一高位準，則輸入第三群組輸入位址ICAXX_A<6：9>。該等第三群組輸入位址ICAXX_A<6：9>係與一第一時脈CLK的上升邊緣同步地輸入。該等第三群組輸入位址ICAXX_A<6：9>係輸入該時脈CLK的一個週期。

若對應該第二主動指令ACT2的一第二時脈CLK被致能，則輸入第四群組輸入位址ICAXX_B<0：5>。該等第四群組輸入位址ICAXX_B<0：5>係與該第二時脈CLK的上升邊緣同步地輸入。該等第四群組輸入位址ICAXX_B<0：5>係輸入該時脈CLK的一個週期。

然後，在該輸入區塊100中，該等第三群組輸入位址ICAXX_A<6：9>根據該選擇訊號SEL_B而先輸入至該第一輸入單元110，並被該第一輸入單元110閂鎖。當該選擇訊號SEL_B在該時脈CLK的上升邊緣變為該低位準時，該等第三群組輸入位址ICAXX_A<6：9>被閂鎖。當該選擇訊號 SEL_B變為該低位準時，該選擇訊號SEL_A變為該高位準。當在該第二主動指令ACT2被致能後的一預定時間過去後，該選擇訊號SEL_B變為該低位準的一訊號。

該輸入區塊100閂鎖該等第四群組輸入位址ICAXX_B<0：5>，直到該選擇訊號SEL_B變為該高位準。換言之，在該選擇訊號SEL_B為該低位準的一期間，該輸入區塊100閂鎖該等第三群組輸入位址ICAXX_A<6：9>以及對應該記憶庫0的第四群組輸入位址ICAXX_B<0：5>，並且輸出第二群組內部位址CAFF<0：9>。

當在該等主動指令ACT1(第一主動指令)，ACT2(第二主動指令)，...自一外部輸入之後的一預定延遲時間過去後，該等主動控制訊號EXTACTP1及EXTACTP2為變成該等高位準的啟動狀態之訊號。更具體而言，作為一高位準脈衝的主動控制訊號EXTACTP1與該第一主動指令ACT1的上升邊緣同步地致能。作為一高位準脈衝的主動控制訊號EXTACTP2與該第二主動指令ACT2的上升邊緣同步地致能。

在此說明了在該等主動控制訊號EXTACTP1及EXTACTP2與該等主動指令ACT1(第一主動指令)及ACT2(第二主動指令)的上升邊緣同步地啟動的一實施例中的一例子。然而，該實施例並不限於此，應了解的是，該等主動控制訊號EXTACTP1及EXTACTP2可與該等主動指令ACT1(第一主動指令)及ACT2(第二主動指令)的下降邊緣同步地啟動。

該等主動控制訊號EXTACTP1及EXTACTP2在一預定時間區間內啟動至該等高位準。換言之，該主動控制訊號EXTACTP1係早於該主動控制訊號EXTACTP2而啟動至該高位準。每當該選擇訊號SEL_A變成該低位準時， 該主動控制訊號EXTACTP1啟動至該高位準。每當該選擇訊號SEL_B變成該低位準時，該主動控制訊號EXTACTP2啟動至高位準。

根據這些事實，該主動控制訊號EXTACTP1根據對應該記憶庫0的第一主動指令ACT1而先變成該高位準。當在外部的第一主動指令ACT1被啟動之後的一預定時間過去後，該主動控制訊號EXTACTP1為與該時脈CLK同步地操作之一訊號，且該主動控制訊號EXTACTP1啟動至該高位準。

甚至當對應不同記憶庫的位址被成功地輸入，則位址閂鎖器被放置在個別的記憶庫中，該等位址可根據該主動控制訊號EXTACTP1而以相同的方式儲存。

然後，該選擇訊號SEL_B變成該低位準。此時，該主動控制訊號EXTACTP2在該第二主動指令ACT2的第二時脈CLK被啟動至該高位準。

當該主動控制訊號EXTACTP1變成該高位準時，該第一列位址閂鎖部221閂鎖該等內部位址CAFF<10：14>。此時，當該主動控制訊號EXTACTP2被啟動時，被該第一列位址閂鎖部221閂鎖的內部位址CAFF<10：14>以及儲存於該第一閂鎖單元210的內部位址CAFF<0：9>被結合。因此，當該主動控制訊號EXTACTP2被啟動時，對應該記憶庫0的列位址AX<0：14>係同時地輸出至該核心區域300。

也就是說，在下個該主動控制訊號EXTACTP2被啟動之前的一期間，若該主動控制訊號EXTACTP2被啟動，則該等列位址AX<0：14>係輸出至該核心區域300。該核心區域300執行一主動操作，例如用於一對應記憶庫並藉由使用該等列位址AX<0：14>的一讀取或寫入操作或是一預充電操作。

在此說明了在該等列位址AX的數量為15的一實施例中的一例 子。然而，該實施例並不限於此。此外，應了解的是，列位址的數量可根據記憶庫的數量或其他組成元件的數量而改變。

請參考第5圖，一系統1000可包含一或多個處理器1100。該處理器1100可被獨立使用，或與其他處理器結合使用。一晶片組1150可被可操作地電性耦合至該處理器1100。該晶片組1150為介於該處理器1100與該系統1000的其他元件之間的訊號通訊路徑。該系統1000的其他元件可包含一記憶體控制器1200、一輸入/輸出(I/O)匯流排1250及一磁碟驅動控制器1300。端視該系統1000的配置，許多不同訊號的任一者可透過該晶片組1150而傳輸。

該記憶體控制器1200可被可操作地電性耦合至該晶片組1150。該記憶體控制器1200可透過該晶片組1150而接收自該處理器1100所提供的一要求。該記憶體控制器1200可被可操作地電性耦合至一或多個記憶體裝置1350。該記憶體裝置1350可包含如上所述的輸入/輸出裝置。

該晶片組1150亦可被電性耦合至該I/O匯流排1250。該I/O匯流排1250可做為自該晶片組1150至輸入/輸出(I/O)裝置1410,1420及1430的一訊號通訊路徑。該等I/O裝置1410,1420及1430可包含一滑鼠1410、一影像顯示器1420或一鍵盤1430。該I/O匯流排1250可利用許多通訊協定的任一者以與該等I/O裝置1410,1420及1430通訊。

該磁碟驅動控制器1300亦可被可操作地電性耦合至該晶片組1150。該磁碟驅動控制器1300可做為介於該晶片組1150與一或多個內部磁碟驅動器1450之間的通訊路徑。該磁碟驅動控制器1300及該內部磁碟驅動器1450實際上可使用任何形式的通訊協定而與彼此通訊或與該晶片組1150通訊。

自上述說明可以明顯知道，根據一實施例，由於根據一指令位 址針腳的改變而產生記憶庫主動訊號的一程序及閂鎖位址的一程序係有差異，而有可能在無須改變結構的狀況下來靈活地處理該針腳的改變。

在藉由複數半導體裝置配置的一系統中，一記憶體裝置係使用作為一空間，以儲存資料。若例如一中央處理單元(CPU,central processing unit)或一圖形處理單元(GPU,graphic processing unit)的一記憶體控制器，在對應該等輸入位址之一記憶胞區域，該記憶體裝置執行儲存自該控制器所輸入之資料的一操作，或是輸出儲存於對應該等輸入位址之記憶胞區域的資料。

各種實施例已於上述說明，可以了解到，本發明所屬領域中具有通常知識者上述的實施例僅為例示。因此，該閂鎖電路及包含該閂鎖電路的輸入/輸出裝置應不限於上述實施例。

100‧‧‧輸入區塊

200‧‧‧閂鎖區塊

300‧‧‧核心區域

AX‧‧‧列位址

CAFF‧‧‧內部位址

EXTACTP1‧‧‧主動控制訊號

EXTACTP2‧‧‧主動控制訊號

ICAXX_A‧‧‧第一群組輸入位址

ICAXX_B‧‧‧第二群組輸入位址

SEL_A‧‧‧選擇訊號

SEL_B‧‧‧選擇訊號

Claims (20)

1. 一種閂鎖電路，包括：一輸入區塊，係配置成根據選擇訊號的狀態而閂鎖第一群組輸入位址及第二群組輸入位址，並輸出第一群組內部位址；以及一閂鎖區塊，係配置成當一第一主動控制訊號被啟動時閂鎖對應一第一主動指令的第一群組內部位址，以及當一第二主動控制訊號被啟動時輸出該等第一群組內部位址與該等第二群組內部位址以作為對應一第二主動指令的列位址。
2. 如請求項1所述之閂鎖電路，其中該輸入區塊對應該第一主動指令及該第二主動指令而輸入具有二個時脈單位的位址。
3. 如請求項2所述之閂鎖電路，其中該輸入區塊係輸入與該等二個時脈同步的第一群組輸入位址及第二群組輸入位址。
4. 如請求項1所述之閂鎖電路，其中該輸入區塊包括：一第一輸入單元，係配置成根據一第一選擇訊號的一狀態而閂鎖該等第一群組輸入位址；一第二輸入單元，係配置成根據一第二選擇訊號的一狀態而閂鎖該等第二群組輸入位址；以及一閂鎖器，係配置成閂鎖該第一輸入單元的一輸出、該第二輸入單元的一輸出，並輸出該等第二群組內部位址。
5. 如請求項4所述之閂鎖電路，其中當該第一選擇訊號為低位準時，該第一輸入單元係輸入該等第一群組輸入位址，以及當該第一選擇訊號為高位準時，該第一輸入單元閂鎖該等第一群組輸入位址一預定時間。
6. 如請求項4所述之閂鎖電路，其中當該第二選擇訊號為低位準時，該第二輸入單元係輸入該等第二群組輸入位址，以及當該第二選擇訊號為高位準時，該第二輸入單元閂鎖該等第二群組輸入位址一預定時間。
7. 如請求項1所述之閂鎖電路，其中該閂鎖區塊包括：一第一閂鎖單元，係配置成當該第二主動控制訊號被啟動時閂鎖該等第二群組內部位址，以及輸出該等列位址；以及一第二閂鎖單元，係配置成當啟動該第一主動控制訊號時閂鎖該等第一群組內部位址，以及當該第二主動控制訊號被啟動時輸出已閂鎖的位址以作為該等列位址。
8. 如請求項7所述之閂鎖電路，其中該第二閂鎖單元包括：一第一列位址閂鎖部，係配置成當啟動該第一主動控制訊號時閂鎖該等第一群組內部位址；以及一第二列位址閂鎖部，係配置成當該第二主動控制訊號被啟動時輸出該等第一位址閂鎖部的輸出以作為該等列位址。
9. 如請求項1所述之閂鎖電路，其中該第一主動控制訊號與該第二主動控制訊號在不同時間啟動。
10. 如請求項9所述之閂鎖電路，其中該第一主動控制訊號在該第二主動控制訊號之前啟動至一高位準。
11. 一輸入/輸出裝置，包括：一輸入區塊，係配置成根據選擇訊號的狀態而閂鎖第一群組輸入位址及第二群組輸入位址，並輸出第一群組內部位址； 一閂鎖區塊，係配置成當一第一主動控制訊號被啟動時閂鎖對應一第一主動指令的第一群組內部位址，並且當一第二主動控制訊號被啟動時輸出該等第一群組內部位址及該等第二群組內部位址以作為對應一第二主動指令的列位址；以及一核心區域，係配置成應用該等列位址，並且執行對應該等列位址的一操作。
12. 如請求項11所述之輸入/輸出裝置，其中該輸入區塊對應該第一主動指令及該第二主動指令而輸入具有二個時脈單位的位址。
13. 如請求項11所述之輸入/輸出裝置，其中該輸入區塊係輸入與該等二個時脈同步的第一群組輸入位址及第二群組輸入位址
14. 如請求項11所述之輸入/輸出裝置，其中該輸入區塊包括：一第一輸入單元，係配置成根據一第一選擇訊號的一狀態而閂鎖該等第一群組輸入位址；一第二輸入單元，係配置成根據一第二選擇訊號的一狀態而閂鎖該等第二群組輸入位址；以及一閂鎖器，係配置成閂鎖該第一輸入單元的一輸出及該第二輸入單元的一輸出，並且輸出該等第二群組內部位址。
15. 如請求項14所述之輸入/輸出裝置，其中當該第一選擇訊號為低位準時，該第一輸入單元係輸入該等第一群組輸入位址，以及當該第一選擇訊號為高位準時，該第一輸入單元閂鎖該等第一群組輸入位址一預定時間。
16. 如請求項14所述之輸入/輸出裝置，其中當該第二選擇訊號為低位準時，該第二輸入單元係輸入該等第二群組輸入位址，以及當該第二選擇訊號為高位準時，該第二輸入單元閂鎖該等第二群組輸入位址一預定時間。
17. 如請求項11所述之輸入/輸出裝置，其中該閂鎖區塊包括；一第一閂鎖單元，係配置成當該第二主動控制訊號被啟動時閂鎖該等第二群組內部位址，並輸出該等列位址；以及一第二閂鎖單元，係配置成當該第一主動控制訊號被啟動時閂鎖該等第一群組內部位址，以及當該第二主動控制訊號被啟動時輸出已閂鎖的位址以作為該等列位址。
18. 如請求項17所述之輸入/輸出裝置，其中該第二閂鎖單元包括：一第一列位址閂鎖部，係配置成當該第一主動控制訊號被啟動時閂鎖該等第一群組內部位址；以及一第二列位址閂鎖部，係配置成當該第二主動控制訊號被啟動時輸出該第一列位址閂鎖部的輸出以作為該等列位址。
19. 如請求項11所述之輸入/輸出裝置，其中該第一主動控制訊號與該第二主動控制訊號在不同時間啟動。
20. 如請求項11所述之輸入/輸出裝置，其中該核心區域對應該等列位址而執行一主動操作或一預充電操作。