JP2007018161A

JP2007018161A - メモリ制御装置

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Publication number: JP2007018161A
Application number: JP2005197572A
Authority: JP
Inventors: Tetsuya Kagemoto; 哲哉影本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-07-06
Filing date: 2005-07-06
Publication date: 2007-01-25

Abstract

【課題】外付けの同期型メモリ部に接続される端子数を削減することが可能なメモリ制御装置を提供する。
【解決手段】セレクタ１９は、システムクロック信号ＳＹＳＣＬＫが「Ｌ」レベルのときには、メモリコントローラ１７の出力信号／ＣＳ＃１，ＢＡ＃１［１：０］，Ａ＃１［１３：０］，／ＲＡＳ＃１，／ＣＡＳ＃１，／ＷＥ＃１を選択し、システムクロック信号ＳＹＳＣＬＫが「Ｈ」レベルのときには、メモリコントローラ１８の出力信号ＣＳ＃２，ＢＡ＃２［１：０］，Ａ＃２［１３：０］，／ＲＡＳ＃２，／ＣＡＳ＃２，／ＷＥ＃２を選択する。そして、選択した信号を共通制御信号として共通端子群２２を介してＤＤＲ−ＳＤＲＡＭ部２，３に与える。
【選択図】図１

Description

この発明は、メモリ制御装置に関し、特に、クロック信号の第１のレベル変化と第２のレベル変化の両方に応答してデータ信号の入出力を行なう第１および第２の同期型メモリ部をそれぞれ独立に制御するメモリ制御装置に関する。

画像データなどの大量のデータを処理するアプリケーションを実行する場合、高速にデータの入出力を行なうことができるメモリが必要である。高速動作が可能なメモリとして、一定周期のクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）が用いられる。ＳＤＲＡＭには、１クロックサイクルにつきデータのやり取りを１回行なうＳＤＲ（Single Data Rate）−ＳＤＲＡＭと、１クロックサイクルにつきデータのやり取りを２回行なうＤＤＲ（Double Data Rate）−ＳＤＲＡＭとがある。ＤＤＲ−ＳＤＲＡＭは、クロック信号の立上がりエッジ（第１のレベル変化）と立下がりエッジ（第２のレベル変化）の両方でデータの入出力が行なえるようにしたものであり、ＳＤＲ−ＳＤＲＡＭの倍の転送速度が実現される。ＤＤＲ−ＳＤＲＡＭのアクセスタイミングについては、ＪＥＤＥＣ（Joint Electron Device Engineering Council）により定められている標準規格「JEDEC標準JESD79D」に詳細に記載されている。

ＬＳＩ（大規模集積回路）として形成されるメモリ制御装置に複数の外付けＳＤＲＡＭを接続し、各ＳＤＲＡＭに対して独立に制御する必要がある場合は、各ＳＤＲＡＭに対応するメモリコントローラが複数個ＬＳＩ内部に設けられる。このような場合に、メモリ制御装置と外付けＳＤＲＡＭとを接続するための端子数が多くなるという問題があった。

たとえば、下記の特許文献１には、互いに異なるアクセス手順で制御されるメモリを制御できるにもかかわらず、外部端子数の少ないメモリコントローラが開示されている。これによると、アクセス元からのアドレス信号がいずれのコントローラ部によって制御されているメモリへのアクセスを示しているかを判定するアドレスデコーダと、当該アドレスデコーダの指示に基づいて、各コントローラ部のうちアクセス対象となるメモリを制御するコントローラ部を選択して、共用の外部端子へ接続するマルチプレクサとが設けられる。

また、下記の特許文献２には、ＳＤＲＡＭ素子の容量の変更に容易に対応することができ、メモリ側インタフェース制御回路の変更を必要としないメモリ制御装置が開示されている。これによると、アドレス線のうちＳＤＲＡＭのカラム信号かロー信号かを識別する識別制御信号と、識別制御信号に基づいてアドレス線のうちカラム信号に使用するアドレス線とアドレス線のうちロー信号に使用するアドレス線とに選択的に設定する選択設定手段とが設けられる。
特開２００５−８５２１６号公報特開２００１−２２６３５号公報

上述のように、複数のメモリコントローラを内蔵するメモリ制御装置に複数の外付けＳＤＲＡＭを接続して各ＳＤＲＡＭに対して独立に制御する場合は、メモリ制御装置と外付けＳＤＲＡＭとを接続する端子数が多くなるという問題があった。メモリ制御装置の小面積化および低コスト化を図るため、端子数の削減が要望されている。

それゆえに、この発明の主たる目的は、外付けの同期型メモリ部に接続される端子数を削減することが可能なメモリ制御装置を提供することである。

この発明に係わるメモリ制御装置は、クロック信号の第１のレベル変化と第２のレベル変化の両方に応答してデータ信号の入出力を行なう第１および第２の同期型メモリ部をそれぞれ独立に制御するメモリ制御装置であって、一定周期のシステムクロック信号に同期して動作し、システムクロック信号と同位相の第１のクロック信号と、システムクロック信号の第１のレベル変化に応答して変化する第１の制御信号とを出力し、第１の同期型メモリ部とデータ信号のやり取りを行なう第１のメモリコントローラと、システムクロック信号の反転信号に同期して動作し、システムクロック信号の反転信号と同位相の第２のクロック信号と、システムクロック信号の反転信号の第１のレベル変化に応答して変化する第２の制御信号とを出力し、第２の同期型メモリ部とデータ信号のやり取りを行なう第２のメモリコントローラと、第１および第２の制御信号を受け、システムクロック信号が第１の論理レベルのときは第１の制御信号を選択し、システムクロック信号が第２の論理レベルのときは第２の制御信号を選択し、選択した信号を第１および第２の同期型メモリ部に出力するセレクタとを備えたものである。

好ましくは、第１および第２の制御信号の各々は、チップセレクト信号、バンクアドレス信号、アドレス信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号およびライトイネーブル信号のうちの少なくとも１つの信号を含む。

また好ましくは、メモリ制御装置は、同一の半導体チップ上に集積回路として形成される。

この発明に係わるメモリ制御装置では、一定周期のシステムクロック信号に同期して動作し、システムクロック信号と同位相の第１のクロック信号と、システムクロック信号の第１のレベル変化に応答して変化する第１の制御信号とを出力し、第１の同期型メモリ部とデータ信号のやり取りを行なう第１のメモリコントローラと、システムクロック信号の反転信号に同期して動作し、システムクロック信号の反転信号と同位相の第２のクロック信号と、システムクロック信号の反転信号の第１のレベル変化に応答して変化する第２の制御信号とを出力し、第２の同期型メモリ部とデータ信号のやり取りを行なう第２のメモリコントローラと、第１および第２の制御信号を受け、システムクロック信号が第１の論理レベルのときは第１の制御信号を選択し、システムクロック信号が第２の論理レベルのときは第２の制御信号を選択し、選択した信号を第１および第２の同期型メモリ部に出力するセレクタとが設けられる。したがって、第１および第２のメモリコントローラによる同期型メモリ部の制御に全く悪影響を及ぼすことなく、セレクタの出力信号を受ける共通端子群を第１および第２の同期型メモリ部で共有することができる。これにより、第１および第２の同期型メモリ部に接続される端子数を削減することが可能になる。

図１は、この発明の一実施の形態による複数のメモリコントローラを内蔵するメモリ制御装置の概略構成を示すブロック図である。図１において、このメモリ制御装置１は、外付けのＤＤＲ−ＳＤＲＡＭ部２およびＤＤＲ−ＳＤＲＡＭ部３に接続される。メモリ制御装置１は、クロック発生回路１１と、ＣＰＵ１２，１３と、バスコントローラ１４，１５と、インバータ１６と、メモリコントローラ１７，１８と、セレクタ１９とを備える。さらに、メモリ制御装置１は、個別端子群２０，２１，２３，２４および共通端子群２２が設けられる。このメモリ制御装置１は、同一の半導体チップ上にＬＳＩとして形成され、たとえばＤＶＤ（デジタル・ビデオ・ディスク）レコーダなどに用いられる。

クロック発生回路は、一定周期のシステムクロック信号ＳＹＳＣＬＫを生成する。ＣＰＵ１２，１３は、それぞれ対応するＤＤＲ−ＳＤＲＡＭ部２，３の動作を指示する。ただし、ＣＰＵ１２，１３をメモリ制御装置１の外部に設ける構成であってもよい。また、単一のＣＰＵが２つのＤＤＲ−ＳＤＲＡＭ部２，３の動作を指示する構成であってもよい。また、ＣＰＵ以外のイニシエータ（メモリへのアクセスを起動する主体）を用いてもよい。

バスコントローラ１４は、ＣＰＵ１２とメモリコントローラ１７との間に設けられ、バス権を調停する機能を有する。バスコントローラ１５は、ＣＰＵ１３とメモリコントローラ１８との間に設けられ、バス権を調停する機能を有する。インバータ１６は、クロック発生回路１１からのシステムクロック信号ＳＹＳＣＬＫを受け、その論理レベルを反転させた信号ＳＹＳＣＬＫＮを出力する。

メモリコントローラ１７は、クロック発生回路１７からのシステムクロック信号ＳＹＳＣＬＫに同期して動作し、ＣＰＵ１２からの指示に基づいて対応するＤＤＲ−ＳＤＲＡＭ部２の動作を制御して、データ信号のやり取りを行なう。メモリコントローラ１７は、クロック信号ＣＫ＃１，／ＣＫ＃１およびクロックイネーブル信号ＣＫＥ＃１を、個別端子群２０を介してＤＤＲ−ＳＤＲＡＭ部２に与える。また、メモリコントローラ１７は、チップセレクト信号／ＣＳ＃１、バンクアドレス信号ＢＡ＃１［１：０］、アドレス信号Ａ＃１［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃１、カラムアドレスストローブ信号／ＣＡＳ＃１およびライトイネーブル信号／ＷＥ＃１をセレクタ１９に与える。また、メモリコントローラ１７は、データ信号ＤＱ＃１［７：０］、データマスク信号ＤＭ＃１およびデータストローブ信号ＤＱＳ＃１を、個別端子群２１を介してＤＤＲ−ＳＤＲＡＭ部２に与える。

メモリコントローラ１８は、インバータ１６の出力信号／ＳＹＳＣＬＫに同期して動作し、ＣＰＵ１３からの指示に基づいて対応するＤＤＲ−ＳＤＲＡＭ部３の動作を制御して、データ信号のやり取りを行なう。メモリコントローラ１８は、クロック信号ＣＫ＃２，／ＣＫ＃２およびクロックイネーブル信号ＣＫＥ＃２を、個別端子群２３を介してＤＤＲ−ＳＤＲＡＭ部３に与える。また、メモリコントローラ１８は、チップセレクト信号／ＣＳ＃２、バンクアドレス信号ＢＡ＃２［１：０］、アドレス信号Ａ＃２［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃２、カラムアドレスストローブ信号／ＣＡＳ＃２およびライトイネーブル信号／ＷＥ＃２をセレクタ１９に与える。また、メモリコントローラ１８は、データ信号ＤＱ＃２［７：０］、データマスク信号ＤＭ＃２およびデータストローブ信号ＤＱＳ＃２を、個別端子群２４を介してＤＤＲ−ＳＤＲＡＭ部３に与える。

メモリコントローラ１７，１８は互いに独立して動作し、それぞれが対応するＤＤＲ−ＳＤＲＡＭ部を独立して制御する。ＤＤＲ−ＳＤＲＡＭ部２，３は、それぞれ１つまたは複数のＤＤＲ−ＳＤＲＡＭで構成される。

セレクタ１９は、クロック発生回路１１からのシステムクロック信号ＳＹＳＣＬＫに応答して、メモリコントローラ１７，１８から受けた信号を選択的に出力する。具体的には、システムクロック信号ＳＹＳＣＬＫが「Ｌ」レベル（“０”）のときには、メモリコントローラ１７から受けた信号（チップセレクト信号／ＣＳ＃１、バンクアドレス信号ＢＡ＃１［１：０］、アドレス信号Ａ＃１［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃１、カラムアドレスストローブ信号／ＣＡＳ＃１およびライトイネーブル信号／ＷＥ＃１）を選択し、システムクロック信号ＳＹＳＣＬＫが「Ｈ」レベル（“１”）のときには、メモリコントローラ１８から受けた信号（チップセレクト信号／ＣＳ＃２、バンクアドレス信号ＢＡ＃２［１：０］、アドレス信号Ａ＃２［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃２、カラムアドレスストローブ信号／ＣＡＳ＃２およびライトイネーブル信号／ＷＥ＃２）を選択する。そして、選択した信号を共通制御信号（チップセレクト信号／ＣＳ、バンクアドレス信号ＢＡ［１：０］、アドレス信号Ａ［１３：０］、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ）として、共通端子群２２を介してＤＤＲ−ＳＤＲＡＭ部２，３に与える。

個別端子群２０は、クロック信号ＣＫ＃１，／ＣＫ＃１およびクロックイネーブル信号ＣＫＥ＃１に対応する３個の個別端子で構成される。個別端子群２１は、データ信号ＤＱ＃１［７：０］、データマスク信号ＤＭ＃１およびデータストローブ信号ＤＱＳ＃１に対応する１０個の個別端子で構成される。

共通端子群２２は、共通制御信号（チップセレクト信号／ＣＳ、バンクアドレス信号ＢＡ［１：０］、アドレス信号Ａ［１３：０］、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ）に対応する２０個の共通端子で構成される。

個別端子群２３は、クロック信号ＣＫ＃２，／ＣＫ＃２およびクロックイネーブル信号ＣＫＥ＃２に対応する３個の個別端子で構成される。個別端子群２４は、共通制御信号（データ信号ＤＱ＃２［７：０］、データマスク信号ＤＭ＃２およびデータストローブ信号ＤＱＳ＃２に対応する１０個の個別端子で構成される。

ＤＤＲ−ＳＤＲＡＭ部２，３のデータ幅（１回の読出しおよび書込みで取扱われるデータ量）はともに８ビットである。ただし、ＤＤＲ−ＳＤＲＡＭ部２，３のデータ幅のビット数、メモリ容量、速度グレードはそれぞれ異なっていてもよい。

図２は、図１に示したメモリ制御装置１の動作について説明するためのタイムチャートである。図２を参照して、クロック信号ＣＫ＃１，／ＣＫ＃２は、ともにシステムクロック信号ＳＹＳＣＬＫと同位相の信号である。また、クロック信号／ＣＫ＃１，ＣＫ＃２は、ともにシステムクロック信号ＳＹＳＣＬＫと逆位相の信号である。クロック信号ＣＫ＃１，／ＣＫ＃１は互いに相反する差動クロック信号であり、クロック信号ＣＫ＃２，／ＣＫ＃２は互いに相反する差動クロック信号である。メモリコントローラ１７，１８は、互いに位相が１８０度ずれたタイミングで動作する。

具体的には、メモリコントローラ１７は、システムクロック信号ＳＹＳＣＬＫに同期して動作し、時刻ｔ０〜ｔ８のタイミングで変化する（システムクロック信号ＳＹＳＣＬＫの立上がりエッジに応答して変化する）チップセレクト信号／ＣＳ＃１、バンクアドレス信号ＢＡ＃１［１：０］、アドレス信号Ａ＃１［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃１、カラムアドレスストローブ信号／ＣＡＳ＃１およびライトイネーブル信号／ＷＥ＃１を出力する。

一方、メモリコントローラ１８は、インバータ１６の出力信号／ＳＹＳＣＬＫ（システムクロックＳＹＳＣＬＫの反転信号）に同期して動作し、時刻ｔ１０〜ｔ１９のタイミングで変化する（システムクロック信号／ＳＹＳＣＬＫの立上がりエッジに応答して変化する）チップセレクト信号／ＣＳ＃２、バンクアドレス信号ＢＡ＃２［１：０］、アドレス信号Ａ＃２［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃２、カラムアドレスストローブ信号／ＣＡＳ＃２およびライトイネーブル信号／ＷＥ＃２を出力する。

セレクタ１９において、システムクロック信号ＳＹＳＣＬＫが「Ｈ」レベル（“１”）のときには、メモリコントローラ１８の出力信号（チップセレクト信号／ＣＳ＃２、バンクアドレス信号ＢＡ＃２［１：０］、アドレス信号Ａ＃２［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃２、カラムアドレスストローブ信号／ＣＡＳ＃２およびライトイネーブル信号／ＷＥ＃２）が選択されて、共通制御信号（チップセレクト信号／ＣＳ、バンクアドレス信号ＢＡ［１：０］、アドレス信号Ａ［１３：０］、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ）として出力される。一方、システムクロック信号ＳＹＳＣＬＫが「Ｌ」レベル（“０”）のときには、メモリコントローラ１７の出力信号（チップセレクト信号／ＣＳ＃１、バンクアドレス信号ＢＡ＃１［１：０］、アドレス信号Ａ＃１［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃１、カラムアドレスストローブ信号／ＣＡＳ＃１およびライトイネーブル信号／ＷＥ＃１）が選択されて、共通制御信号（チップセレクト信号／ＣＳ、バンクアドレス信号ＢＡ［１：０］、アドレス信号Ａ［１３：０］、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ）として出力される。

なお、図２においては信号遅延を表現していないが、実際は、メモリコントローラ１７の出力信号ＣＫ＃１，／ＣＫ＃１，ＣＫＥ＃１，／ＣＳ＃１，ＢＡ＃１［１：０］，Ａ＃１［１３：０］，／ＲＡＳ＃１，／ＣＡＳ＃１，／ＷＥ＃１，ＤＱ＃１［７：０］，ＤＭ＃１，ＤＱＳ＃１は、システムクロック信号ＳＹＳＣＬＫの立上がりエッジよりも所定の遅延時間だけ遅延して変化する。また、メモリコントローラ１８の出力信号ＣＫ＃２，／ＣＫ＃２，ＣＫＥ＃２，／ＣＳ＃２，ＢＡ＃２［１：０］，Ａ＃２［１３：０］，／ＲＡＳ＃２，／ＣＡＳ＃２，／ＷＥ＃２，ＤＱ＃２［７：０］，ＤＭ＃２，ＤＱＳ＃２は、システムクロック信号ＳＹＳＣＬＫの立下がりエッジよりも所定の遅延時間だけ遅延して変化する。

したがって、クロックスキューが適切な範囲内であれば、システムクロック信号ＳＹＳＣＬＫが「Ｌ」レベル（“０”）の期間中にメモリコントローラ１７の出力信号ＣＫ＃１，／ＣＫ＃１，ＣＫＥ＃１，／ＣＳ＃１，ＢＡ＃１［１：０］，Ａ＃１［１３：０］，／ＲＡＳ＃１，／ＣＡＳ＃１，／ＷＥ＃１，ＤＱ＃１［７：０］，ＤＭ＃１，ＤＱＳ＃１が変化することはない。また、システムクロック信号ＳＹＳＣＬＫが「Ｈ」レベル（“１”）の期間中にメモリコントローラ１８の出力信号ＣＫ＃２，／ＣＫ＃２，ＣＫＥ＃２，／ＣＳ＃２，ＢＡ＃２［１：０］，Ａ＃２［１３：０］，／ＲＡＳ＃２，／ＣＡＳ＃２，／ＷＥ＃２，ＤＱ＃２［７：０］，ＤＭ＃２，ＤＱＳ＃２が変化することはない。このため、システムクロック信号ＳＹＳＣＬＫの立上がりエッジおよび立下がりエッジの付近において、共通制御信号／ＣＳ，ＢＡ［１：０］，Ａ［１３：０］，／ＲＡＳ，／ＣＡＳ，／ＷＥが不安定になる危険性は回避される。

ＤＤＲ−ＳＤＲＡＭ部２においては、クロック信号ＣＫ＃１が「Ｌ」レベルから「Ｈ」レベルに立上がり、クロック信号／ＣＫ＃１が「Ｈ」レベルから「Ｌ」レベルに立下がる際に、これらの２つの信号が交差する点がクロック信号の立上がりエッジと見なされる。すなわち、時刻ｔ０〜ｔ８のタイミング（システムクロック信号ＳＹＳＣＬＫの立上がりエッジのタイミング）でコマンドが取込まれる。

ＤＤＲ−ＳＤＲＡＭ部３においては、クロック信号ＣＫ＃２が「Ｌ」レベルから「Ｈ」レベルに立上がり、クロック信号／ＣＫ＃２が「Ｈ」レベルから「Ｌ」レベルに立下がる際に、これらの２つの信号が交差する点がクロック信号の立上がりエッジと見なされる。すなわち、時刻ｔ１０〜ｔ１９のタイミング（システムクロック信号／ＳＹＳＣＬＫの立上がりエッジのタイミング）でコマンドが取込まれる。

したがって、ＤＤＲ−ＳＤＲＡＭ部２は、メモリコントローラ１８の出力信号ＣＫ＃２，／ＣＫ＃２，ＣＫＥ＃２，／ＣＳ＃２，ＢＡ＃２［１：０］，Ａ＃２［１３：０］，／ＲＡＳ＃２，／ＣＡＳ＃２，／ＷＥ＃２，ＤＱ＃２［７：０］，ＤＭ＃２，ＤＱＳ＃２に影響されることなく、メモリコントローラ１７の出力信号ＣＫ＃１，／ＣＫ＃１，ＣＫＥ＃１，／ＣＳ＃１，ＢＡ＃１［１：０］，Ａ＃１［１３：０］，／ＲＡＳ＃１，／ＣＡＳ＃１，／ＷＥ＃１，ＤＱ＃１［７：０］，ＤＭ＃１，ＤＱＳ＃１をサンプリングすることができる。

また、ＤＤＲ−ＳＤＲＡＭ部３は、メモリコントローラ１７の出力信号ＣＫ＃１，／ＣＫ＃１，ＣＫＥ＃１，／ＣＳ＃１，ＢＡ＃１［１：０］，Ａ＃１［１３：０］，／ＲＡＳ＃１，／ＣＡＳ＃１，／ＷＥ＃１，ＤＱ＃１［７：０］，ＤＭ＃１，ＤＱＳ＃１に影響されることなく、メモリコントローラ１８の出力信号ＣＫ＃２，／ＣＫ＃２，ＣＫＥ＃２，／ＣＳ＃２，ＢＡ＃２［１：０］，Ａ＃２［１３：０］，／ＲＡＳ＃２，／ＣＡＳ＃２，／ＷＥ＃２，ＤＱ＃２［７：０］，ＤＭ＃２，ＤＱＳ＃２をサンプリングすることができる。

図３は、メモリ制御装置１の動作についてより詳細に説明するためのタイムチャートである。図３を参照して、まずメモリコントローラ１７の動作について説明する。

時刻ｔ１から時刻ｔ２までの期間において、メモリコントローラ１７は、ロウアドレスストローブ信号／ＲＡＳ＃１を活性化レベルにして、アドレス信号Ａ＃１［１３：０］としてロウアドレスＲＡ＃１（アクトコマンドＡＣＴ）を出力する。

次に、時刻ｔ２から１クロックサイクル後の時刻ｔ３から時刻ｔ４までの期間において、メモリコントローラ１７は、カラムアドレスストローブ信号／ＣＡＳ＃１を活性化レベルにして、アドレス信号Ａ＃１［１３：０］として１つめのカラムアドレスＣＡ１＃１（リードコマンドＲＤ）を出力する。続いて、時刻ｔ４から１クロックサイクル後の時刻ｔ５から時刻ｔ６までの期間において、メモリコントローラ１７は、カラムアドレスストローブ信号／ＣＡＳ＃１を活性化レベルにして、アドレス信号Ａ＃１［１３：０］として２つめのカラムアドレスＣＡ２＃１（リードコマンドＲＤ）を出力する。

そして、メモリコントローラ１７は、１つめのカラムアドレスＣＡ１＃１を与えた後（時刻ｔ４）から２クロックサイクル後の時刻ｔ６から、データ信号ＤＱ＃１を４データ分連続して出力する。続いて、２つめのカラムアドレスＣＡ２＃１を与えた後（時刻ｔ６）から２クロックサイクル後の時刻ｔ８から、データ信号ＤＱ＃１を４データ分連続して出力する。ただし、メモリコントローラ１７のＣＬ（ＣＡＳレイテンシ）が２に設定され、ＢＬ（バースト長）が４に設定されているものとする。

次に、メモリコントローラ１８の動作について説明する。時刻ｔ１３から時刻ｔ１４までの期間において、メモリコントローラ１８は、ロウアドレスストローブ信号／ＲＡＳ＃２を活性化レベルにして、アドレス信号Ａ＃２［１３：０］としてロウアドレスＲＡ＃２（アクトコマンドＡＣＴ）を出力する。

次に、時刻ｔ１４から１クロックサイクル後の時刻ｔ１５から時刻ｔ１６までの期間において、メモリコントローラ１８は、カラムアドレスストローブ信号／ＣＡＳ＃２を活性化レベルにして、アドレス信号Ａ＃２［１３：０］として１つめのカラムアドレスＣＡ１＃２（リードコマンドＲＤ）を出力する。続いて、時刻ｔ１６から１クロックサイクル後の時刻ｔ１７から時刻ｔ１８までの期間において、メモリコントローラ１８は、カラムアドレスストローブ信号／ＣＡＳ＃２を活性化レベルにして、アドレス信号Ａ＃２［１３：０］として２つめのカラムアドレスＣＡ２＃２（リードコマンドＲＤ）を出力する。

そして、メモリコントローラ１８は、１つめのカラムアドレスＣＡ１＃２を与えた後（時刻ｔ１６）から２クロックサイクル後の時刻ｔ１８から、データ信号ＤＱ＃２を４データ分連続して出力する。続いて、２つめのカラムアドレスＣＡ２＃２を与えた後（時刻ｔ１８）から２クロックサイクル後の時刻ｔ２０から、データ信号ＤＱ＃１を４データ分連続して出力する（図示せず）。ただし、メモリコントローラ１８のＣＬ（ＣＡＳレイテンシ）が２に設定され、ＢＬ（バースト長）が４に設定されているものとする。

つぎに、セレクタ１９の動作について説明する。システムクロック信号ＳＹＳＣＬＫが「Ｌ」レベル（“０”）のときには、メモリコントローラ１７の出力信号（アドレス信号Ａ＃１［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃１、カラムアドレスストローブ信号／ＣＡＳ＃１）が選択されて、共通制御信号（アドレス信号Ａ［１３：０］、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ）として出力される。また、システムクロック信号ＳＹＳＣＬＫが「Ｈ」レベル（“１”）のときには、メモリコントローラ１８の出力信号（アドレス信号Ａ＃２［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃２、カラムアドレスストローブ信号／ＣＡＳ＃２）が選択されて、共通制御信号（アドレス信号Ａ［１３：０］、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ）として出力される。

すなわち、ロウアドレスストローブ信号／ＲＡＳは、時刻ｔ１２から時刻ｔ２までの期間、および時刻ｔ３から時刻ｔ１４までの期間において、活性化レベルにされる。また、カラムアドレスストローブ信号／ＣＡＳは、時刻ｔ１４から時刻ｔ４までの期間、時刻ｔ５から時刻６までの期間、および時刻ｔ７から時刻ｔ１８までの期間において、活性化レベルにされる。また、アドレス信号Ａ［１３：０］は、時刻ｔ１２から時刻ｔ２までの期間はロウアドレスＲＡ＃１にされ、時刻ｔ３から時刻ｔ１４までの期間はロウアドレスＲＡ＃２にされ、時刻ｔ１４から時刻ｔ４までの期間はカラムドレスＣＡ１＃１にされ、時刻ｔ５から時刻ｔ１６までの期間はカラムドレスＣＡ１＃２にされ、時刻ｔ１６から時刻ｔ６までの期間はカラムドレスＣＡ２＃１にされ、時刻ｔ１７から時刻ｔ１８までの期間はカラムドレスＣＡ２＃２にされる。

ＤＤＲ−ＳＤＲＡＭ部２においては、クロック信号ＣＫ＃１の立上がりエッジでコマンドが取込まれる。すなわち、時刻ｔ０〜ｔ９のタイミングでコマンドＮＯＰ（No Operation：何もしない），ＮＯＰ，ＡＣＴ，ＮＯＰ，ＲＤ，ＮＯＰ，ＲＤ，ＮＯＰ，ＮＯＰ，ＮＯＰがサンプリングされる。したがって、メモリコントローラ１７が出力したコマンドがＤＤＲ−ＳＤＲＡＭ部２に取込まれていることがわかる。

ＤＤＲ−ＳＤＲＡＭ部３においては、クロック信号ＣＫ＃２の立上がりエッジでコマンドが取込まれる。すなわち、時刻ｔ１０〜ｔ２０のタイミングでコマンドＮＯＰ，ＮＯＰ，ＮＯＰ，ＮＯＰ，ＡＣＴ，ＮＯＰ，ＲＤ，ＮＯＰ，ＲＤ，ＮＯＰ，ＮＯＰがサンプリングされる。したがって、メモリコントローラ１８が出力したコマンドがＤＤＲ−ＳＤＲＡＭ部３に取込まれていることがわかる。

なお、ここでは、メモリコントローラ１７，１８が出力するコマンドシーケンスが同じである例を示しているが、メモリコントローラ１７が出力するコマンドシーケンスとメモリコントローラ１８が出力するコマンドシーケンスはそれぞれ任意である。

以上のように、この一実施の形態では、システムクロック信号ＳＹＳＣＬＫに応じて選択動作を行なうセレクタ１９が設けられ、共通制御信号（チップセレクト信号／ＣＳ、バンクアドレス信号ＢＡ［１：０］、アドレス信号Ａ［１３：０］、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ）が共通端子群２２を介してＤＤＲ−ＳＤＲＡＭ部２，３に与えられる。したがって、メモリコントローラ１７，１８によるＤＤＲ−ＳＤＲＡＭ部２，３の制御に全く悪影響を及ぼすことなく、共通端子群２２を構成する２０個の共通端子をＤＤＲ−ＳＤＲＡＭ部２，３で共有することができる。すなわち、ＤＤＲ−ＳＤＲＡＭ部２，３で端子を共有しない場合に比べて端子数が２０個削減される。これにより、ＬＳＩとして形成されるメモリ制御装置の小面積化および低コスト化が図られる。

ここで、この一実施の形態では、チップセレクト信号／ＣＳ、バンクアドレス信号ＢＡ［１：０］、アドレス信号Ａ［１３：０］、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを共通制御信号としている。メモリコントローラ１７，１８の出力信号のうち共通化できる信号としては、１クロックサイクル単位で変化する信号であり（条件１）、かつ対応のＤＤＲ−ＳＤＲＡＭ部でサンプリングされるクロックエッジの前後以外では信号レベルが変化しても問題とならない信号である（条件２）必要がある。

チップセレクト信号／ＣＳ＃１，／ＣＳ＃２、バンクアドレス信号ＢＡ＃１［１：０］，ＢＡ＃２［１：０］、アドレス信号Ａ＃１［１３：０］，Ａ＃２［１３：０］、ロウアドレスストローブ信号／ＲＡＳ＃１，／ＲＡＳ＃２、カラムアドレスストローブ信号／ＣＡＳ＃１，／ＣＡＳ＃２およびライトイネーブル信号／ＷＥ＃１，／ＷＥ＃２は、上述の条件１，２を満たしている。

これに対して、クロック信号ＣＫ＃１，ＣＫ＃２，／ＣＫ＃１，／ＣＫ＃２は、１クロックサイクル内で２回変化するため上述の条件１を満たしていない。クロックイネーブル信号ＣＫＥ＃１，ＣＫＥ＃２は、セットアップ時間やホールド時間の制約があり、また複数のクロックサイクルにわたって継続的に「Ｈ」レベルまたは「Ｌ」レベルを保持する必要があるため上述の条件２を満たしていない。データ信号ＤＱ＃１［７：０］，ＤＱ＃２［７：０］、データマスク信号ＤＭ＃１，ＤＭ＃２およびデータストローブ信号ＤＱＳ＃１，ＤＱＳ＃２は、１クロックサイクル内で２回変化するため上述の条件１を満たしていない。

なお、特許文献１に示された従来のメモリコントローラでは、ＳＤＲＡＭコントローラ部およびＳＤＲＡＭコントローラ部が単一のＣＰＵからの指示を受け、マルチプレクサは、アクセス対象となるアドレスに応じて、２つのコントローラ部の各端子と外部端子との接続関係を変更する構成となっている。このため、２つのコントローラ部が同一のクロックサイクル内で並列動作することはできない。

これに対して、この一実施の形態では、セレクタ１９は、システムクロック信号ＳＹＳＣＬＫが「Ｌ」レベルのときにはメモリコントローラ１７の出力信号を選択し、システムクロック信号ＳＹＳＣＬＫが「Ｈ」レベルのときにはメモリコントローラ１８の出力信号を選択する構成となっている。すなわち、２つのメモリコントローラ１７，１８が同一のクロックサイクル内で並列動作することが可能である。このため、２つのメモリコントローラ１７，１８が互いに独立して動作することができ、互いに相手の動作に影響されることがない。したがって、２つのＣＰＵ１２，１３がそれぞれ対応のメモリコントローラを介して、対応のＤＤＲ−ＳＤＲＡＭ部に独立にアクセスする場合にも適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態による複数のメモリコントローラを内蔵するメモリ制御装置の概略構成を示すブロック図である。図１に示したメモリ制御装置の動作について説明するためのタイムチャートである。メモリ制御装置の動作についてより詳細に説明するためのタイムチャートである。

符号の説明

１メモリ制御装置、２，３ＤＤＲ−ＳＤＲＡＭ部、１１クロック発生回路、１２，１３ＣＰＵ、１４，１５バスコントローラ、１６インバータ、１７，１８メモリコントローラ、１９セレクタ、２０，２１，２３，２４個別端子群、２２共通端子群。

Claims

クロック信号の第１のレベル変化と第２のレベル変化の両方に応答してデータ信号の入出力を行なう第１および第２の同期型メモリ部をそれぞれ独立に制御するメモリ制御装置であって、
一定周期のシステムクロック信号に同期して動作し、前記システムクロック信号と同位相の第１のクロック信号と、前記システムクロック信号の第１のレベル変化に応答して変化する第１の制御信号とを出力し、前記第１の同期型メモリ部とデータ信号のやり取りを行なう第１のメモリコントローラ、
前記システムクロック信号の反転信号に同期して動作し、前記システムクロック信号の反転信号と同位相の第２のクロック信号と、前記システムクロック信号の反転信号の第１のレベル変化に応答して変化する第２の制御信号とを出力し、前記第２の同期型メモリ部とデータ信号のやり取りを行なう第２のメモリコントローラ、および
前記第１および第２の制御信号を受け、前記システムクロック信号が第１の論理レベルのときは前記第１の制御信号を選択し、前記システムクロック信号が第２の論理レベルのときは前記第２の制御信号を選択し、選択した信号を前記第１および第２の同期型メモリ部に出力するセレクタを備える、メモリ制御装置。
前記第１および第２の制御信号の各々は、チップセレクト信号、バンクアドレス信号、アドレス信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号およびライトイネーブル信号のうちの少なくとも１つの信号を含む、請求項１に記載のメモリ制御装置。
前記メモリ制御装置は、同一の半導体チップ上に集積回路として形成される、請求項１または請求項２に記載のメモリ制御装置。