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TW201606883A - 封裝結構之製法 - Google Patents

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Abstract

一種封裝結構之製法，係先提供一包覆至少一電子元件之封裝層，再形成一定型層於該封裝層上，且該定型層具有開口，之後形成通孔於該開口中之封裝層之第一表面上，最後形成導電體於該通孔中，以藉由該定型層之設計，能避免該通孔之孔形變形。

Description

封裝結構之製法
本發明係有關一種封裝製程，特別是關於一種具電子元件的封裝結構之製法。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，扇出式封裝堆疊(Fan Out Package on package，簡稱FO PoP)等，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構，此種封裝方式能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型各種電子產品。
第1A至1F圖係為習知封裝堆疊裝置之其中一半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，設置一如晶片之半導體元件10於一第一承載件11之熱化離形層110上，再形成一封裝層13 於該離形層110上以包覆該半導體元件10。
如第1B圖所示，將具有銅箔120之第二承載件12設於該封裝層13上。
如第1C圖所示，移除該第一承載件11及其熱化離形層110，以露出該半導體元件10與封裝層13。
如第1D圖所示，以雷射方式形成複數通孔130於該半導體元件10周邊之封裝層13上。
如第1E圖所示，藉由該銅箔120電鍍導電材料於該些通孔130中，以形成導電柱14，再於該封裝層13上形成複數線路重佈層(redistribution layer，簡稱RDL)15，以令該線路重佈層15電性連接該導電柱14與該半導體元件10之電極墊100。
如第1F圖所示，移除該第二承載件12，再利用該銅箔120進行圖案化線路製程，以形成一線路構造16，之後再進行切單製程。
惟，習知半導體封裝件1之製法中，因以雷射方式形成複數通孔130，故雷射之熱效應會造成該通孔130之壁面130a燒焦，且在清理該通孔130時會造成其壁面130a崩塌而呈現孔形不佳，如第1D’圖所示，以致於當電鍍製作該導電柱14時，電鍍品質不佳，因而造成良率過低及產品可靠度不佳等問題。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明提供一種封裝結構之製法，係包括：提供一包覆至少一電子元件之封裝層，該封裝層具有相對之第一表面及第二表面，且該電子元件具有相對之作用面與非作用面，令該電子元件係嵌埋於該封裝層之第一表面；形成一定型層於該封裝層之第一表面上，且該定型層具有至少一開口，以令該封裝層之部分第一表面外露於該開口；形成通孔於該開口中之封裝層之第一表面上，且該通孔係連通該封裝層之第一及第二表面；以及形成導電體於該通孔中。
前述之製法中，該封裝層係以模封製程或壓合製程形成者。
前述之製法中，該電子元件之作用面係齊平該封裝層之第一表面。
前述之製法中，於形成該定型層之前，形成導電層於該封裝層之第二表面上。例如，於形成該導電體之後，於該導電層上製作線路構造，且該線路構造電性連接該導電體。該導電層係為金屬層。
前述之製法中，該定型層係為金屬層。。
前述之製法中，形成該通孔之方式係為雷射、機械鑽孔或蝕刻方式。
前述之製法中，復包括移除該定型層，以製作線路構造於該封裝層之第一表面上，且該線路構造電性連接該導電體及/或該電子元件之作用面。例如，該線路構造係包含至少一線路重佈層。
另外，前述之製法中，於形成該導電體之後，復包括利用該定型層製作線路構造。例如，該線路構造係包含至少一線路重佈層。
由上可知，本發明之封裝結構之製法中，藉由該定型層吸收雷射之熱效應，故在清理該通孔時其壁面不會崩塌，因而當電鍍製作該導電體時，能提升電鍍品質，以避免良率過低及產品可靠度不佳等問題。
1‧‧‧半導體封裝件
10‧‧‧半導體元件
100‧‧‧電極墊
11,21‧‧‧第一承載件
110,210‧‧‧離形層
12,22‧‧‧第二承載件
120‧‧‧銅箔
13,23‧‧‧封裝層
130,230‧‧‧通孔
130a‧‧‧壁面
14‧‧‧導電柱
15,250‧‧‧線路重佈層
16,25,26‧‧‧線路構造
2‧‧‧封裝結構
20‧‧‧電子元件
20a‧‧‧作用面
20b‧‧‧非作用面
200‧‧‧複數電極墊
220‧‧‧導電層
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧導電體
251‧‧‧導電元件
29‧‧‧定型層
290‧‧‧開口
第1A至1F圖係為習知封裝結構之製法之剖面示意圖；其中，第1D’圖係為第1D圖之上視平面圖；以及第2A至2H圖係為本發明封裝結構之製法之剖視示意圖；其中，第2D’圖係為第2D圖之上視平面圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述 之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖係為本發明封裝結構2之製法之剖視示意圖。
如第2A圖所示，設置一電子元件20於一第一承載件21之離形層210上，再形成一封裝層23於該離形層210上以覆蓋該電子元件20。
於本實施例中，該封裝層23係以模封製程或壓合製程形成者，且該封裝層23具有相對之第一表面23a及第二表面23b，令該封裝層23以其第一表面23a設於該離形層210上。
再者，該電子元件20具有相對之作用面20a與非作用面20b，且該作用面20a具有複數電極墊200，令該電子元件20之作用面20a與該封裝層23之第一表面23a同側。
又，該電子元件20係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
另外，於另一實施例中，可藉由薄化該封裝層之製程，使該電子元件20之非作用面20b齊平該封裝層23之第二表面23b。
如第2B圖所示，將一具有一導電層220之第二承載件22設於該封裝層23之第二表面23b上，再移除該第一承載件21及其離形層210，以露出該電子元件20之作用 面20a與該封裝層23之第一表面23a。
如第2C圖所示，形成一定型層29於該電子元件20之作用面20a與該封裝層23之第一表面23a上，且該定型層29具有複數開口290，以令該封裝層23之部分第一表面23a外露於該開口290。
於本實施例中，該定型層29係為金屬層(如銅層)，且該些開口290係位於該半導體元件20周邊區域。
如第2D及2D’圖所示，形成複數通孔230於該些開口290中之該封裝層23之第二表面23b上，且該些通孔230係位於該半導體元件20周邊區域並連通該封裝層23之第一及第二表面23a,23b。
於本實施例中，以雷射方式燒灼該封裝層23以形成該通孔230；於其它實施例中，亦可以機械鑽孔、蝕刻或其它方式形成該通孔230，且可依需求改良該定型層29之材質。
如第2E圖所示，形成如含銅、鋁、鈦或其至少二者之組合之導電材於該通孔230中，以形成複數如柱狀之導電體24。
如第2F圖所示，移除該定型層29，再形成一線路構造25於該封裝層23之第一表面23a上，使該線路構造25電性連接該導電體24與該電子元件20。
於本實施例中，該線路構造25係包含至少一線路重佈層(redistribution layer,RDL)250與設於最外層線路重佈層250上之複數導電元件251，且該導電元件251係包含 銲錫材料。
於另一實施例中，亦可直接利用該定型層29進行RDL製程以製作線路構造25。具體地，蝕刻該定型層29以成為線路；或者，該定型層29作為晶種層以於其上電鍍線路層。
如第2G圖所示，移除該第二承載件22，且保留該導電層220。
如第2H圖所示，利用該導電層220進行RDL製程，以形成另一線路構造26，之後再進行切單製程。
於後續製程中，該封裝結構2可藉由該些導電元件251接置另一半導體封裝件(圖略)，以形成封裝堆疊裝置。
因此，本發明之封裝結構2之製法中，藉由該定型層29之設計，以吸收雷射之熱效應，故在清理該通孔230時其壁面不會崩塌，因而可保持該通孔230之孔形完整，如第2D’圖所示，以當電鍍製作該導電體24時，能提升電鍍品質，以避免良率過低及產品可靠度不佳等問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20‧‧‧電子元件
22‧‧‧第二承載件
220‧‧‧導電層
23‧‧‧封裝層
23a‧‧‧第一表面
23b‧‧‧第二表面
230‧‧‧通孔
29‧‧‧定型層
290‧‧‧開口

Claims (12)

  1. 一種封裝結構之製法，係包括：提供一包覆至少一電子元件之封裝層，其中，該封裝層具有相對之第一表面及第二表面，該電子元件具有相對之作用面與非作用面，且該電子元件係嵌埋於該封裝層中；形成一定型層於該封裝層之第一表面上，且該定型層具有至少一開口，以令該封裝層之部分第一表面外露於該開口；形成連通該封裝層之第一及第二表面的至少一通孔，其中，該通孔係形成於對應該開口處；以及形成導電體於該通孔中。
  2. 如申請專利範圍第1項所述之封裝結構之製法，其中，該封裝層係以模封製程或壓合製程形成者。
  3. 如申請專利範圍第1項所述之封裝結構之製法，其中，該電子元件之作用面係齊平該封裝層之第一表面。
  4. 如申請專利範圍第1項所述之封裝結構之製法，其中，於形成該定型層之前，形成導電層於該封裝層之第二表面上。
  5. 如申請專利範圍第4項所述之封裝結構之製法，其中，於形成該導電體之後，於該導電層上製作線路構造，以令該線路構造電性連接該導電體。
  6. 如申請專利範圍第4項所述之封裝結構之製法，其中，該導電層係為金屬層。
  7. 如申請專利範圍第1項所述之封裝結構之製法，其中，該定型層係為金屬層。
  8. 如申請專利範圍第1項所述之封裝結構之製法，其中，形成該通孔之方式係為雷射、機械鑽孔或蝕刻方式。
  9. 如申請專利範圍第1項所述之封裝結構之製法，復包括移除該定型層，以製作線路構造於該封裝層之第一表面上，俾令該線路構造電性連接該導電體及/或該電子元件之作用面。
  10. 如申請專利範圍第9項所述之封裝結構之製法，其中，該線路構造係包含至少一線路重佈層。
  11. 如申請專利範圍第1項所述之封裝結構之製法，於形成該導電體之後，復包括利用該定型層製作線路構造。
  12. 如申請專利範圍第11項所述之封裝結構之製法，其中，該線路構造係包含至少一線路重佈層。
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