[go: up one dir, main page]

TW201604684A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201604684A
TW201604684A TW104119429A TW104119429A TW201604684A TW 201604684 A TW201604684 A TW 201604684A TW 104119429 A TW104119429 A TW 104119429A TW 104119429 A TW104119429 A TW 104119429A TW 201604684 A TW201604684 A TW 201604684A
Authority
TW
Taiwan
Prior art keywords
circuit
transistor
power supply
power
layer
Prior art date
Application number
TW104119429A
Other languages
English (en)
Inventor
田村輝
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201604684A publication Critical patent/TW201604684A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G06F11/1456—Hardware arrangements for backup
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Computing Systems (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Power Sources (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明的一個實施方式的目的之一是降低功耗。一種半導體裝置，該半導體裝置包括運算處理電路、電源供應電路、電源管理單元(PMU)及電源開關。運算處理電路包括保持所生成的資料的儲存電路。儲存電路包括包含電晶體及電容元件的備份電路。PMU在轉移到休眠狀態的控制信號從運算處理電路輸入到PMU時，進行降低運算處理電路的電源供應電位的電壓調節工作。當電壓調節工作的時間超過休眠時間時，PMU進行停止向運算處理電路供應電源的電源閘控工作。在PMU進行電壓調節工作之前，進行儲存電路的資料的備份工作。

Description

半導體裝置
本發明的一個實施方式係關於一種如包含半導體的電路、處理電路、儲存電路等的半導體裝置、其驅動方法以及其製造方法等。
本發明一個實施方式不侷限於上述技術領域。本說明書、圖式、以及申請專利範圍(以下稱為本說明書等)所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。由此，作為本說明書等所公開的本發明的一個實施方式的更具體的技術領域的例子包含半導體裝置、處理單元、儲存裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、輸入裝置、攝像裝置、這些裝置的驅動方法或者這些裝置的製造方法。
已知其通道由In-Ga-Zn氧化物(In-Ga-Zn-O) 等氧化物半導體形成的電晶體(以下，有時稱為“OS電晶體”)。此外，已知氧化物半導體的能帶間隙比矽大，因此OS電晶體的關態電流(off-state current)極小。己提出了利用OS電晶體的關態電流特性的各種半導體裝置。例如，專利文獻1及2揭示儲存電路。
作為降低半導體裝置的功耗的技術，例如已知電源閘控、時脈閘控、電壓調節(voltage scaling)等。例如，專利文獻3揭示執行DVFS(Dynamic Voltage and Frequency Scaling：動態電壓頻率調整)和PG(Power Gating：電源閘控)中的有利於降低功率的方法。
[專利文獻1]日本專利申請公開第2013-008437號公報
[專利文獻2]日本專利申請公開第2013-009297號公報
[專利文獻3]PCT國際公開第2009/078081號
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置或者新穎的半導體裝置的工作方法。本發明的一個實施方式的目的之一是降低功耗，例如降低休眠狀態下的功率。本發明的一個實施方式的目的之一是縮短從休眠狀態回復到常規狀態轉換的處理所需要的時間 或者降低該處理所需要的能量。
注意，多個目的的記載不妨礙彼此的目的的存在。此外，本發明的一個實施方式並不一定必須實現所有上述目的。從說明書、圖式、申請專利範圍等的記載看來上述以外的目的是顯然的，且這些目的也會成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括：電源供應電路；電源管理單元；運算處理電路；以及電源開關，其中，電源供應電路具有生成電源供應電位的功能，電源開關具有控制向運算處理電路的電源供應電位的供應的功能。運算處理電路包括第一電路及第二電路，第一電路具有保持在運算處理電路中生成的資料的功能。第二電路具有備份並保持在第一電路中保持的資料的功能及將被備份的資料回復到第一電路的功能。電源管理單元具有控制從第一電路到第二電路的資料備份工作的功能、控制從第二電路到第一電路的資料回復工作的功能、控制電源開關的工作的功能以及控制在電源供應電路中生成的電源供應電位的值的改變的功能。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括：電源供應電路；電源管理單元；運算處理電路；以及電源開關。運算處理電路包括第一電路及第二電路。第一電路具有保持在運算處理電路中生成的資料的功能。第二電路具有備份並保持在第一電路中保持的資料的功能及將被備份的資料回復到第一電路的功能。電 源開關具有控制將由電源供應電路生成的電源供應電位供應至運算處理電路的功能。電源供應電路具有生成第一電源供應電位及第二電源供應電位的功能。電源管理單元具有藉由控制電源供應電路及電源開關的工作，來控制將電源供應電位供應至運算處理電路的功能。電源管理單元具有第一至第三模式的至少三種電源管理模式。第一模式為供應第一電源供應電位的模式。第二模式為供應第二電源供應電位的模式。第三模式為停止第一電源供應電位及第二電源供應電位的供應的模式。第二電源供應電位比第一電源供應電位低，且為能夠抹除在第一電路中保持的資料的電位，電源管理單元包括具有測量時間的功能的第三電路。電源管理單元具有回應在運算處理電路中生成的第一信號而從第一模式轉移到第二模式的功能、回應第一信號而控制從第一電路到第二電路的資料備份工作的功能、回應在第三電路中生成的第二信號而從第二模式轉移到第三模式的功能、回應第三信號而從第三模式轉移到第一模式的功能以及回應第三信號而控制從第二電路到第一電路的資料回復工作的功能。
在上述方式中，第一電路可以為正反器電路。或是，在上述方式中，第二電路也可以包括第一電晶體及電容元件。電容元件可以與第一電晶體的源極或者汲極電連接。第一電晶體的導電狀態可以被電源管理單元控制。第一電晶體的通道也可以包含氧化物半導體。
在本說明書等中，有時為了避免組件的混淆 而附上“第一”、“第二”、“第三”等序數詞，在此情況下，該序數詞不是為了在數目方面上或者在順序方面上進行限定而附上的。
在本說明書等中，半導體裝置是指利用半導體特性的裝置並是指包括半導體元件(電晶體、二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，積體電路、包含積體電路的晶片皆是半導體裝置。另外，儲存裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
注意，電晶體具有閘極、源極以及汲極這三個端子(節點)。閘極是用作控制電晶體的導電狀態的控制端子的端子。在用作源極或汲極的一對輸入輸出端子(節點)中，根據電晶體的類型或者供應到各端子(節點)的電位位準將一個端子(節點)用作源極而將另一個端子(節點)用作汲極。一般而言，在n通道電晶體中，將被施加低電位的節點稱為源極，而將被施加高電位的節點稱為汲極。另一方面，在p通道電晶體中，將被施加低電位的節點稱為汲極，而將被施加高電位的節點稱為源極。在本說明書中，有時將閘極以外的兩個端子(節點)稱為第一端子(節點)和第二端子(節點)。
在本說明書中，為了容易理解電路結構或其工作，有時將電晶體的兩個輸入輸出端子(節點)的一個限定為源極並將另一個限定為汲極而進行說明。當然，有 時根據驅動方法而會使施加到電晶體的三個端子的電位的大小關係發生變化，由此源極和汲極可調換。因此，在本發明的一個實施方式中，電晶體的源極和汲極的區別不侷限於本說明書和圖式中的記載。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，如下情況也包括在本說明書等的揭示範圍內：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。
這裡，X和Y為物件(例如，裝置、電路、元件、佈線、電極、端子、節點、膜、層、區域等)。
作為X與Y直接連接的情況的一個例子，包含在X與Y之間沒有連接有能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)的情況；以及X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)而連接的情況。
作為X與Y電連接的情況的一個例子，包含例如可以在X與Y之間連接有一個或更多的能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)。注意，開關具有控制開啟和關閉的功能。換言之，藉由使開 關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來決定是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。注意，X與Y電連接的情況包括X與Y直接連接的情況。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接有一個或更多的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器(NOT)電路、NAND電路、NOR電路等)、信號轉換電路(數位類比轉換電路、類比數位轉換電路、伽瑪校正電路等)、電位位準轉換電路(例如，電源供應電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、儲存電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
注意，當明確地記載為“X與Y電連接”時，如下情況也包括在本說明書等中的揭示範圍內：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與 Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，在本說明書中，明確記載為“電連接”與只簡單地記載為“連接”相同。
例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以或在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表示為如下。
例如，可以表示為“X、Y、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y彼此依次電連接”。例如，可以表示為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y彼此依次電連接”。例如，可以表示為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為彼此依次連接”。藉由使用與這些例子相似的表示方法定義電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或 第二端子等)的彼此而決定技術範圍。
另外，作為其他表示方法，包含可以表示為“電晶體的源極(或第一端子等)至少藉由第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，所述第一連接路徑是藉由Z1的路徑，電晶體的汲極(或第二端子等)至少藉由第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是藉由Z2的路徑”。也可以表示為“電晶體的源極(或第一端子等)在第一連接路徑上至少藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極(或第二端子等)在第三連接路徑上至少藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。也可以表示為“電晶體的源極(或第一端子等)在第一電路徑上至少藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電路徑，電晶體的汲極(或第二端子等)在第三電路徑上至少藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電路徑”。當使用與這些例子相似的表示方法定義電路結構中的連接路徑，可以彼此區別電晶體的源極(或第一端子 等)和汲極(或第二端子等)而確定技術範圍。
注意，這種表示方法只是一個例子而已，不侷限於上述表示方法。在此，X、Y、Z1及Z2各為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分還被用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
在本說明書等中，即使未指定主動元件(例如，電晶體、二極體等)、被動元件(例如，電容元件、電阻元件等)等所具有的所有端子的連接目標，所屬技術領域的具有通常知識者也能夠構成發明的一個實施方式。即，可以說，即使未指定連接部分，發明的一個實施方式也是明確的。而且，當指定了連接部分的方式記載於本說明書等中時，有時可以判斷未指定連接部分的發明的一個實施方式記載於本說明書等中。尤其是在端子的連接部分有可能是多個的情況下，該端子的連接部分不必限制在指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的一部分的端子的連接部分，能夠構成發明的一個實施方式。
在本說明書等中，當至少指定某一個電路的 連接部分，所屬技術領域的具有通常知識者可以構成發明。或者，當至少指定某一個電路的功能，所屬技術領域的具有通常知識者可以構成發明。即，當指定功能，發明的一個實施方式就是明確的。另外，有時可以判斷指定了功能的發明的一個實施方式是記載於本說明書等中的。因此，即使未指定某一個電路的功能，當指定電路的連接部分，就算是所揭示的發明的一個實施方式，而可以構成發明的一個實施方式。另外，即使未指定某一個電路的連接部分，當指定其功能，即為所揭示的發明的一個實施方式，而可以構成發明的一個實施方式。
本發明的一個實施方式能夠提供一種新穎的半導體裝置或者新穎的半導體裝置的工作方法。本發明的一個實施方式能夠降低功耗，例如能夠降低休眠狀態下的功率。本發明的一個實施方式能夠縮短從休眠狀態回復到常規狀態的轉換處理所需要的時間或者降低該處理所需要的能量。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵從本說明書中的描述及圖式看來顯而易見。
BKC1、BKC2、BKC10、BKC20‧‧‧電路
CB1、CB2、CB11、CB12‧‧‧電容元件
FN1、FN2‧‧‧節點
INV21、INV22‧‧‧反相器電路
M21、M22、MA1、MA2、MC1、MC2、MR1、MW1、MW2、MW11、MW12‧‧‧電晶體
MemC1、MemC2、MemC20‧‧‧電路
NB1、NET1、NET2、NK1、NR1‧‧‧節點
PCC10、RTC10、SMC20‧‧‧電路
SN1、SN2‧‧‧節點
10‧‧‧電源供應電路
20、21‧‧‧處理單元(PU)
30‧‧‧處理器核心
31‧‧‧儲存電路
32‧‧‧組合電路
35‧‧‧電源供應線
40‧‧‧快取記憶體
41‧‧‧記憶體陣列
42‧‧‧週邊電路
43‧‧‧控制電路
45‧‧‧記憶單元
60‧‧‧電源管理單元(PMU)
61‧‧‧計時器電路
65‧‧‧時脈控制電路
70、71‧‧‧電源開關(PSW)
80、81、82、83‧‧‧端子
100‧‧‧儲存電路
110‧‧‧正反器電路(FF)
120‧‧‧記憶單元
130‧‧‧處理器核心
131‧‧‧控制單元
132‧‧‧程式計數器
133‧‧‧管線暫存器
134‧‧‧管線暫存器
135‧‧‧暫存器檔案
136‧‧‧算術邏輯單元(ALU)
137‧‧‧資料匯流排
400‧‧‧基板
401、402、403、404、405‧‧‧絕緣層
410‧‧‧Si層
420、421‧‧‧導電體
422‧‧‧絕緣層
423‧‧‧絕緣層
430、431、432、433‧‧‧氧化物半導體(OS)層
435、436、437、438‧‧‧導電體
439‧‧‧閘極絕緣層
451、452‧‧‧層
461、462‧‧‧導電體
501、502、503、504、505、506‧‧‧OS電晶體
510‧‧‧基板
511、512、513、514、515‧‧‧絕緣層
520、521、522、523‧‧‧OS層
530、531、541、542‧‧‧導電層
551、552‧‧‧層
700‧‧‧電子構件
701‧‧‧引線
702‧‧‧印刷電路板
703‧‧‧電路部
704‧‧‧電路基板
900‧‧‧可攜式遊戲機
901、902‧‧‧外殼
903、904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
910‧‧‧資訊終端
911‧‧‧外殼
912‧‧‧顯示部
913‧‧‧照相機
914‧‧‧揚聲器部
915‧‧‧按鈕
916‧‧‧外部連接部
917‧‧‧麥克風
920‧‧‧膝上型個人電腦
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
940‧‧‧視頻攝影機
941、942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
950‧‧‧資訊終端
951‧‧‧外殼
952‧‧‧顯示部
960‧‧‧資訊終端
961‧‧‧外殼
962‧‧‧顯示部
963‧‧‧腕帶
964‧‧‧錶扣
965‧‧‧操作按鈕
966‧‧‧輸入輸出端子
967‧‧‧圖示
970‧‧‧電冷藏冷凍箱
971‧‧‧外殼
972‧‧‧冷藏室門
973‧‧‧冷凍室門
980‧‧‧汽車
981‧‧‧車體
982‧‧‧車輪
983‧‧‧儀表板
984‧‧‧燈
在圖式中：圖1A和圖1B為示出半導體裝置的結構的一個例子的方塊圖；圖2A至圖2D示出半導體裝置的電源管理工作的一個例子；圖3為示出半導體裝置的電源管理工作的一個例子的流程圖；圖4A和圖4B為示出半導體裝置的結構的一個例子的方塊圖；圖5為示出處理器核心的結構的一個例子的方塊圖；圖6為示出儲存電路的結構的一個例子的電路圖；圖7為示出圖5的儲存電路的工作的一個例子的時序圖；圖8為示出快取記憶體的記憶單元的結構的一個例子的電路圖；圖9為示出圖8的記憶單元的工作的一個例子的時序圖；圖10A為示出OS電晶體的結構的一個例子的俯視圖，圖10B為沿圖10A中的線y1-y2的剖面圖，圖10C為沿圖10A中的線x1-x2的剖面圖，圖10D為沿圖10A中的線x3-x4的剖面圖；圖11A為示出OS電晶體的結構的一個例子的俯視圖，圖11B為沿圖11A中的線y1-y2的剖面圖，圖11C為沿圖11A中的線x1-x2的剖面圖，圖11D為沿圖11A 中的線x3-x4的剖面圖；圖12A為示出OS電晶體的結構的一個例子的俯視圖，圖12B為沿圖12A中的線y1-y2的剖面圖，圖12C為沿圖12A中的線x1-x2的剖面圖，圖12D為沿圖12A中的線x3-x4的剖面圖；圖13A為示出OS電晶體的結構的一個例子的俯視圖，圖13B為沿圖13A中的線y1-y2的剖面圖，圖13C為沿圖13A中的線x1-x2之間的圖，圖13D為沿圖13A中的線x3-x4的剖面圖；圖14A為示出OS電晶體的結構的一個例子的俯視圖，圖14B為沿圖14A中的線y1-y2的剖面圖，圖14C為沿圖14A中的線x1-x2的剖面圖，圖14D為沿圖14A中的線x3-x4的剖面圖；圖15A為示出OS電晶體的結構的一個例子的俯視圖，圖15B為沿圖15A中的線y1-y2的剖面圖，圖15C為沿圖15A中的線x1-x2的剖面圖，圖15D為沿圖15A中的線x3-x4的剖面圖；圖16A為圖11B的部分放大圖，圖16B為OS電晶體的能帶圖；圖17為示出儲存裝置的結構的一個例子的剖面圖；圖18A為示出電子構件的製造方法的一個例子的流程圖，圖18B為示出電子構件的結構的一個例子的透視示意圖；圖19A至圖19H示出電子裝置的一個例子； 圖20為製作的處理單元(晶片)的顯微鏡照片；圖21A至圖21C為處理單元(製作的晶片)的方塊圖；圖22A至圖22C示出SRAM記憶單元的結構；圖23為SRAM模組的方塊圖；圖24為SRAM模組的時序圖；圖25為SRAM模組的時序圖；圖26示出SRAM的備份及回復的最短時間的評價結果；圖27示出正反器電路的備份及回復時間的評價結果；圖28示出正反器電路的備份及回復時間的評價結果；圖29示出正反器電路的電源供應電位與洩漏電流的關係；圖30示出利用評價程式的處理單元的工作；圖31A、圖31B和圖31D示出處理單元的功耗的評價結果，圖31C示出評價條件。
以下說明本發明的實施方式及實施例。注意，本發明的一個實施方式不侷限於以下說明，所屬技術領域的具有通常知識者可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細 內容可以被變換為各種各樣的形式。本發明的一個實施方式不應該被解釋為僅侷限在以下所示的實施方式及實施例所記載的內容中。
在圖式中，有時使用同一元件符號表示同一組件、具有相似功能的組件、由同一材料構成的組件或者同時形成的組件等，並且有時省略重複說明。
在本說明書中，例如，有時將時脈信號CLK簡稱為信號CLK或CLK等。其它組件(例如，信號、電壓、電位、電路、元件、電極及佈線等)也是同樣的。
以下示出本發明的實施方式及實施例，可以適當地組合實施方式及實施例。另外，當在一個實施方式或實施例中示出多個結構實例時，可以適當地組合結構實例。
實施方式1
對能夠進行電源閘控的半導體裝置及電源管理單元等進行說明。
<半導體裝置的結構實例1>
參照圖1A和圖1B對半導體裝置及其電源管理進行說明。圖1A所示的半導體裝置包括電源供應電路10及處理單元(PU)20。PU20具有執行指令的功能。PU20包括集成在一個晶片上的多個功能電路。PU20更包括處理器核心30、電源管理單元(PMU)60、時脈控制電路65、 電源開關(PSW)70以及端子80至83。圖1A示出電源供應電路10與PU20設置在不同晶片上的例子。電源供應電位VDD從電源供應電路10被輸入到端子80。參考時脈信號CLKM從外部被輸入到端子81。信號INT從外部被輸入到端子82。信號INT為要求中斷處理的中斷信號。信號INT被輸入到PU20及PMU60。由PMU60生成的控制信號被輸出到端子83，端子83電連接到電源供應電路10。
<處理器核心30、儲存電路31>
處理器核心30為具有處理指令的功能的電路，可以被稱為運算處理電路。處理器核心30包括儲存電路31及組合電路32等，它們構成各種功能電路。例如，儲存電路31包括在暫存器中。
如圖1B所示，儲存電路31包括電路MemC1及電路BKC1。電路MemC1具有保持由處理器核心30生成的資料的功能，例如，可以由正反器電路(FF)、鎖存電路等構成。電路BKC1具有作為電路MemC1的備份電路的功能，即使停止供應電源或者停止時脈信號的供應，也可以長期間地保持資料。藉由設置這種儲存電路31，能夠進行處理器核心30的電源閘控。這是因為如下緣故：藉由在停止供應電源之前，在儲存電路31中，將電路MemC1的資料備份在電路BKC1中，來保持停止供應電源時的處理器核心30的狀態。當再次開始供應電源 時，由電路BKC1保持的資料被寫入電路MemC1，因此可以將處理器核心30回復到停止供應電源時的狀態。由此，在再次開始供應電源之後，PU20能夠立即進行常規處理工作。
電路BKC1至少包括具有一個電晶體(MW1)及一個電容元件(CB1)的保持電路。圖1B所示的保持電路具有與標準的DRAM(動態隨機存取記憶體)的1T1C(1電晶體1電容元件)型記憶單元相似的電路結構，能夠如同DRAM同樣地進行寫入、讀出工作。藉由控制電晶體MW1的導電狀態，可以控制電容元件CB1的充電和放電。當使電晶體MW1處於關閉狀態時，節點FN1成為電浮動狀態。藉由使電晶體MW1在關閉狀態下的汲極電流(關態電流)極小，可以抑制節點FN1的電位變動，因此可以延長電路BKC1的資料保持時間。電路BKC1的資料保持時間取決於電晶體MW1的洩漏電流或電容元件CB1的電容等。當電晶體MW1具有極低的關態電流，不需要在PU21工作的期間對電路BKC1進行更新。由此，可以將電路BKC1用作非揮發性儲存電路。
為了使電晶體的關態電流極小，可使用能帶間隙為2.5eV或更大且載子濃度為1×1014cm-3或更小的半導體形成通道。作為具有這種特性的半導體，例如氧化物半導體。在OS電晶體中，源極-汲極間電壓為10V的狀態下的每通道寬度1μm的正規化的關態電流可以為10×10-21A(10zA)或更小。當電晶體MW1為OS電晶 體，可以在PU20工作的期間將電路BKC1在實質上用作非揮發性儲存電路。將在實施方式2中對OS電晶體進行說明。
在電晶體MW1中，包含通道的氧化物半導體(OS)層可由單一的氧化物半導體膜形成，或由二或更多的氧化物半導體膜形成。包含於OS層的氧化物半導體較佳為至少含有選自In、Ga、Sn及Zn中的一種或更多的元素的氧化物。作為該氧化物，可以使用In-Sn-Ga-Zn氧化物、In-Ga-Zn氧化物、In-Sn-Zn氧化物、In-Al-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In氧化物、Sn氧化物、Zn氧化物等。另外，氧化物可含有In、Ga、Sn、Zn以外的元素，例如氧化物半導體含有SiO2。
電路BKC1利用電壓進行資料寫入，因此電路BKC1與利用電流進行寫入的MRAM(磁阻隨機存取記憶體)相比可以降低寫入功率。另外，由於利用節點FN1的負載電容保持資料，因此與快閃記憶體不同，對資料改寫次數沒有限制。
在電路BKC1中，資料寫入所需要的能量相當於電容元件CB1中的電荷的充放電所需要的能量。另一方面，在使用MRAM等2端子記憶元件的儲存電路中，資料寫入所需要的能量相當於電流流過該記憶元件時 消耗的能量。在MRAM中，在資料寫入期間中電流持續流動，因此資料寫入所需要的能量很大。與MRAM相比，電路BKC1可以抑制資料寫入所消耗的能量。因此，與由MRAM構成備份電路的儲存電路相比，在儲存電路31中，可以頻繁地進行用來降低能量消耗的電壓調節及電源閘控，因此可以降低PU20的功耗。
<電源管理>
PMU60具有控制電源閘控工作、時脈閘控工作及電壓調節工作等的功能。更明確而言，PMU60可控制電源供應電路10、可控制儲存電路31、可控制時脈控制電路65以及可控制PSW70。因此，PMU60具有生成控制這些電路(電源供應電路10、儲存電路31、時脈控制電路65、PSW70)的控制信號的功能。PMU60包括電路61。電路61可測量時間。PMU60可根據由電路61得到的時間的資料進行電源管理。
PSW70可回應PMU60的控制信號而控制向PU20的電源供應電位MVDD的供應。在此，將經由PSW70供應到PU20的電源供應電位稱為電源供應電位VDD。處理器核心30也可以包含多個電源域(power domain)。此時，可由PSW70獨立地控制向多個電源域供應電源。處理器核心30還可以包含不需要進行電源閘控的電源域。此時，也可以向該電源域不經由PSW70供應電源供應電位。
時脈控制電路65具有接收參考時脈信號CLKM而生成閘控時脈信號並將其輸出的功能。時脈控制電路65可回應PMU60的控制信號而停止向處理器核心30供應時脈信號的。電源供應電路10可回應PMU60的控制信號而改變VDD的電位位準。
從處理器核心30輸出到PMU60的信號SLP為用來將處理器核心30轉移到休眠狀態的觸發信號。當信號SLP被輸入至PMU60時，PMU60生成用來將處理器核心30轉移到休眠狀態的控制信號，將其輸出到控制目標的功能電路。電源供應電路10回應PMU60的控制信號而將MVDD設定為比常規工作低的電位。在休眠狀態下經過一定時間後，PMU60控制PSW70以停止向處理器核心30供應電源。當處理器核心30從常規狀態轉移到休眠狀態時，PMU60進行降低處理器核心30的電源供應電位VDD的電壓調節工作。如果休眠狀態期間超過指定時間，為了進一步降低處理器核心30的功耗，則進行停止向處理器核心30供應VDD的電源閘控工作。下面，參照圖2A至圖2D以及圖3對圖1A和圖1B所示的半導體裝置的電源管理進行說明。
圖2A至圖2D示意性地示出電源供應線的電位變化。電源供應電位VDD經由PSW70被供應到該電源供應線。圖式中的橫軸表示從常規狀態轉移休眠狀態時經過的時間，t0、t1等各表示時刻。圖2A示出在休眠狀態下只進行電源閘控的例子。圖2B示出在休眠狀態下只進 行電壓調節的例子。圖2C及圖2D各示出進行電壓調節及電源閘控的例子。在常規狀態下，從電源供應電路10供應的電源供應電位MVDD的電位為VH1。
下面，將PU20的電源模式分類成三個模式：電源開啟模式、電源關閉模式以及低電源模式。電源開啟模式是將能夠進行常規處理的電源供應電位VDD供應到PU20的模式。電源關閉模式是利用PSW70停止VDD的供應的模式。低電源模式是供應比電源開啟模式低的電源供應電位VDD的模式。
對圖2A的例子進行說明。在時刻t0開始將處理器核心30轉移到休眠狀態的處理。例如，在儲存電路31中進行備份。PMU60控制PSW70以在時刻t1停止向處理器核心30供應電源。電源供應線35自放電，其電位降低至0V。由此，可以大幅度降低休眠狀態下的處理器核心30的洩漏電流，而可以降低休眠狀態下的功耗(以下，有時稱為待機功率)。在回應來自外部的中斷要求等而將處理器核心30回復到常規狀態的情況下，PMU60控制PSW70以再次開始VDD的供應。在此，在時刻t4再次開始VDD的供應。電源供應線35的電位上升，在時刻t6達到VH1。
在圖2B的例子中，因為進行電壓調節，所以在時刻t1 PMU60控制電源供應電路10以將MVDD的電位降低至VH2。電源供應線35的電位最終達到VH2。在時刻t4，電源供應電位MVDD從VH2回升至VH1，電源 供應線35的電位相應地上升，在時刻t5達到VH1。
在圖2A的例子中，從休眠狀態回復到常規狀態時所需要的時間(附加時間)為電源供應線35的電位從0V上升至VH1所需要的時間，另外，回復所需要的附加能量為電源供應線35的負載電容從0V充電至VH1所需要的能量。如果電源關閉模式期間(t1-t4)足夠長，則可以藉由電源閘控有效地降低PU20的待機功率。另一方面，如果期間(t1-t4)短，回復到常規狀態所需要的功率則比藉由停止供應電源來減少的功率大，因此不能獲得電源閘控的效果。
在圖2B所示的電壓調節的例子中，休眠狀態下的電源供應線35的電位為VH2，因此待機功率的減少量比圖2A的電源閘控的例子少。在圖2B的例子中，由於電源供應線35的電位變動量小，因此將處理器核心30回復到常規狀態所需要的時間比圖2A的例子短，並且將處理器核心30回復至常規狀態所需要的能量比圖2A的例子更少。因此，在圖1A和圖1B所示的半導體裝置中，為了更高效地降低PU20的待機功率，進行組合電源閘控及電壓調節的電源管理。圖2C及圖2D各示出電源管理的例子。
如圖2C所示，首先，在休眠狀態下進行電壓調節工作，PU20從電源開啟模式轉移到低電源模式。與圖2B同樣，在時刻t1 PMU60控制電源供應電路10以將MVDD的電位降低至VH2，因此電源供應線35的電位最 終到達VH2。在從PU20轉移到低電源模式經過特定期間(t1-t3)之後，PMU60控制PSW70以將設定處理器核心30於電源關閉模式中。在期間(t3-t4)，雖然藉由電源閘控減少向PU20供應電源的功率包括將處理器30回復到常規狀態所消耗的功率，但藉由電源閘控減少向PU20供應電源時的功率比藉由將VH2供應至PU20所減少的功率更高。
例如，電位VH2為足以在儲存電路31的電路MemC1中保持資料的電源供應電位，電位VH3為電路MemC1的資料會消失的電位。在圖1A的PU20中，電路BKC1在停止供應電源的期間也能夠保持資料。在期間(t0-t1)，藉由將儲存電路31的資料備份在電路BKC1中，可以在低電源模式中將VDD降低至電路MemC1的資料會消失的電位VH3。由此，可以進一步降低PU20的待機功率。
PMU60具有回應中斷要求等而將PU20回復到常規狀態的功能。PMU60控制電源供應電路10以將MVDD的電位上升至VH1，且控制PSW70以再次開始對PU20供應VDD。時刻t4之後為電源開啟模式。若在時刻t6電源供應線35的電位穩定，則時刻t6之後，PU20能夠進行常規工作。
圖2D示出時刻t3之前輸入回復到常規工作的中斷要求的例子。時刻t2之後處理器核心30為電源開啟模式。在時刻t2，PMU60控制電源供應電路10以將 MVDD的電位改變為電源開啟模式的電位VH1。在時刻t3，電源供應線35的電位上升至VH1。
如圖2C及圖2D所示，在休眠狀態下，在處理器核心30從電源關閉模式回復到電源開啟模式時回復電源供應線35的電位達到VH1所需要的時間比從處理器核心30低電源模式回復到電源開啟模式時回復電源供應線35的電位達到VH1所需要的時間長。因此，PMU60根據電源模式可調節將處理器核心30從休眠狀態回復到常規狀態的工作的時機。由此，可以以最短時間將處理器核心30從休眠狀態回復到常規狀態。
在休眠狀態下，從低電源模式到電源關閉模式的轉移可以藉由利用設置在PMU60中的電路61測量。PMU60在從PU20接收信號SLP時，使用電路61開始測量時間。轉移到低電源模式經過特定時間之後，PMU60將PU20轉移到電源關閉模式。根據PMU60的控制信號，PSW70處於關閉狀態，停止供應VDD。如此，回應基於電路61的測量資料的中斷要求，而可以將PU20從低電源模式轉移到電源關閉模式。下面，參照圖3對PMU60的電源管理工作的實例進行說明。
PU20進行常規工作。電源模式為電源開啟模式，PMU60處於閒置狀態(步驟S10)。PMU60直到接收信號SLP為止處於閒置狀態，以信號SLP的輸入為觸發條件執行備份序列(步驟S11)。在圖3的備份序列的例子中，首先，PMU60將控制信號輸出到時脈控制電路 65，停止時脈信號的輸出(步驟S12)。接著，將用來進行資料備份的控制信號輸出到儲存電路31(步驟S13)。在儲存電路31中，回應PMU60的控制信號而將由電路MemC1保持的資料備份在電路BKC1中。最後，PMU60控制電源供應電路10以降低MVDD。藉由上述工作，電源模式轉移到低電源模式。當接收信號SLP時，PMU60控制電路61，測量低電源模式的時間Ta。電路61進行工作的時機只要在執行備份序列的期間內就是任意的，例如，接收信號SLP時、向時脈控制電路65輸出控制信號時、開始資料備份時、結束資料備份時、向電源供應電路10輸出控制信號時等。
執行備份序列之後，PMU60成為閒置狀態，監視信號INT的輸入以及時脈控制電路65的測量時間Ta(步驟S16至步驟S18)。在接收信號INT時，轉移到回復序列(步驟S17)。判定時間Ta是否超過時間Tvs(步驟S18)。PMU60在時間Ta超過時間Tvs時將電源模式轉移到電源關閉模式(步驟S19)，而在時間Ta沒有超過時間tvs時維持閒置狀態(步驟S16)。時間Tvs可為電源關閉模式的處理器核心30的待機功率可比低電源模式的處理器核心30的待機功率低的時間。
在步驟S19，PMU60向PSW70輸出停止向處理器核心30供應電源的控制信號。在轉移到電源關閉模式之後，PMU60再次處於閒置狀態，監視信號INT的輸入(步驟S20、S21)。當信號INT被輸入，PMU60執行 回復序列。
在回復序列中，首先，PMU60將電源關閉模式轉移到電源開啟模式(步驟S22)。PMU60控制電源供應電路10以使其輸出常規工作的電源供應電位。並且，PMU60控制PSW70以再次開始向處理器核心30供應VDD。接著，向儲存電路31輸出控制信號，將儲存電路31的資料回復(步驟S23)。儲存電路31回應PMU60的控制信號而將保持在電路BKC1中的資料回復到電路MemC1。PMU60向時脈控制電路65輸出控制信號以使其輸出時脈信號(步驟S24)。時脈控制電路65回應PMU60的控制信號而再次開始輸出時脈信號。
在根據步驟S17的判定處理執行回復序列的情況下，將低電源模式回復到電源開啟模式，因此與根據步驟S21的判定處理執行回復序列的情況相比，能夠迅速使電源供應線35的電位穩定。因此，PMU60在步驟S17中轉移到回復序列時的執行步驟S23的時機比在步驟S21中轉移到回復序列時早。由此，可以縮短將處理器核心30從休眠狀態回復到常規狀態的時間。
如上所述，在圖1A和圖1B所示的半導體裝置的電源管理中，在PU20成為休眠狀態時，首先，進行電壓調節工作，降低供應到處理器核心30的電源供應電位以在降低洩漏電流的同時抑制從休眠狀態回復到常規狀態的處理的附加時間及附加能量。如果在休眠狀態下經過特定期間，則進行電源閘控工作，儘可能地抑制處理器核 心30的洩漏電流。由此，能夠降低PU20的休眠狀態下的功耗，而無需降低PU20的處理能力。
<<半導體裝置的結構實例2>>
圖4A示出圖1A的半導體裝置的變型例子。圖4A所示的處理單元(PU)21具有在PU20中追加快取記憶體40及電源開關(PSW)71的結構。快取記憶體40與PU20同樣地能夠進行電源閘控及電壓調節，快取記憶體40的電源模式與PU21的電源模式相應地變化。PSW71為控制向快取記憶體40供應電源供應電位MVDD的電路，被PMU60控制。在此，將經由PSW71被輸入到快取記憶體40的電源供應電位稱為VDD_MEM。與處理器核心30同樣，來自PMU60的控制信號及來自時脈控制電路65的閘控時脈信號被輸入到快取記憶體40。
<快取記憶體40>
快取記憶體40為具有暫時儲存使用頻率高的資料的功能的儲存裝置。快取記憶體40包括記憶體陣列41、週邊電路42及控制電路43。記憶體陣列41包括多個記憶單元45。控制電路43回應處理器核心30的要求，而控制快取記憶體40的工作。例如，控制電路43控制記憶體陣列41的寫入工作及讀出工作。週邊電路42具有回應來自控制電路43的控制信號而生成用來驅動記憶體陣列41的信號的功能。記憶體陣列41包括保持資料的記憶單元 45。
如圖4B所示，記憶單元45包括電路MemC2及電路BKC2。電路MemC2在常規工作中為存取目標的記憶單元。例如，可使用SRAM(靜態隨機存取記憶體)的記憶單元。電路BKC2可具有作為電路MemC2的備份電路的功能，即使停止供應電源或者停止時脈信號的供應，也可以長期間地保持資料。藉由設置這種記憶單元45，可以進行快取記憶體40的電源閘控。在停止供應電源之前，在記憶單元45中，將電路MemC2的資料備份在BKC2中。當再次開始供應電源之後，藉由將保持在電路BKC2中的資料回復到電路MemC2，能夠迅速使PU21回復到停止供應電源之前的狀態。
記憶單元45的電路BKC2也與圖1B的電路BKC1同樣地至少包括具有一個電晶體(MW2)及一個電容元件(CB2)的保持電路。換而言之，電路BKC2也包括具有與標準的DRAM的1T1C型記憶單元相似的結構的保持電路。電晶體MW2的關態電流極小。電晶體MW2可以與電晶體MW1相似地使用OS電晶體。藉由採用這種結構，在電路BKC2中，也可以抑制電浮動狀態下的節點FN2的電位變動，因此，電路BKC2能夠長期間保持資料。電路BKC2的資料保持時間取決於電晶體MW2的洩漏電流或電容元件CB2的電容等。藉由作為電晶體MW2使用關態電流極小的電晶體，可以將電路BKC2用作不需要更新工作的非揮發性儲存電路。
在圖4A所示的PU21中，PMU60與PU20同樣地進行電源管理(參照圖3)。在圖3所示的步驟S13，在儲存電路31及快取記憶體40中進行資料備份工作。在步驟S19，控制PSW70及PSW71以停止向處理器核心30及快取記憶體40供應電源。在步驟S22，控制PSW70及PSW71以再次開始向處理器核心30及快取記憶體40供應電源。在步驟S23，在儲存電路31及快取記憶體40中進行資料回復工作。
因此，圖4A和圖4B所示的半導體裝置也與圖1A和圖1B所示的半導體裝置同樣地進行組合電壓調節與電源閘控的電源管理，因此能夠降低PU21的休眠狀態下的功率，而無需降低PU21的處理能力。
<<處理器核心的結構實例>>
圖5示出處理器核心的結構實例。圖5所示的處理器核心130包括控制單元131、程式計數器132、管線暫存器133、管線暫存器134、暫存器檔案135、算術邏輯單元(ALU)136及資料匯流排137。處理器核心130與PMU或快取記憶體等週邊電路之間的資料傳輸經由資料匯流排137進行。
控制單元131藉由總括控制程式計數器132、管線暫存器133、管線暫存器134、暫存器檔案135、ALU136、資料匯流排137的工作，對包含在被輸入的應用軟體等程式中的指令進行解碼及執行。ALU136具有進 行四則運算和邏輯運算等各種運算處理的功能。程式計數器132具有儲存接下來要執行的指令的位址的功能的暫存器。
管線暫存器133是具有暫時儲存指令資料的功能的暫存器。暫存器檔案135具有包括通用暫存器的多個暫存器，可以儲存從主記憶體讀出的資料或者由ALU136的運算處理結果得出的資料等。管線暫存器134是具有暫時儲存用於ALU136的運算處理的資料或者由ALU136的運算處理得出的資料等的暫存器。
圖1B的儲存電路31被用於處理器核心130所包括的暫存器。
<儲存電路的結構實例>
對圖1B所示的儲存電路31的更具體的結構實例進行說明。圖6為示出儲存電路的結構的一個例子的電路圖。圖6所示的儲存電路100被用作正反器電路。
作為電路MemC1可以使用標準的正反器電路(FF)，例如，可以採用主從型FF。圖6示出此時的結構實例。FF110包括傳輸閘(TG1、TG2、TG3、TG4、TG5)、反相器電路(INV1、INV2)及NAND電路(NAND1、NAND2)。信號RESET及信號OSR為從PMU60輸出的控制信號。信號OSR及其反轉信號被輸入到TG5。時脈信號CLK及其反轉信號被輸入到TG1至TG4。也可以設置一個時脈反相器電路代替TG1及INV1。也可以設置一 個時脈NAND電路代替TG2及NAND2。也可以設置一個時脈反相器電路代替TG3及INV3。TG5被用作控制NAND1的輸出節點與節點NR1之間的導通的開關。節點NB1電連接到電路BKC10的輸入節點，節點NR1電連接到電路BKC10的輸出節點。
圖6所示的電路BKC10被用作FF110的備份電路。電路BKC10包括電路RTC10及電路PCC10。輸入到電路BKC10的信號(OSG、OSC、OSR)為從PMU60輸出的控制信號。電源供應電位VSS為低電源供應電位，例如可為接地電位(GND)或0V。FF110也與BKC1同樣地被輸入電源供應電位VSS、電源供應電位VDD。PMU60控制向儲存電路100的VDD的供應。
電路RTC10包括電晶體MW1、電晶體MA1、電晶體MR1、節點FN1及節點NK1。電路RTC10具有保持資料的功能，在此，由3T型增益單元結構的儲存電路構成。電晶體MW1為寫入電晶體，為OS電晶體。電晶體MR1為讀出電晶體，電晶體MA1為放大電晶體且是讀出電晶體。節點FN1保持資料。節點NK1為資料的輸入節點。節點NR1為電路RTC10的資料的輸出節點。
圖6示出電路BKC10在備份工作中讀出FF110的從側鎖存電路的資料而在回復工作中將所保持的資料回復到主側鎖存電路的結構實例。也可以將主側鎖存電路的資料備份。另外，也可以將資料回復到從側鎖存電 路。此時，可在從側鎖存電路設置TG5。
包含於電路RTC10的電晶體MR1及電晶體MA1可以為n型電晶體或p型電晶體，可根據電晶體MR1及電晶體MA1的導電型改變信號OSR的電位及供應到電晶體MA1的電源供應電位的位準。另外，可適當地設定FF110的邏輯電路。例如，在電晶體MR1及電晶體MA1為p型電晶體的情況下，可彼此調換主側鎖存電路中的NAND1和INV3並調換從側鎖存電路中的INV2和NAND2。另外，可將VDD輸入電晶體MA1，而不輸入VSS。
電路BKC10利用電壓進行資料寫入，因此與利用電流進行寫入的MRAM(磁阻隨機存取記憶體)相比可以降低寫入功率。另外，由於利用節點FN1的負載電容保持資料，因此與快閃記憶體不同，對資料改寫次數沒有限制。
在電路RTC10中，資料寫入所需要的能量相當於電容元件CB1中的電荷的充放電所需要的能量。另一方面，在包含MRAM等2端子記憶元件的儲存電路中，資料寫入所消耗的能量相當於電流流過該記憶元件時消耗的能量。因此，與使用資料寫入期間電流持續流動的MRAM等的情況相比，在電路BKC10中資料備份所消耗的能量更小。因此，藉由作為備份電路設置電路BKC10，與設置MRAM的情況相比，可以縮短BET(Break Even Time：損益平衡時間)。其結果，進行用來降低能量消耗 的電源閘控的機會增加，因此可以降低半導體裝置的功耗。
電路PCC10包括電晶體MC1及電晶體MC2。電路PCC10具有對節點FN1進行預充電的功能。也可以不設置電路PCC10。在下面所示那樣，藉由設置電路PCC10，可以縮短電路BKC10的資料備份時間。
<儲存電路的工作實例>
圖7示出儲存電路100的工作的一個例子的時序圖，其中示出控制信號(SLP、RESET、CLK、OSG、OSR)的波形以及電源供應電位VDD、節點FN1和節點NR1的電位變化。
[常規工作]
電源供應電位VDD及信號CLK被供應到儲存電路100。FF110被用作順序電路。信號RESET維持高位準，因此NAND1及NAND2被用作反相器電路。在電路BKC1中，電晶體MC1處於關閉狀態，電晶體MC2及電晶體MW1處於開啟狀態，因此節點FN1的電位被預充電至高位準。
[資料備份]
首先，停止時脈信號CLK。由此，停止節點NB1的資料的改寫。在圖7的例子中，節點NB1的電位位準在 節點NR1的電位為高位準(“1”)時為低位準(“0”)，而節點NB1的電位位準在節點NR1的電位為低位準(“0”)時為高位準(“1”)。在信號OSC為高位準的期間，將節點NB1的資料備份在節點FN1中。明確而言，由於電晶體MC1及電晶體MW1處於開啟狀態，因此節點FN1與節點NB1電連接。藉由將信號OSG設定為低位準，來使電晶體MW1處於關閉狀態，由此節點FN1成為電浮動狀態，而使電路BKC10處於資料保持狀態。節點FN1的電位在節點NR1的電位為低位準(“0”)時為高位準，而節點FN1的電位在節點NR1的電位為高位準(“1”)時為低位準。
當將信號OSG設定為低位準時資料備份結束，因此，將信號OSG設定為低位準之後，能夠立即進行PU20的電壓調節工作。另外，在常規工作中利用電晶體MC2將節點FN1的電位預充電至高位準，因此在使節點FN1的電位成為高位準的資料備份工作中，不需要傳輸節點FN1的電荷。因此，電路BKC10能夠在短時間內完成備份工作。
在資料備份工作中，信號CLK可處於不活動狀態，在圖7的例子中，信號CLK的電位為低位準，但是也可以為高位準。
[低電源模式中的電壓調節]
根據信號OSC的下降，PMU60進行電壓調節工作。 由此儲存電路100轉移到低電源模式。
[電源關閉模式中的電源閘控]
在儲存電路100轉移到低電源模式經過特定期間之後，PMU60進行電源閘控工作以使儲存電路100轉移到電源關閉模式。
[電源開啟模式]
PMU60回應中斷要求而將儲存電路100回復到電源開啟模式。在圖7的例子中，在供應VDD的電源供應線的電位穩定之後，信號CLK成為高位準。
[資料回復]
在信號OSR為高位準的期間進行資料回復工作。藉由將信號RESET設定為高位準，來將節點NR1的電位預充電至高位準(“1”)。藉由將信號OSR設定為高位準，TG5成為高阻抗態，且電晶體MR1成為開啟狀態。電晶體MA1的導電狀態由節點FN1的電位決定。在節點FN1為高位準的情況下，電晶體MA1處於開啟狀態，因此節點NR1的電位降低至低位準(“0”)。而在節點FN1為低位準的情況下，節點NR1的電位維持高位準。換而言之，FF110回復到轉移到休眠狀態之前的狀態。
如上所述，藉由利用信號RESET及信號OSR的上升，可以將高位準的資料回復到節點NR1。因此，儲 存電路100可以縮短回復工作期間。
圖7示出從電源關閉模式回復到電源開啟模式的例子。在從低電源模式回復到電源開啟模式的情況下，直到供應VDD的電源供應線的電位穩定為止的期間Ton較短。此時，可以使信號OSR的上升的時機比從電源關閉模式回復時早。
[常規工作]
藉由再次開始信號CLK的供應，儲存電路100回復到能夠進行常規工作的狀態。當將信號OSG設定為高位準時，利用電路PCC10將節點FN1預充電至高位準。
<<快取記憶體>>
下面，對使用SRAM構成快取記憶體40時的例子進行說明。
<記憶單元的結構實例>
圖8示出快取記憶體的記憶單元的結構的一個例子。圖8所示的記憶單元120包括電路SMC20及電路BKC20。電路SMC20可具有與標準的SRAM的記憶單元相似的電路結構。圖8所示的電路SMC20包括反相器電路INV21、反相器電路INV22、電晶體M21及電晶體M22。
電路BKC20被用作電路SMC20的備份電 路。電路BKC20包括電晶體MW11、電晶體MW12、電容元件CB11及電容元件CB12。電晶體MW11及MW12為OS電晶體。電路SMC20包括兩個1T1C型保持電路，在節點SN1和節點SN2中分別保持資料。由電晶體MW11及電容元件CB11構成的保持電路具有將節點NET1的資料備份的功能。使用電晶體MW12及電容元件CB12構成的保持電路具有將節點NET2的資料備份的功能。
電源供應電位VDDMC及VSS被供應到記憶單元120。記憶單元120與佈線(WL、BL、BLB、BRL)電連接。信號SLC被輸入到佈線WL。在資料寫入時，資料信號D及資料信號DB分別被輸入到佈線BL及佈線BLB。資料的讀出藉由檢測佈線BL及佈線BLB的電位來進行。信號OSS被輸入到佈線BRL。信號OSS為從PMU60輸入的信號。
<記憶單元的工作實例>
對記憶單元120的工作的一個例子進行說明。圖9為記憶單元120的時序圖的一個例子。
[常規工作]
輸入存取電路MemC20的要求，進行資料的寫入及讀出。在電路BKC20中，信號OSS為低位準，因此節點SN1及節點SN2處於電浮動狀態，為資料保持狀態。在圖 9的例子中，節點SN1的電位為低位準(“0”)，而節點SN2的電位為高位準(“1”)。
[資料備份]
藉由將信號OSS設定為高位準，電晶體MW11及MW12成為開啟狀態，節點SN1及SN2的電位分別成為與節點NET1及NET2相同的電位位準。在圖9的例子中，節點SN1、SN2的電位分別成為高位準及低位準。信號OSS成為低位準，電路BKC20成為資料保持狀態，資料備份工作就結束。
[低電源模式中的電壓調節]
根據信號OSS的下降，PMU60進行電壓調節工作。由此快取記憶體40轉移到低電源模式。
[電源關閉模式中的電源閘控]
在將快取記憶體40轉移到低電源模式經過特定期間之後，PMU60進行電源閘控工作以使快取記憶體40轉移到電源關閉模式。
[電源開啟模式中的資料回復]
回應中斷要求，PMU60將快取記憶體40回復到常規狀態。藉由將信號OSS設定為高位準，來將保持在電路BKC20中的資料回復到電路SMC20。在信號OSS為高位 準的期間，PMU60進行電壓調節工作及電源閘控工作，將儲存電路100回復到電源開啟模式。在圖7的例子中，在供應VDD的電源供應線的電位穩定之後，信號CLK成為高位準。當供應VDDMC的電源供應線的電位穩定時，將信號OSS回復到低位準，結束資料回復工作。節點SN1及SN2的狀態回復到轉移到休眠狀態之前的狀態。
[常規工作]
藉由再次開始VDDMC的供應，電路SMC20回復到能夠進行常規工作的常規模式。
如上所述，藉由使用OS電晶體，可以提供即使在停止供應電源的情況下也能夠長期間保持資料的備份電路。藉由設置這種備份電路，能夠實現處理器核心及快取記憶體的電源閘控。另外，藉由在休眠狀態下進行組合電壓調節和電源閘控的電源管理，可以降低從休眠狀態回復到常規狀態的處理的附加能量及附加時間。因此，能夠高效地降低功耗，而無需降低處理單元的處理能力。
實施方式2
在本實施方式中，對OS電晶體進行說明。
<<OS電晶體結構實例1>>
圖10A至圖10D示出OS電晶體的結構的一個例子。圖10A是示出OS電晶體的結構的一個例子的俯視圖。圖 10B為沿圖10A中的線y1-y2的剖面圖。圖10C為沿圖10A中的線x1-x2的剖面圖。圖10D為沿圖10A中的線x3-x4的剖面圖。在此，有時將y1-y2線的方向稱為通道長度方向，將x1-x2線的方向稱為通道寬度方向。也就是說，圖10B示出OS電晶體的通道長度方向上的剖面結構，圖10C及圖10D示出OS電晶體的通道寬度方向上的剖面結構。注意，為了明確地示出裝置結構，在圖10A中省略部分組件。這同樣適用於圖11A、圖12A、圖13A、圖14A及圖15A。
圖10A至圖10D所示的OS電晶體501包含背閘極。OS電晶體501形成在絕緣表面上，在此，形成在絕緣層511上。絕緣層511形成在基板510表面。OS電晶體501被絕緣層514及絕緣層515覆蓋。注意，也可以將絕緣層514及515視為OS電晶體501的組件。OS電晶體501包括絕緣層512、絕緣層513、氧化物半導體(OS)層521至523、導電層530、導電層531、導電層541及導電層542。在此，將OS層521、OS層522及OS層523總稱為OS層520。
絕緣層513包含被用作閘極絕緣層的區域。導電層530被用作閘極電極。導電層531被用作背閘極。也可以對導電層531供應恆定電位、與導電層530相同的電位或信號、或者與導電層530不同的電位或信號。導電層541及導電層542被用作源極電極或者汲極電極。
如圖10B至圖10D所示，OS層520包括依次 層疊OS層521、OS層522和OS層523的部分。絕緣層513覆蓋該疊層部。導電層531隔著絕緣層513與該疊層部重疊。導電層541及導電層542設置在由OS層521及OS層522構成的疊層膜上，並與該疊層膜的頂面及通道長度方向上的側面接觸。在圖10A至圖10D的例子中，導電層541及542還與絕緣層512接觸。OS層523以覆蓋OS層521、522及導電層541、542的方式形成。OS層523的底面與OS層522的頂面接觸。
在OS層520中，以隔著絕緣層513在通道寬度方向上圍繞OS層521至523的疊層部的方式形成有導電層530(參照圖10C)。因此，垂直方向上的閘極電場及橫向方向上的閘極電場施加到該疊層部。在OS電晶體501中，閘極電場是指由施加到導電層531(閘極電極層)的電壓所形成的電場。藉由利用閘極電場，可以電圍繞OS層521至523的整個疊層部，因此有時通道形成在OS層522整體(塊內)。因此，OS電晶體501能夠具有良好的通態電流(on-state current)特性。
在本說明書中，將這種能夠由閘極電場電圍繞半導體的電晶體結構稱為“surrounded channel(s-channel)”結構。OS電晶體501具有s-channel結構。在s-channel結構中，能夠使大電流流過電晶體的源極與汲極之間，因此可以增加開啟狀態下的汲極電流(通態電流)。
藉由使OS電晶體501具有s-channel結構，容易由施加到OS層522的側面的閘極電場控制通道形成 區。在導電層530延伸到OS層522的下方而面對OS層521的側面的結構中，控制性進一步得到提高，所以是較佳的。其結果，可以減少OS電晶體501的次臨界擺幅值(S值)，由此可以抑制短通道效應。因此，該結構適用於微型化。
如圖10A至圖10D所示的OS電晶體501那樣，藉由採用三維的裝置結構，可以使通道長度低於100nm。藉由進行OS電晶體的微型化，可以減少電路面積。OS電晶體的通道長度較佳為低於65nm，更佳為30nm或更小或者20nm或更小。
將被用作電晶體的閘極的導電體稱為閘極電極，將被用作電晶體的源極的導電體稱為源極電極，將被用作電晶體的汲極的導電體稱為汲極電極，將被用作電晶體的源極的區域稱為源極區，將被用作電晶體的汲極的區域稱為汲極區。在本說明書中，有時將閘極電極稱為閘極，將汲極電極或者汲極區稱為汲極，將源極電極或者源極區稱為源極。
例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極彼此重疊的區域或者形成通道的區域中的源極和汲極之間的距離。在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。因此，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或 平均值。
例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極彼此重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
注意，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有三維結構的電晶體中，有時實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，而不能忽略其影響。例如，在具有微型且具有三維的結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大於形成在半導體的頂面上的通道區域的比例。在此情況下，實際形成通道時獲得的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在本說明書中，“通道寬度”可為外觀上的通道寬度或實效的通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
<<OS電晶體的結構實例2>>
圖11A至圖11D所示的OS電晶體502為OS電晶體501的變型例子。圖11A是OS電晶體502的俯視圖。圖11B為沿圖11A中的線y1-y2的剖面圖，圖11C為沿圖11A中的線x1-x2的剖面圖，圖11D為沿圖11A中的x3-x4的剖面圖。
圖11A至圖11D所示的OS電晶體502也與OS電晶體501相似地具有s-channel結構。OS電晶體502不包括導電層531。OS電晶體502的導電層541及導電層542的形狀與OS電晶體501不同。OS電晶體502的導電層541及導電層542由用來形成OS層521及OS層522的疊層膜的硬遮罩形成。因此，導電層541及導電層542不與OS層521及OS層522的側面接觸(圖11D)。
藉由如下製程可以形成OS層521、522、導電層541、542。形成構成OS層521、522的兩層氧化物半導體膜。在氧化物半導體膜上形成單層或者疊層的導電膜。藉由對該導電膜進行蝕刻來形成硬遮罩。藉由使用該硬遮罩對兩層的氧化物半導體膜進行蝕刻，來形成OS層521和OS層522的疊層膜。接著，藉由對硬遮罩進行蝕刻，來形成導電層541及導電層542。
<<OS電晶體的結構實例3、4>>
圖12A至圖12D所示的OS電晶體503為OS電晶體501的變型例子，圖13A至圖13D所示的OS電晶體504為OS電晶體502的變型例子。在OS電晶體503及OS電 晶體504中，以導電層530為遮罩對OS層523及絕緣層513進行蝕刻。因此，OS層523及絕緣層513的端部與導電層530的端部大致對齊。
<<OS電晶體的結構實例5、6>>
圖14A至圖14D所示的OS電晶體505為OS電晶體501的變型例子，圖15A至圖15D所示的OS電晶體506為OS電晶體502的變型例子。OS電晶體505及OS電晶體506都在OS層523與導電層541之間包括層551，在OS層523與導電層542之間包括層552。
層551、552例如可以使用透明導電體、氧化物半導體、氮化物半導體或氧氮化物半導體形成。層551、552可以使用n型氧化物半導體層形成，或者，可以使用其電阻比導電層541、542高的導電層形成。例如，層551、552可以使用包含銦、錫及氧的層、包含銦及鋅的層、包含銦、鎢及鋅的層、包含錫及鋅的層、包含鋅及鎵的層、包含鋅及鋁的層、包含鋅及氟的層、包含鋅及硼的層、包含錫及銻的層、包含錫及氟的層或包含鈦及鈮的層等。或者，在上面列舉的這些層也可以包含氫、碳、氮、矽、鍺和氬中的一個或多個。
層551、552也可以具有使可見光線透過的性質。或者，層551、552也可以具有藉由反射或吸收可見光線、紫外線、紅外線或X射線而不使它們透過的性質。當具有這種性質時，有時可以抑制雜散光導致的電晶體的 電特性變動。
作為層551、552，較佳為使用不在與OS層523之間形成肖特基障壁的層。由此，可以提高OS電晶體505、506的開啟特性。
注意，作為層551、552，較佳為使用其電阻比導電層541及導電層542高的層。此外，層551、552的電阻較佳為比電晶體的通道電阻低。例如，可將層551、552的電阻率設定為0.1Ωcm或更高且100Ωcm或更低、0.5Ωcm或更高且50Ωcm或更低或1Ωcm或更高且10Ωcm或更低。藉由將層551、552的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降低電晶體的電特性變動。此外，也可以降低起因於從汲極產生的電場的衝穿電流。因此，也可以在通道長度短的電晶體中實現良好的飽和特性。注意，在源極和汲極不調換的電路結構中，有時視情況較佳為只配置層551和層552中的任一個(例如，位於汲極一側的層)。
下面，對OS電晶體501、502的組件進行說明。
<氧化物半導體層>
OS層521至523的半導體材料的典型為In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)。此外，OS層521至523不侷限於包含銦的氧化物層。OS層521至523例如也可以使用Zn-Sn 氧化物層、Ga-Sn層、Zn-Mg氧化物等形成。OS層522較佳為使用In-M-Zn氧化物形成。OS層521、OS層523可以使用Ga氧化物形成。
對作為OS層521至523利用濺射法形成In-M-Zn氧化物膜的情況進行說明。用來形成OS層522的In-M-Zn氧化物的沉積用靶材的金屬元素的原子數比為In：M：Zn=x1：y1：z1。用來形成OS層521和OS層523的靶材的金屬元素的原子數比為In：M：Zn=x2：y2：z2。
當形成OS層522時，較佳為使用x1/y1=1/3或更大且6或更小或者1或更大且6或更小，並且，z1/y1=1/3或更大且6或更小或者1或更大且6或更小的In-M-Zn氧化物的多晶靶材。藉由將z1/y1設定為1或更大且6或更小，容易形成CAAC-OS膜。靶材的金屬元素的原子數比的典型例子為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1等。注意，CAAC-OS是指包含c軸配向的結晶部的氧化物半導體，將在下面進行說明。此外，CAAC-OS膜較佳為不包含尖晶石型結晶結構。使用CAAC-OS膜提升電晶體的電特性及可靠性。
當形成OS層521及OS層523時，所使用的靶材x2/y2較佳為小於x1/y1，並且，z2/y2較佳為大於或等於1/3且小於或等於6或更小，更佳為大於或等於1且小於或等於6。藉由將z2/y2設定為1或更大且6或更小，容 易形成CAAC-OS膜。靶材的金屬元素的原子數比的典型例子為In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：4：7、In：M：Zn=1：4：8、In：M：Zn=1：5：5、In：M：Zn=1：5：6、In：M：Zn=1：5：7、In：M：Zn=1：5：8、In：M：Zn=1：6：8等。
注意，在In-M-Zn氧化物膜中，原子數比作為誤差會包括上述原子數比的±40%的變動。例如，使用In：M：Zn=4：2：4.1的氧化物靶材形成的氧化物半導體膜所包含的金屬元素的原子數比大致為In：M：Zn=4：2：3。
<能帶結構>
接著，參照圖16B所示的能帶圖對由OS層521、OS層522及OS層523的疊層構成的OS層520的功能及效果進行說明。圖16A為OS電晶體502的通道區的放大圖，為圖11B的部分放大圖。圖16B示出圖16A中的虛線z1-z2之間的部分(OS電晶體502的通道形成區)的能帶結構。以下，以OS電晶體502為例子進行說明，但是同樣適用於OS電晶體501、503至506。
在圖16B中，Ec512、Ec521、Ec522、Ec523、Ec513分別表示絕緣層512、OS層521、OS層522、OS層523、絕緣層513的導帶底的能量。
這裡，真空能階與導帶底之間的能量差(也稱為電子親和力)是真空能階與價帶頂之間的能量差(也稱為游離電位)減去能隙而得到的值。可以利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)測量能隙。此外，真空能階與價帶頂之間的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)來測量。
注意，使用其原子數比為In：Ga：Zn=1：3：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：3：4的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.4eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：3：6的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.3eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：6：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.9eV，電子親和力大約為4.3eV。使用其原子數比為In：Ga：Zn=1：6：8的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.4eV。使用其原子數比為In：Ga：Zn=1：6：10的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：1：1的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.2eV，電子親和力大約為4.7eV。使用其原子數比為In：Ga：Zn=3：1：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為2.8eV，電子親和 力大約為5.0eV。
因為絕緣層512和絕緣層513是絕緣體，所以Ec512及Ec513比Ec521、Ec522及Ec523更接近於真空能階(即，絕緣層512和絕緣層513具有小於OS層521、522及523的電子親和力)。
Ec521比Ec522更接近於真空能階。明確而言，Ec521較佳為比Ec522更接近於真空能階0.05eV或更多、0.07eV或更多、0.1eV或更多或0.15eV或更多且2eV或更少、1eV或更少、0.5eV或更少或0.4eV或更少。
Ec523比Ec522更接近於真空能階。明確而言，Ec523較佳為比Ec522更接近於真空能階0.05eV或更多、0.07eV或更多、0.1eV或更多或0.15eV或更多且2eV或更少、1eV或更少、0.5eV或更少或0.4eV或更少。
因為在OS層521與OS層522的介面附近以及OS層522與OS層523的介面附近形成混合區域，所以導帶底端的能量連續地變化。就是說，在這些介面不存在能階或者幾乎不存在能階。
因此，在具有該能帶結構的疊層結構中，電子主要在OS層522中移動。由此，即使在OS層521與絕緣層512的介面或者OS層523與絕緣層513的介面存在有能階，該能階也幾乎不會影響到電子的移動。另外，因為在OS層521與OS層522的介面以及OS層523與 OS層522的介面不存在能階或者幾乎不存在能階，所以在該區域中不會阻礙電子的移動。因此，具有上述氧化物半導體的疊層結構的OS電晶體502可以具有高場效移動率。
如圖16B所示，雖然在OS層521與絕緣層512的介面以及OS層523與絕緣層513的介面附近有可能形成起因於雜質或缺陷的陷阱能階Et502，但是由於OS層521及OS層523的存在，可以使OS層522遠離該陷阱能階。
在OS電晶體502中，在通道寬度方向上OS層522的頂面及側面接觸於OS層523，OS層522的底面接觸於OS層521(參照圖11C)。如此，藉由採用由OS層521和OS層523覆蓋OS層522的結構，可以進一步減少上述陷阱能階的影響。
注意，當Ec521或Ec523與Ec522的能量差小時，有時OS層522的電子越過該能量差到達陷阱能階。在電子被陷阱能階俘獲時，在絕緣膜的介面產生固定負電荷，導致電晶體的臨界電壓漂移到正方向。
因此，藉由將Ec521與Ec522的能量差以及Ec523與Ec522的能量差都設定為0.1eV或更多，較佳為0.15eV或更多，電晶體的臨界電壓的變動可得到抑制且電晶體可具有良好電特性。
S層521及OS層523的能帶間隙較佳為寬於OS層522的能帶間隙。
OS層521及OS層523可以使用包含Y、Zr、La、Ce或Nd且該元素的原子數比高於OS層522的材料。明確而言，上述元素的原子數比為OS層522的1.5倍或更多，較佳為2倍或更多，更佳為3倍或更多。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體中產生氧缺陷的功能。由此可說，與OS層522相比，在OS層521及OS層523中不容易產生氧缺陷。
當OS層521、OS層522及OS層523為至少包含銦、鋅及M(M為Ga、Y、Zr、La、Ce或Nd)的In-M-Zn氧化物，且OS層521的原子數比為In：M：Zn=x1：y1：z1，OS層522的原子數比為In：M：Zn=x2：y2：z2，OS層523的原子數比為In：M：Zn=x3：y3：z3時，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍或更多，較佳為2倍或更多，更佳為3倍或更多。此時，在OS層522中，在y2為x2或更多的情況下，電晶體可具有穩定的電特性。唯，在y2為x2的3倍或更多的情況下，電晶體的場效移動率降低，因此y2較佳為小於x2的3倍。
滿足上述條件的In-M-Zn氧化物膜可以使用具有上述金屬元素的原子數比的In-M-Zn氧化物靶材形成。
在不考慮Zn及O的情況下，OS層521及OS層523中的In與M的原子百分比較佳分別為：In的比率低於50atomic%且M的比率高於50atomic%，更佳分別 為：In的比率低於25atomic%且M的比率高於75atomic%。在不考慮Zn及O的情況下，OS層522中的In與M的原子百分比較佳分別為：In的比率高於25atomic%且M的比率低於75atomic%，更佳分別為：In的比率高於34atomic%且M的比率低於66atomic%。
注意，有時OS層521和OS層523的至少一個不需要包含銦。例如，可以使用氧化鎵膜形成OS層521和/或OS層523。
OS層521及OS層523的厚度為3nm或更大且100nm或更小，較佳為3nm或更大且50nm或更小。OS層522的厚度為3nm或更大且200nm或更小，較佳為3nm或更大且100nm或更小，更佳為3nm或更大且50nm或更小。OS層523較佳為比OS層521及OS層522薄。
注意，為了對其通道形成在氧化物半導體中的OS電晶體賦予穩定的電特性，藉由降低氧化物半導體中的雜質濃度，來使氧化物半導體成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體的載子密度低於1×1017/cm3，較佳為低於1×1015/cm3，更佳為低於1×1013/cm3。
在氧化物半導體中，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低OS層521、OS層 522及OS層523中或各介面的雜質濃度。
為了使氧化物半導體成為本質或實質上本質，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的藉由SIMS(Secondary Ion Mass Spectrometry：二次離子質譜)分析測量出的矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。氧化物半導體的某個深度或氧化物半導體的某個區域中的氫濃度為2×1020atoms/cm3或更低，較佳為5×1019atoms/cm3或更低，更佳為1×1019atoms/cm3或更低，進一步較佳為5×1018atoms/cm3或更低。氧化物半導體的某個深度或氧化物半導體的某個區域中的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3或更低，更佳為1×1018atoms/cm3或更低，進一步較佳為5×1017atoms/cm3或更低。
此外，當氧化物半導體包含結晶時，高濃度包含矽或碳有可能降低氧化物半導體的結晶性。為了防止氧化物半導體的結晶性的降低，例如在氧化物半導體的某個深度或氧化物半導體的某個區域中可包含矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體的某個深度或氧化物半導體的某個區域中可包含碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。
將如上述那樣的被高度純化了的氧化物半導體用於通道形成區的電晶體的關態電流極小。例如，可以 使源極與汲極之間的電壓為0.1V、5V或10V左右時的以電晶體的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。
<氧化物半導體的結晶結構>
下面，對構成OS層520的氧化物半導體的結構進行說明。
在本說明書中，“平行”是指兩條直線形成的角度為-10°或更大且10°或更小的狀態。因此，也包括該角度為-5°或更大且5°或更小的狀態。“大致平行”是指兩條直線形成的角度為-30°或更大且30°或更小的狀態。“垂直”是指兩條直線的角度為80°或更大且100°或更小的狀態。因此，也包括該角度為85°或更大且95°或更小的狀態。“大致垂直”是指兩條直線形成的角度為60°或更大且120°或更小的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體等。
(CAAC-OS)
也可以將CAAC-OS稱為包含CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。CAAC-OS是具有多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個結晶部。然而，在高解析度TEM影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS的剖面的高解析度TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層的排列反映著其上形成CAAC-OS的面(也稱為被形成面)或CAAC-OS的頂面的凹凸，各金屬原子層以平行於CAAC-OS的被形成面或頂面的方式排列。
而根據從大致垂直於樣本面的方向觀察的CAAC-OS的平面的高解析度TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
說明使用X射線繞射(XRD：Ray Diffraction)進行分析的CAAC-OS。當利用out-of-plane(出平面)法對包括InGaZnO4結晶的CAAC-OS進行結構分析時，在 繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS的被形成面或CAAC-OS的頂面的方向。
當利用out-of-plane法對CAAC-OS進行結構分析時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS的一部分中含有不包含c軸配向性的結晶。更佳的是，當利用out-of-plane法進行結構分析時，在CAAC-OS中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS是具有低缺陷態密度的氧化物半導體。氧化物半導體的缺陷例如有起因於雜質的缺陷、氧缺陷等。因此，可以將CAAC-OS稱為雜質濃度低的氧化物半導體或者氧缺陷少的氧化物半導體。
包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。注意，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的 原子排列，導致結晶性下降。
具有低缺陷態密度(氧缺陷數量少)的氧化物半導體可以具有低載子密度。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。也就是說，CAAC-OS容易成為高純度本質或實質上高純度本質的氧化物半導體。因此，包含CAAC-OS的電晶體很少具有負臨界電壓的電特性(很少成為常開啟)。高純度本質或實質上高純度本質的氧化物半導體的載子陷阱少。被氧化物半導體的載子陷阱俘獲的電荷需要很長時間才能被釋放，並且有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體有時電特性不穩定。但是，包含CAAC-OS的電晶體電特性變動小且可靠性高。
由於CAAC-OS的缺陷態密度低，所以因光照射等被缺陷能階俘獲的載子少。因此，在使用CAAC-OS的OS電晶體中，起因於可見光或紫外光的照射的電特性變動小。
(微晶氧化物半導體)
在微晶氧化物半導體的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。在多數的情況下，微晶氧化物半導體所包含的結晶部的尺寸大多為1nm或更大且100nm或更小或1nm或更大且 10nm或更小。尤其是，將有尺寸為1nm或更大且10nm或更小或1nm或更大且3nm或更小的微晶稱為奈米晶(nc：nanocrystal)。包含奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm或更大且10nm或更小的區域，特別是1nm或更大且3nm或更小的區域)中的原子排列具有週期性。nc-OS在不同的結晶部之間觀察不到結晶定向的規律性。因此，觀察不到膜的配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，當利用使用其束徑比結晶部大的X射線的XRD藉由out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。此外，在使用其束徑比結晶部大(例如，50nm或更大)的電子射線對nc-OS進行電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於結晶部或者比結晶部小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。注意，在nc-OS中的不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
(非晶氧化物半導體)
非晶氧化物半導體是原子排列沒有規律且不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中觀察不到結晶部。在使用XRD藉由out-of-plane法對非晶氧化物半導體進行結構分析時，檢測不到表示結晶面的峰值。在對非晶氧化物半導體進行電子繞射時，觀察到光暈圖案。在對非晶氧化物半導體進行奈米束電子繞射時，觀察不到斑點而觀察到光暈圖案。
關於非晶結構有各種見解。例如，將原子排列完全沒有規律性的結構稱為完全的非晶結構(completely amorphous structure)。也有時將到最接近原子間距或到 第二接近原子間距具有規律性，並且不是長程有序的結構稱為非晶結構。因此，根據最嚴格的定義，即使是略微具有原子排列的規律性的氧化物半導體也不能被稱為非晶氧化物半導體。至少不能將長程有序的氧化物半導體稱為非晶氧化物半導體。因此，由於具有結晶部，例如不能將CAAC-OS和nc-OS稱為非晶氧化物半導體或完全的非晶氧化物半導體。
<amorphous-like(類非晶)氧化物半導體>
氧化物半導體有時具有介於nc-OS與非晶氧化物半導體之間的結構。將具有這樣的結構的氧化物半導體特別稱為amorphous-like氧化物半導體(a-like OS：like Oxide Semiconductor)。
在a-like OS的高解析度TEM影像中有時觀察到空洞(void)。另外，在高解析度TEM影像中，存在能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。由於a-like OS包含空洞，所以其結構不穩定。因此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。即，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
注意，可以使用高解析度TEM影像測量a-like OS和nc-OS的結晶部的尺寸。例如，InGaZnO4結晶具有層狀結構，其中在In-O層之間包含兩個Ga-Zn-O層。 InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的9個層在c軸方向上以層狀層疊的結構。因此，這些彼此鄰接的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，重點觀察高解析度TEM影像中的晶格條紋，各間隔為從0.28nm至0.30nm的晶格條紋對應於InGaZnO4結晶的a-b面。
由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。明確而言，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%或更高且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%或更高且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體的情況下，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體的情況下，a-like OS的密度為5.0g/cm3或更高且小於5.9g/cm3。例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體的情況下，nc-OS的密度和CAAC-OS的密度為5.9g/cm3或更高且小於6.3/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物 半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。可根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各種特性。氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種或更多的疊層膜。
<基板>
基板510不侷限於簡單的支撐基板，也可以是形成有電晶體等的基板。此時，OS電晶體501的導電層530、導電層541和導電層542中的任一個也可以與上述裝置電連接。
<基底絕緣膜>
絕緣層511具有防止雜質從基板510擴散的功能。絕緣層512較佳為具有對OS層520供應氧的功能。因此，絕緣層512較佳為包含氧，更佳為包含比化學計量比多的氧。例如，絕緣層512為在利用熱脫附譜分析法(TDS：ermal Desorption Spectrometry)時表面溫度為100℃或更高且700℃或更低或100℃或更高且500℃或更低的範圍中的氧分子的釋放量為1.0×1018[分子]/cm3或更多的膜。 當基板510是形成有其他裝置的基板時，較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等對絕緣層511進行平坦化處理，以使其表面平坦。
絕緣層511、512可以使用氧化鋁、氧氮化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭、氮化矽、氮氧化矽、氮氧化鋁等絕緣材料或者它們的混合材料形成。在本說明書中，氧氮化物是指氧含量大於氮含量的材料，氮氧化物是指氮含量大於氧含量的材料。
<閘極電極>
導電層530較佳為使用銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、銥(Ir)、鍶(Sr)、鉑(Pt)等低電阻材料、它們的合金或者以它們為主要成分的化合物形成。
導電層530可以具有單層結構或者兩層或更多的疊層結構。例如，包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構、Cu-Mn合金膜的單層結構、在Cu-Mn合金膜上層疊Cu膜的兩層結構、依次層疊Cu-Mn合金 膜、Cu膜和Cu-Mn合金膜的三層結構等。較佳為使用Cu-Mn合金膜，因為它具有較低的電阻，且在與包含氧的絕緣膜的介面形成氧化錳以防止Cu的擴散。
導電層530也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。也可以採用上述透光導電材料與上述金屬元素的疊層結構。
<閘極絕緣層>
絕緣層513使用具有單層結構或者疊層結構的絕緣膜形成。絕緣層513可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種或更多的絕緣膜形成。絕緣層513可以是包含上述材料的疊層。絕緣層513可以包含鑭(La)、氮、鋯(Zr)等作為雜質。絕緣層511也可以與絕緣層513相似地形成。絕緣層513例如包含氧、氮、矽、鉿等。明確而言，絕緣層513較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，與使用氧化矽的情況相比，可以使絕緣層513的厚度大，因此可以減少穿隧電流引起的洩漏電流。就是說，可以實現關態電流小的電晶體。再者，具有結晶結構 的氧化鉿的相對介電常數比具有非晶結構的氧化鉿高。因此，為了形成關態電流小的電晶體，較佳為使用具有結晶結構的氧化鉿。作為結晶結構的例子，包含單斜晶結構或立方體晶結構等。注意，本發明的一個實施方式不侷限於此。
<源極電極、汲極電極、背閘極>
導電層541、導電層542及導電層531也可以與導電層530相似地形成。Cu-Mn合金膜因為具有較低的電阻，且在與OS層520的介面形成氧化錳以防止Cu的擴散，所以較佳為用於導電層541及導電層542。
<保護絕緣膜>
絕緣層514較佳為具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣層514，能夠防止氧從OS層520擴散到外部並能夠抑制氫、水等從外部侵入OS層520中。作為絕緣層514，例如可以使用氮化物絕緣膜。該氮化物絕緣膜使用氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等形成。注意，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果的氮化物絕緣膜。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
氧化鋁膜的不使氫、水分等雜質以及氧透過的阻擋效果高，因此氧化鋁膜較佳用於絕緣層514。因此，在電晶體的製程中及製造電晶體之後，將氧化鋁膜適合用作具有如下效果的保護膜：防止導致電晶體的電特性變動的氫、水分等雜質向OS層520混入；防止OS層520的主要成分的氧從氧化物半導體釋放出；防止氧的從絕緣層512的不必要的釋放。另外，可以將包含於氧化鋁膜中的氧擴散到氧化物半導體中。
<層間絕緣膜>
在絕緣層514上較佳為形成有絕緣層515。絕緣層515可以使用單層結構或者疊層結構的絕緣膜形成。作為該絕緣膜可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種或更多的絕緣膜形成。
<<沉積方法>>
作為包含於半導體裝置的絕緣膜、導電膜及半導體膜等的沉積方法的典型例子，有濺射法、電漿CVD法。可以使用其他方法，例如熱CVD法，形成絕緣膜、導電膜及半導體膜等。作為熱CVD法，例如可以使用MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子 層沉積)法。
由於熱CVD法不產生電漿，因此具有不產生因電漿損傷所引起的缺陷的優點。在熱CVD法中，將處理室內的壓力設定為大氣壓或減壓，將源氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上彼此發生反應而沉積在基板上。
可以利用ALD法進行沉積，其中將處理室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種或更多的源氣體依次供應到處理室內。為了防止多種源氣體混合，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體用作載子氣體，且可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面以形成第一單原子層，之後引入的第二源氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上以形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET。
利用MOCVD法或ALD法等熱CVD法可以 形成以上所示的實施方式所公開的導電膜或半導體膜，例如，當形成InGaZnOX(X>0)膜時，使用三甲基銦、三甲基鎵及二甲基鋅。注意，三甲基銦的化學式為(CH3)3In。另外，三甲基鎵的化學式為(CH3)3Ga。另外，二甲基鋅的化學式為(CH3)2Zn。不侷限於上述組合，也可以使用三乙基鎵(化學式為(C2H5)3Ga)來代替三甲基鎵，使用二乙基鋅(化學式為(C2H5)2Zn)來代替二甲基鋅。
例如，在使用利用ALD法的沉積裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後使用WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD的沉積裝置形成氧化物半導體膜如InGaZnOX(X>0)膜時，依次反復引入(CH3)3In氣體和O3氣體形成InO2層，然後使用(CH3)3Ga氣體和O3氣體形成GaO層，之後使用(CH3)2Zn氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得來的H2O氣體來代替O3氣體，但較佳為使用不含有H的O3氣體。還可以使用(C2H5)3In氣體代替(CH3)3In氣體。還可以使用(C2H5)3Ga氣體代替(CH3)3Ga氣體。另外，也可以使用(CH3)2Zn氣體。
實施方式3
在本實施方式中，對半導體裝置的結構進行說明。如在實施方式1中所說明，半導體裝置可以包含Si電晶體及OS電晶體。在這種結構實例中，藉由層疊Si電晶體與OS電晶體，可以使半導體裝置實現小型化。參照圖17對具有這種疊層結構的半導體裝置的結構實例進行說明。
此處，作為半導體裝置的一個例子，對圖4A所示的PU21的裝置結構進行說明。圖17典型地示出電路RTC10的電晶體MW1、電晶體MA1、電晶體MR1及電容元件CB1。在線a1-a2之間的剖面中示出電晶體MW1及電晶體MA2的通道長度方向上的剖面結構，在線c1-c2之間的剖面中示出電晶體MW1的通道寬度方向上的剖面結構。
在圖17中，沒有附加符號及陰影線的區域表示由絕緣體構成的區域。該區域可以使用包含選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等中的一種或更多的絕緣體形成。該區域也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等有機樹脂。
<電晶體MA1、MR1>
在此，電晶體MA1、MR1各使用平面型場效應電晶體。各電晶體MA1、MR1使用包含單晶矽層的SOI型半 導體基板形成。基板400為用來支撐單晶矽層的基板(例如，單晶矽基板)。絕緣層401為用來使單晶矽層與基板400絕緣分離的氧化埋層(BOX層)。當然，電晶體MA1等Si電晶體也可以使用塊型單晶矽基板形成。電晶體MA1、MR1的裝置結構不侷限於圖17所示的例子。例如，也可以採用利用半導體基板的凸部形成的3D電晶體(鰭型電晶體、三閘極型電晶體等)。導電體420、421分別具有被用作電晶體MA1、MR1的閘極電極的區域。導電體420、421的側面形成有絕緣層422、423。藉由在添加雜質時使用導電體420、421、絕緣層422、423作為遮罩，來在Si層410中自對準地形成通道區及雜質區。電晶體MA1、MR1被絕緣層402覆蓋。
<電晶體MW1>
電晶體MW1具有與OS電晶體504相似的裝置結構。電晶體MW1的裝置結構不侷限於此例。
電晶體MW1形成在絕緣層403上。電晶體MW1包括包含通道形成區的OS層430、導電體435至導電體438以及閘極絕緣層439。電晶體MW1被絕緣層404及絕緣層405覆蓋。電晶體MW1的OS層430具有由OS層431至433構成的三層結構，其與OS電晶體504(圖13A至圖13D)的三層結構相似。導電體436具有被用作電晶體MW1的閘極電極的區域。導電體437及導電體438各被用作電晶體MW1的源極電極或者汲極電極。
被用作電晶體MW1的基底絕緣層的絕緣層403較佳為使用具有防止氫從下層擴散到OS層430中的效果的絕緣體形成。這樣可以在Si電晶體中由氫終結Si層中的矽的懸空鍵而提高可靠性。另一方面，如上所述，在OS電晶體中，對OS層來說氫為導致可靠性的下降的雜質。因此，藉由利用絕緣層403將氫封閉在下層，且防止氫從下層擴散到上層，可以提高電晶體MA1(Si電晶體)及電晶體MW1(OS電晶體)的可靠性。絕緣層403例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等形成。其中，因為氧化鋁膜的不使氫、水分等雜質及氧透過膜的遮斷(阻擋)效果高，所以尤其較佳為用於基底絕緣層。
<電容元件CB1>
導電體461和導電體462隔著電介質彼此重疊的區域被用作電容元件CB1。導電體461具有被用作佈線RWL的區域。導電體462藉由導電體463至466與電晶體MA1的閘極電極(導電體420)電連接。
實施方式4
在本實施方式中，作為半導體裝置的一個例子，對電子構件及包含該電子構件的電子裝置等進行說明。
<<電子構件的製造方法實例>>
圖18A是示出電子構件的製造方法實例的流程圖。電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有多個不同規格和名稱。在本實施方式中，說明其一個例子。
藉由組裝製程(後製程)，並且藉由在印刷電路板上組合多個能夠裝卸的構件，完成由電晶體構成的半導體裝置。後製程可以藉由進行圖18A所示的各製程完成。明確而言，在由前製程得到的元件基板完成(步驟S31)之後，研磨基板的背面(步驟S32)。藉由在此步驟使基板薄膜化，可以減少在晶圓製程中產生的基板的翹曲等，而減少電子構件的大小。
進行研磨基板的背面並將基板分成多個晶片的切割(dicing)製程。然後，在晶片接合(die bonding)製程(步驟S33)中，分別拾取被切割的各晶片，並將其安裝且接合於引線框架上。該晶片接合製程中的晶片與引線框架的接合可以適當地根據產品選擇合適的方法，如利用樹脂的接合或利用膠帶的接合等。注意，該晶片接合製程中的晶片與引線框架的接合可以在插入物(interposer)上安裝晶片來進行。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S34)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔結合(wedge bonding)。
實施由環氧樹脂等密封進行了打線接合的晶片的模塑(molding)製程(步驟S35)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以保護安裝於電子構件內部的電路部及金屬細線免受機械外力的影響。還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S36)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。
接著，對封裝表面實施印字處理(marking)(步驟S37)。並且藉由最後的檢驗步驟(步驟S38)完成電子構件(步驟S39)。
上面說明的電子構件可以是包括在上述實施方式中說明的半導體裝置的結構。因此，電子構件可以耗電量低且具有較小的大小。
圖18B示出完成的電子構件的透視示意圖。在圖18B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。如圖18B所示，電子構件700包括引線701及電路部703。電子構件700例如安裝於印刷電路板702。當組合使用多個這樣的電子構件700並使其在印刷電路板702上彼此電連接，可以將電子構件700安裝於電子裝置。完成的電路基板704設置於電子裝置等中。例如，電子構件700能夠被用 作儲存資料的隨機存取記憶體或進行各種處理的處理單元如MCU(微控制單元)或RFID標籤等。
電子構件700能夠用於如下各種領域的電子裝置的電子構件(IC晶片)：數位信號處理、軟體定義無線電(software-defined radio devices)、航空電子(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、加密、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等。作為這種電子裝置，包含顯示裝置、個入電腦(PC)或具備儲存媒介的影像再現裝置(典型的是，能夠再現儲存媒介如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用本發明的一個實施方式的電子構件的電子裝置，包含行動電話、包括可攜式的遊戲機、可攜式資訊終端、電子書閱讀器終端、拍攝裝置(視頻攝影機、數位相機等)、可穿戴顯示裝置或終端(頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖19A至圖19H示出這些電子裝置的具體例子。
<<電子裝置>>
圖19A至圖19F示出包含顯示部且利用電池驅動的電子裝置的例子。
圖19A所示的可攜式遊戲機900包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906以及操作鍵907等。顯示部903設置有作為輸入裝置的觸控面板，能夠利用觸控筆908等進行操作。
圖19B所示的資訊終端910包含外殼911、顯示部912、麥克風917、揚聲器部914、照相機913、外部連接部916以及操作按鈕915等。顯示部912設置有使用撓性基板的顯示面板及觸控面板。資訊終端910例如可以被用作智慧手機、行動電話、平板資訊終端、平板電腦或電子書閱讀器終端等。
圖19C所示的膝上型個人電腦920包括外殼921、顯示部922、鍵盤923及指向裝置924等。
圖19D所示的視頻攝影機940包括外殼941、外殼942、顯示部943、操作鍵944、透鏡945以及連接部946等。操作鍵944及透鏡945設置在外殼941中，顯示部943設置在外殼942中。外殼941和外殼942由連接部946連接，由連接部946可以改變外殼941和外殼942之間的角度。可以根據外殼942與外殼941所形成的角度而改變顯示在顯示部943中的影像的方向並切換影像的顯示/非顯示。
圖19E示出手鐲型資訊終端的一個例子。資訊終端950包括外殼951及顯示部952等。顯示部952由 具有曲面的外殼951支撐。因為顯示部952具備使用撓性基板的顯示面板，所以可以提供一種具有撓性、輕量且使用方便的資訊終端950。
圖19F示出手錶型資訊終端的一個例子。資訊終端960包括外殼961、顯示部962、腕帶963、錶扣964、操作按鈕965、輸入輸出端子966等。資訊終端960可以執行行動電話、電子郵件、文章的閱讀及編寫、音樂播放、網路通訊、電腦遊戲等各種應用程式。
顯示部962的顯示面彎曲，能夠在彎曲的顯示面進行顯示。另外，顯示部962包含觸控感測器，可以用手指或觸控筆等觸摸畫面來進行操作。例如，藉由觸摸顯示於顯示部962的圖示967，可以啟動應用程式。操作按鈕965可以執行時刻設定、電源開關、無線通訊的開關、靜音模式的設置及取消、省電模式的設置及取消等各種功能。例如，藉由利用組裝在資訊終端960中的作業系統，也可以設定操作按鈕965的功能。
資訊終端960可以執行依據通信標準的近距離無線通訊。例如，藉由與可無線通訊的耳麥互相通信，可以進行免持通話。另外，資訊終端960包含輸入輸出端子966，可以藉由連接器直接與其他資訊終端進行資料的交換。也可以藉由輸入輸出端子966進行充電。注意，充電動作也可以利用無線供應電源進行，而不藉由輸入輸出端子966進行。
圖19G示出家庭用電器產品的一個例子的電 冷藏冷凍箱。電冷藏冷凍箱970包括外殼971、冷藏室門972及冷凍室門973等。
圖19H是示出汽車的結構的一個例子的外觀圖。汽車980包括車體981、車輪982、儀表板983及燈984等。
本實施方式所示的電子裝置安裝有包括之前的實施方式的半導體裝置的電子構件。由此，可以提供降低了耗電量且可以進行穩定的工作的電子裝置。
實施例1
在實施方式1中，示出藉由作為備份電路設置包括OS電晶體及電容元件的保持電路，來降低半導體裝置的常規工作時的負擔，由此可以高效地減少處理單元的洩漏電流。製作圖4A所示的安裝有快取記憶體的處理單元21以證實能夠高效地減少洩漏電流。
<<處理單元(測試晶片)>>
製作了安裝有CPU核心和快取記憶體的處理單元。本處理單元的晶片使用SOI型單晶矽晶圓形成。OS電晶體的氧化物半導體層由CAAC-OS形成。CAAC-OS為利用濺射裝置形成的In-Ga-Zn氧化物。表1所示的“CAAC-IGZO”表示具有CAAC結構的In-Ga-Zn氧化物。在本處理單元中，CAAC-IGZO電晶體的技術節點為60nm，Si電晶體的技術節點為180nm。以下示出本處理單元的規格。
圖20示出製作的處理單元(晶片)的光學顯微鏡照片。圖21A示出製作的處理器的方塊圖。CPU核心為Cortex-M0(Design start edition)(Cortex-M0為登錄的商標)。快取記憶體為4KByte的SRAM。如圖21A所示，本處理單元包括CPU核心(以下，稱為M0核心)、SRAM、匯流排介面(Bus I/F)、時脈控制電路、電源開關、電源管理單元(PMU)、位準轉移器(LS)以及隔離器。位準轉移器調節OS電晶體的控制信號的電位位準。參考時脈信號(30MHz)及中斷信號從外部輸入到本處理單元。VDD(1.8V)及IGZO_VDD(2.5V)是從外部輸入的高電源供應電位。
[正反器電路]
M0核心內的所有的正反器電路(841位元)具有與圖6所示的儲存電路100相似的電路結構，是包含備份電路的正反器電路。如圖21B所示，備份電路的一部分包含 Si電晶體，並且，形成在與正反器電路相同的層中。CAAC-IGZO電晶體層疊在正反器電路上。表2示出製作的正反器電路的規格。L表示通道長度，W表示通道寬度，tEOX表示等效氧化物膜厚度。
SRAM中的所有的記憶單元包含使用CAAC-IGZO電晶體的備份電路。在每1位元記憶單元中使用兩個CAAC-IGZO電晶體，因此一共安裝有65536個CAAC-IGZO電晶體。如圖21C所示，記憶單元的備份電路僅由CAAC-IGZO電晶體和儲存電容器構成，因此備份電路的整體層疊在記憶單元上。
對M0核心、SRAM和匯流排介面設置電源開關，用以電源閘控。正反器電路及SRAM的各備份電路及電源開關由PMU控制。邏輯電路的電源供應電位VDD為1.8V，對CAAC-IGZO電晶體的閘極施加的高位準電位為2.5V(VDD_IGZO)。高位準電位是當將資料寫入備份電路時，為了補償CAAC-IGZO電晶體的臨界電壓所引起的電壓下降而使用的。為了使CAAC-IGZO電晶體處於關閉狀態而對閘極施加的電位為-1V，由此調整關態電流。
<<有備份電路的SRAM>>
圖22A至圖22C示出SRAM記憶單元的結構。圖22A是記憶單元的電路圖，圖22B是記憶單元的佈局圖，圖22C是記憶單元的疊層結構的示意圖。
安裝在SRAM記憶單元中的備份電路包含兩個CAAC-IGZO電晶體及兩個儲存電容器。備份電路與反相器環路連接。在Si電晶體的記憶單元上形成有CAAC-IGZO電晶體及儲存電容器。在圖22B的OS電晶體/電容層中，在由圓圈包圍的區域的中央配置有CAAC-IGZO電晶體，在其他區域設置有儲存電容器。在OS電晶體/電容層上形成有佈線層。圖22B示出即使追加備份電路，記憶單元的佈局面積也不增加。表3示出製作的SRAM記憶單元的規格。
<SRAM模組>
圖23示出SRAM模組的方塊圖。SRAM模組(有時簡單地稱為SRAM)包括記憶體陣列、週邊電路以及位準 轉移器。記憶體陣列包含四個子陣列(128行×64列)。如圖23所示，週邊電路包括控制邏輯電路、列解碼器、字線驅動器、行解碼器、預充電和均衡電路、感測放大器、寫入驅動器以及輸出驅動器。ADDR為位址信號，WDATA為寫入到記憶體陣列的資料信號，RDATA為從記憶體陣列讀出的資料信號。CE、GW及BW為控制邏輯電路所處理的指令信號。信號PSW_PERI為週邊電路用電源開關及位準轉移器用電源開關的控制信號，信號PSW_MEM為記憶體陣列用電源開關的控制信號。PMU生成信號PSW_PERI及信號PSW_MEM。本處理單元的電源開關在控制信號(信號PSW_PERI及信號PSW_MEM)為低位準時供應電源，本處理單元的電源開關在控制信號(信號PSW_PERI及信號PSW_MEM)為高位準時停止供應電源。
SRAM有三個電源域，對各電源域分別設置電源開關。在本處理單元中，使用粗粒式header-type的電源開關。週邊電路、記憶體陣列的高電源供應電位分別為SRAM_VDDD(1.8V)及SRAM_VDDM(1.8V)。位準轉移器的電源供應電位為SRAM_VDDH(2.5V)及SRAM_VDDL(-1V)。位準轉移器改變從PMU輸入的信號OSS的電位位準。
圖24及圖25為SRAM模組的電源閘控工作的時序圖。圖24示出藉由電源閘控停止供應電源時的工作，圖25示出從供應電源停止狀態回復到常規狀態時的工作。
如參照圖9所說明，僅控制CAAC-IGZO電晶體的閘極信號(OSS)就可以進行記憶體陣列的資料的備份和回復工作。在將資料儲存在備份電路中之後，能夠立即停止供應電源。PMU控制電源開關的工作及信號OSS。在信號OSS為高位準的期間備份電路的儲存電容器被充電或者放電，因此資料備份時間主要依賴於CAAC-IGZO電晶體的電特性及儲存電容器的容量。
資料回復時間為直到電源供應線穩定為止的時間和將資料從備份電路回復到記憶體陣列所需要的時間的總和。為了回復到常規工作時，先使記憶體陣列用電源開關及週邊電路用電源開關處於開啟狀態，再將信號OSS設定為高位準，由此回復資料。接著，在信號OSS為高位準的期間使記憶單元用電源開關處於開啟狀態。當供應SRAM_VDDM的電源供應線穩定時，SRAM回復到停止供應電源之前的狀態。直到電源供應線穩定為止的時間依與電源供應線連接的負載電容而不同。
對SRAM的備份及回復所需要的最短時間進行評價。圖26示出其結果。2時脈週期(大約66n秒)之後記憶體陣列的所有的資料被備份。電源開啟的4時脈週期(大約132n秒)之後所有的資料被回復。資料回復之後能夠進行常規工作。在溫度為85℃且電源供應電位VDD減少10%的條件下進行相似的評價。在該條件下也備份及回復所需要的時間沒有變化。如此，製作的SRAM能夠在短時間內從電源關閉狀態回復，因此製作的SRAM 能夠進行時間上細粒的電源閘控，適用於嵌入式SRAM。例如，將16KByte的記憶體陣列分為能夠進行電源閘控的4KByte的區塊。藉由採用這種結構，藉由電源閘控停止對不存取的區塊供應電源。停止供應電源的區塊可以在需要時在4時脈週期回復而使用。SRAM的位元數越大，洩漏電流越大，所以即時在短時間內也以各區塊為單元使其處於休眠狀態來降低處理器的待機功率是有效的。如此，本處理單元可以進行空間上分割的電源閘控，因此除了待機功率以外，還可以有效地降低常規工作下的功耗。
<正反器電路>
藉由採用上述圖7的工作方法來縮短備份時間及回復時間。藉由在常規工作時在備份電路中預充電資料保持用電荷，可以縮短備份時間。這是因為n型電晶體的放電速度比充電速度快。在預充電控制信號OSC為低位準且CAAC-IGZO電晶體的閘極控制信號OSG為高位準時，備份電路的保持節點FN被充電至高位準。當在電源閘控工作中將OSC設定為高位準時，正反器電路的依側鎖存電路的資料改變保持節點FN的電位。儲存電容器在正反器電路的資料為“1”時繼續保持該電荷，而在正反器電路的資料為“0”時被放電。然後，將OSG設定為低位準來完成備份工作。在備份工作結束之後，能夠立即停止供應電源。藉由使包含Si電晶體的讀出電路(圖6的MA1、MR1)進行工作來回復資料。藉由在將正反器電路重設之 後將信號OSR設定為高位準，可以將資料回復到正反器電路的主側鎖存電路。
對正反器電路的備份及回復所需要的最短時間進行評價。圖27示出其結果。與SRAM同樣地，在正反器電路中，2時脈週期(大約66n秒)之後資料被備份。在1時脈週期能完成資料回復工作。去耦電容器使電源供應線的上升時間長，因此電源開關成為開啟狀態之後直到能夠進行常規工作為止需要6時脈週期。在溫度為85℃且電源供應電位VDD減少10%的條件下進行相似的評價。由於Si電晶體的特性的影響較大，所以回復時間延長了3時脈週期。
如圖27所示，在電源供應電位在上升的期間，SLEEP信號變為高位準。這意味著在停止供應電源之前的狀態下(即執行輸出SLEEP信號的指令的狀態下)，M0核心回復。換而言之，證實了藉由在本處理單元中設置安裝有備份電路的正反器電路，能夠進行電源閘控。
如圖27所示，當在休眠狀態下停止供應電源時，M0核心的電源供應電位(CORE_VDD)的上升需要比較長的時間。因此，藉由電壓調節來驗證是否能夠縮短M0核心的回復時間。明確而言，驗證了在休眠狀態下，將CORE_VDD降低至0.7V，而不降低至0V，並且，從該狀態再次開始供應電源。在該工作中，FF在將資料備份在備份電路中的狀態下進行電壓調節工作。0.7V是藉由 實際的評價而獲得的值。圖28示出評價結果。
如圖28所示，CORE_VDD在1時脈週期就從0.7V上升。另外，正反器電路在使電源開關處於開啟狀態之後在4時脈週期就能夠進行常規工作。如圖29所示，在正反器電路沒有包含備份機制的情況下，如果電壓降低至1.3V或更低，內部的資料就消失。因此，在沒有設置備份機制的處理單元中，不能在休眠狀態下將CORE_VDD降低至0.7V。在本處理單元中，由於正反器電路包括即使在供應電源停止狀態下也能夠保持資料的備份電路，因此能夠在休眠狀態下將CORE_VDD降低至0.7V。
圖29示出CORE_VDD與洩漏電流的關係。在本處理單元中，CORE_VDD為0.7V時的洩漏電流是CORE_VDD為1.8V時的1/10左右，並是CORE_VDD為1.3V時的1/5左右。因此，在將本處理單元設定為休眠狀態之後在短時間內啟動的情況下，進行在休眠狀態下供應比0V高的CORE_VDD的電壓調節，而不進行將CORE_VDD降低至0V的電源閘控，由此可以縮短回復工作的附加時間。如在實施方式1中所示，藉由組合電源閘控與電壓調節，使本處理單元處於休眠狀態的機會增加，因此可以高效地降低本處理單元的功耗。
<功率降低的評價>
對本處理單元的功耗進行評價。圖30示意性地示出 利用評價程式的本處理單元的工作。其中，週期性地反復Active模式及Sleep模式。在評價程式中，有電源開啟模式和電源關閉模式的電源模式。藉由執行WFI(M0核心成為Sleep模式的指令)，M0核心輸出SLEEP信號。PMU以SLEEP信號為觸發條件開始備份工作的控制。當對M0核心進行回復時，使用來自外部的中斷信號。PMU以中斷信號為觸發條件開始回復工作。當資料被回復到正反器電路時，M0核心執行WFI，輸出SLEEP信號。當M0核心開始中斷工作時，SLEEP信號成為低位準，Sleep模式就結束。注意，Active模式相當於進行上述常規工作的常規模式。
假設用於感測器的處理單元，設定如圖31C所示的Sleep模式的時間互不相同的3個事例。3個事例的Active時間大約都是1ms，M0核心執行存取SRAM及外部介面的指令。在事例1中，Sleep時間為1m秒，假設中斷信號從加速度感測器每隔1m秒輸入。在事例2中，Sleep時間為1秒，假設在處理單元中每隔1秒獲得溫度感測器的資料。在事例3中，Sleep時間為100秒，假設長時間使處理單元處於休眠狀態。
測量事例1、事例2及事例3的功耗。對進行時脈閘控時的功耗與進行電源閘控時的功耗進行比較。圖31A示出M0核心的功耗的測量結果，圖31B示出SRAM的功耗的測量結果。測量在室溫下且電源供應電位VDD為1.7V的條件下進行。在事例1至3中，進行電源閘控 時的功耗比進行時脈閘控時的功率低。當進行電源閘控時，關於事例3，M0核心的功耗大約為160nW，SRAM的功耗大約為0.32nW。在本處理單元中，藉由利用電源閘控可以減少待機功率99%或更多。SRAM的電容越大，越能夠利用電源閘控降低SRAM的功耗。圖31D示出洩漏最差事例中的SRAM的功耗的測量結果。在洩漏最差事例中，電源閘控的功率降低效果更明顯。當進行電源閘控時，事例3中的SRAM的功耗大約為45nW。在洩漏最差事例中，晶片溫度為高溫(85℃)，電源供應電位VDD提高10%，為1.98V。
對CAAC-IGZO電晶體的控制所需要的能量進行評價。測量控制CAAC-IGZO電晶體的2.5V電源供應線的消耗功率，估計備份工作及回復工作的控制所需要的能量。SRAM記憶單元的能量為123fJ/位元，M0核心內的正反器電路的能量為150fJ/位元。用來將備份電路的儲存電容器充電的能量依電容的大小及電壓，在儲存電容為50fF且電壓為1.8V的情況下，最大能量為81fJ。包括CAAC-IGZO電晶體的備份電路具有與DRAM記憶單元相似的結構，資料的寫入及讀出工作的能量較小。為了降低功率，降低備份電路所消耗的能量是非常有效的。
CAAC-IGZO電晶體的關態電流極小。證明了安裝有60nm-CAAC-IGZO電晶體的本處理單元能夠在10天的長期間進行電源閘控。作為一個例子，所測量的85℃下的每通道寬度1μm的關態電流為6攸(6×10-24) A/μm。這意味著如果儲存電容至少為10fF，備份電路則在85℃下能夠保持資料10年。換而言之，本發明的一個實施方式的備份電路能夠被用作非揮發性記憶體。
注意，在利用其通道部包含氧化物半導體層的電晶體的極小關態電流的儲存電路中，在資料保持期間，有時預定電壓繼續供應到包含氧化物半導體層的電晶體。例如，有時完全使電晶體處於關閉狀態的電壓供應到電晶體的閘極。或者，有時電晶體的臨界電壓漂移而使電晶體處於常關閉狀態的電壓供應到電晶體的背閘極。在該情況下，在資料保持期間，電壓供應到儲存電路，但是電流幾乎不流動，因此幾乎不消耗功率。由於幾乎不消耗功率，所以可以說即使預定電壓供應到儲存電路，儲存電路在實質上也是非揮發性。
在本實施例中，證實了在包含Cortex-M0核心和嵌入式SRAM的本處理單元中，藉由使用包含OS電晶體的備份電路，能夠利用電源閘控及電壓調節的組合而有效地降低待機功率。

Claims (10)

  1. 一種半導體裝置，包括：電源供應電路；電源管理單元；運算處理電路；以及電源開關，其中該運算處理電路包括第一電路及第二電路，其中該第一電路能夠保持在該運算處理電路中生成的資料，其中該第二電路能夠備份並保持在該第一電路中保持的資料，其中該第二電路能夠將被備份的資料回復到該第一電路，其中該電源開關能夠控制向該運算處理電路的電源供應電位的供應，該電源供應電位在該電源供應電路中生成，其中該電源供應電路能夠生成第一電源供應電位及第二電源供應電位，其中該電源管理單元能夠藉由控制該電源供應電路及該電源開關的工作，來控制向該運算處理電路的該電源供應電位的供應，其中該電源管理單元具有包括第一模式、第二模式及第三模式的多個管理模式，其中該第一模式為供應該第一電源供應電位的模式， 其中該第二模式為供應該第二電源供應電位的模式，其中該第三模式為停止該第一電源供應電位及該第二電源供應電位的供應的模式，其中該第二電源供應電位比該第一電源供應電位低，其中該第二電源供應電位為能夠抹除在該第一電路中保持的資料的電位，其中該電源管理單元包括能夠測量時間的第三電路，並且其中該電源管理單元能夠回應在該運算處理電路中生成的第一信號而從該第一模式轉移到該第二模式、能夠回應該第一信號而控制從該第一電路到該第二電路的資料備份工作、能夠回應在該第三電路中生成的第二信號而從該第二模式轉移到該第三模式、能夠回應第三信號而從該第三模式轉移到該第一模式、並能夠回應該第三信號而控制從該第二電路到該第一電路的資料回復工作。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一電路為正反器電路。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第二電路包括第一電晶體及電容元件，其中該電容元件與該第一電晶體的源極和汲極中的一個電連接，其中該第一電晶體的導電狀態被該電源管理單元控制，並且其中該第一電晶體的通道包含氧化物半導體。
  4. 一種包括申請專利範圍第1項之半導體裝置的電子構件，其中該電子構件包括引線。
  5. 一種包括申請專利範圍第1項之半導體裝置的電子裝置，其中該電子裝置包括顯示裝置、觸控面板、麥克風、揚聲器、操作鍵和外殼中的至少一個。
  6. 一種半導體裝置，包括：電源供應電路；電源管理單元；運算處理電路；以及電源開關，其中該電源供應電路能夠生成電源供應電位，其中該電源開關能夠控制向該運算處理電路的該電源供應電位的供應，其中該運算處理電路包括第一電路及第二電路，其中該第一電路能夠保持在該運算處理電路中生成的資料，其中該第二電路能夠備份並保持在該第一電路中保持的資料、並能夠將被備份的資料回復到該第一電路，並且其中該電源管理單元能夠控制從該第一電路到該第二電路的資料備份工作、能夠控制從該第二電路到該第一電路的資料回復工作、能夠控制該電源開關的工作、並能夠控制在該電源供應電路中生成的該電源供應電位的值的改變。
  7. 根據申請專利範圍第6項之半導體裝置，其中該第 一電路為正反器電路。
  8. 根據申請專利範圍第6項之半導體裝置，其中該第二電路包括第一電晶體及電容元件，其中該電容元件與該第一電晶體的源極和汲極中的一個電連接，其中該第一電晶體的導電狀態被該電源管理單元控制，並且其中該第一電晶體的通道包含氧化物半導體。
  9. 一種包括申請專利範圍第6項之半導體裝置的電子構件，其中該電子構件包括引線。
  10. 一種包括申請專利範圍第6項之半導體裝置的電子裝置，其中該電子裝置包括顯示裝置、觸控面板、麥克風、揚聲器、操作鍵和外殼中的至少一個。
TW104119429A 2014-06-20 2015-06-16 半導體裝置 TW201604684A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014127211 2014-06-20
JP2014167002 2014-08-19

Publications (1)

Publication Number Publication Date
TW201604684A true TW201604684A (zh) 2016-02-01

Family

ID=54869587

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104119429A TW201604684A (zh) 2014-06-20 2015-06-16 半導體裝置

Country Status (6)

Country Link
US (1) US20150370313A1 (zh)
JP (2) JP6549422B2 (zh)
KR (1) KR20170023813A (zh)
DE (1) DE112015002911T5 (zh)
TW (1) TW201604684A (zh)
WO (1) WO2015193777A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI713157B (zh) * 2017-04-11 2020-12-11 南韓商三星電子股份有限公司 行動電子裝置
TWI724231B (zh) * 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
TWI747688B (zh) * 2020-02-18 2021-11-21 華邦電子股份有限公司 半導體裝置
TWI771301B (zh) * 2017-01-03 2022-07-21 南韓商三星電子股份有限公司 半導體裝置及半導體系統
CN114860054A (zh) * 2022-07-05 2022-08-05 之江实验室 一种针对晶圆级处理器的供电装置
TWI857616B (zh) * 2023-05-16 2024-10-01 瑞昱半導體股份有限公司 電路的休眠方法及休眠電路
US12353264B2 (en) 2019-08-30 2025-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and control system
TWI901818B (zh) * 2020-12-04 2025-10-21 南韓商三星電子股份有限公司 計算系統、積體電路以及操作積體電路的方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016055913A1 (en) 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
WO2017158465A1 (ja) * 2016-03-18 2017-09-21 株式会社半導体エネルギー研究所 記憶装置
WO2018015833A1 (en) 2016-07-19 2018-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
WO2018122658A1 (en) 2016-12-27 2018-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10990301B2 (en) 2017-02-28 2021-04-27 SK Hynix Inc. Memory module capable of reducing power consumption and semiconductor system including the same
KR102768088B1 (ko) 2017-09-06 2025-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산 장치 및 전자 기기
CN109951179B (zh) * 2017-12-19 2022-12-23 炬芯科技股份有限公司 一种开关机电路
JP7163065B2 (ja) * 2018-05-18 2022-10-31 株式会社半導体エネルギー研究所 半導体装置及び電子機器
KR20210091187A (ko) 2018-11-09 2021-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US20200388319A1 (en) 2019-06-07 2020-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP7577661B2 (ja) * 2019-07-31 2024-11-05 株式会社半導体エネルギー研究所 情報処理システム、及びその動作方法
WO2021084368A1 (ja) * 2019-11-01 2021-05-06 株式会社半導体エネルギー研究所 蓄電装置および蓄電装置の動作方法
US12386411B2 (en) 2019-12-06 2025-08-12 Semiconductor Energy Laboratory Co., Ltd. Control device and data processing system
US11493986B2 (en) * 2019-12-22 2022-11-08 Qualcomm Incorporated Method and system for improving rock bottom sleep current of processor memories
CN112089096B (zh) * 2020-10-09 2024-03-19 西安稳先半导体科技有限责任公司 一种电子烟以及用于电子烟的烟弹和安全电路
CN114647613B (zh) 2020-12-17 2025-04-29 意法半导体股份有限公司 处理系统、相关集成电路和方法
US11552621B2 (en) * 2020-12-17 2023-01-10 Stmicroelectronics S.R.L. Processing system, related integrated circuit and method
KR102851792B1 (ko) 2021-02-26 2025-08-28 삼성전자주식회사 전력 관리 집적 회로 및 이를 포함하는 전자 장치
JP2023152817A (ja) 2022-03-31 2023-10-17 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571702A (en) * 1982-08-09 1986-02-18 Hand-Held Products, Inc. Powerless remote program reservoir
JP3164732B2 (ja) * 1994-07-04 2001-05-08 富士通株式会社 データ処理装置
JP2002215597A (ja) * 2001-01-15 2002-08-02 Mitsubishi Electric Corp マルチプロセッサ装置
JP2005331230A (ja) * 2004-04-21 2005-12-02 Ricoh Co Ltd 冷却装置、冷却方法、プログラム、記録媒体、及び電子装置
US7899418B2 (en) * 2006-02-22 2011-03-01 Fujifilm Corporation Mobile device and wireless communication apparatus
CN101267155B (zh) * 2007-03-13 2010-04-14 昂宝电子（上海）有限公司 用于为功率系统提供稳定控制的系统与方法
JP5024389B2 (ja) 2007-12-14 2012-09-12 富士通株式会社 半導体集積回路
GB2474522B (en) * 2009-10-19 2014-09-03 Advanced Risc Mach Ltd Register state saving and restoring
JP5285643B2 (ja) * 2010-03-15 2013-09-11 シャープ株式会社 半導体集積回路および電子情報機器
US8081026B1 (en) * 2010-05-26 2011-12-20 Freescale Semiconductor, Inc. Method for supplying an output supply voltage to a power gated circuit and an integrated circuit
TWI621121B (zh) 2011-01-05 2018-04-11 Semiconductor Energy Laboratory Co., Ltd. 儲存元件、儲存裝置、及信號處理電路
US10079053B2 (en) * 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
TWI570719B (zh) * 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI573136B (zh) * 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US8862920B2 (en) * 2011-06-16 2014-10-14 Advanced Micro Devices, Inc. Power state management of an input/output servicing component of a processor system
US8862917B2 (en) * 2011-09-19 2014-10-14 Qualcomm Incorporated Dynamic sleep for multicore computing devices
US20130262780A1 (en) * 2012-03-30 2013-10-03 Srilatha Manne Apparatus and Method for Fast Cache Shutdown
JP5917285B2 (ja) * 2012-05-11 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の駆動方法
CN104321820B (zh) * 2012-05-18 2017-03-01 国立研究开发法人科学技术振兴机构 具备双稳态电路和非易失性元件的存储电路
KR102164990B1 (ko) * 2012-05-25 2020-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자의 구동 방법
WO2013180016A1 (en) * 2012-06-01 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and alarm device
KR102088865B1 (ko) * 2012-09-03 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로 컨트롤러
WO2014061761A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Microcontroller and method for manufacturing the same
JP6283191B2 (ja) * 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9690353B2 (en) * 2013-03-13 2017-06-27 Intel Corporation System and method for initiating a reduced power mode for one or more functional blocks of a processor based on various types of mode request
JP6395409B2 (ja) * 2013-03-27 2018-09-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US20160172036A1 (en) * 2013-08-16 2016-06-16 Charles Augustine Memory cell with retention using resistive memory
US9442560B2 (en) * 2014-02-26 2016-09-13 Kabushiki Kaisha Toshiba Memory system minimizing occurrences of storing of operation data in non-volatile storage during power saving mode
KR20150101775A (ko) * 2014-02-27 2015-09-04 삼성전기주식회사 전력 절감 장치 및 그 방법
US9285609B1 (en) * 2014-03-24 2016-03-15 Amazon Technologies, Inc. Ergonomic power switch for a wearable electronic device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI724231B (zh) * 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
TWI771301B (zh) * 2017-01-03 2022-07-21 南韓商三星電子股份有限公司 半導體裝置及半導體系統
TWI713157B (zh) * 2017-04-11 2020-12-11 南韓商三星電子股份有限公司 行動電子裝置
US12353264B2 (en) 2019-08-30 2025-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and control system
TWI747688B (zh) * 2020-02-18 2021-11-21 華邦電子股份有限公司 半導體裝置
US11417403B2 (en) 2020-02-18 2022-08-16 Winbond Electronics Corp. Semiconductor device
TWI901818B (zh) * 2020-12-04 2025-10-21 南韓商三星電子股份有限公司 計算系統、積體電路以及操作積體電路的方法
CN114860054A (zh) * 2022-07-05 2022-08-05 之江实验室 一种针对晶圆级处理器的供电装置
TWI857616B (zh) * 2023-05-16 2024-10-01 瑞昱半導體股份有限公司 電路的休眠方法及休眠電路

Also Published As

Publication number Publication date
JP6549422B2 (ja) 2019-07-24
JP2019200834A (ja) 2019-11-21
WO2015193777A1 (en) 2015-12-23
KR20170023813A (ko) 2017-03-06
JP2016042352A (ja) 2016-03-31
DE112015002911T5 (de) 2017-03-09
US20150370313A1 (en) 2015-12-24

Similar Documents

Publication Publication Date Title
JP6549422B2 (ja) 半導体装置
JP6651326B2 (ja) 論理回路、処理装置、電子部品および電子機器
US10002648B2 (en) Memory device, semiconductor device, and electronic device
US10177142B2 (en) Circuit, logic circuit, processor, electronic component, and electronic device
KR102369840B1 (ko) 회로, 반도체 장치, 및 클럭 트리
JP2017192124A (ja) 半導体装置、電子部品、および電子機器
JP2020102227A (ja) 半導体装置、センサ装置及び電子機器
US9715920B2 (en) Memory device, and semiconductor device and electronic appliance including the same
US9842842B2 (en) Semiconductor memory device and semiconductor device and electronic device having the same
JP2017138979A (ja) 半導体装置、電子部品、および電子機器
WO2016181256A1 (ja) 半導体装置、電子部品および電子機器
JP6598486B2 (ja) 保持回路