[go: up one dir, main page]

TW201519548A - 靜電放電防護電路 - Google Patents

靜電放電防護電路 Download PDF

Info

Publication number
TW201519548A
TW201519548A TW102140305A TW102140305A TW201519548A TW 201519548 A TW201519548 A TW 201519548A TW 102140305 A TW102140305 A TW 102140305A TW 102140305 A TW102140305 A TW 102140305A TW 201519548 A TW201519548 A TW 201519548A
Authority
TW
Taiwan
Prior art keywords
unit
protection circuit
electrostatic discharge
coupled
voltage source
Prior art date
Application number
TW102140305A
Other languages
English (en)
Other versions
TWI504090B (zh
Inventor
Tay-Her Tsaur
Cheng-Cheng Yen
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to TW102140305A priority Critical patent/TWI504090B/zh
Priority to US14/463,648 priority patent/US9685780B2/en
Publication of TW201519548A publication Critical patent/TW201519548A/zh
Application granted granted Critical
Publication of TWI504090B publication Critical patent/TWI504090B/zh

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/041—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage using a short-circuiting device
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/819—Bias arrangements for gate electrodes of FETs, e.g. RC networks or voltage partitioning circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明係提供一種靜電放電防護電路，該靜電放電防護電路包含有：一箝制單元、一驅動單元、一電阻單元、一開關單元以及一電容單元。該箝制單元係耦接於一第一電壓源與一第二電壓源之間；該驅動單元係耦接於該箝制單元與一參考點之間；該電阻單元係耦接於該第一電壓源與該參考點之間；該開關單元係經由該參考點耦接於該驅動單元；以及該電容單元係耦接於該開關單元與該第二電壓源之間；其中在一正常操作條件下，該驅動單元控制該開關單元處於不導通之狀態，以及在一靜電放電條件下，該驅動單元控制該開關單元處於導通之狀態。

Description

靜電放電防護電路
本發明係有關於一種靜電放電防護電路，特別是有關於可消除閘極漏電流的靜電放電防護電路。
請參考第1圖，其係為一傳統的靜電放電防護電路100的簡化方塊示意圖，其中靜電放電防護電路100係為一電阻電容電源軌線間靜電放電防護電路(RC-based power-rail ESD clamp circuit)，靜電放電防護電路100包含有：一箝制單元102、一驅動單元104、一電阻單元106以及一電容單元110，其中箝制單元102係為一N型金氧半電晶體(NMOS)，驅動單元104係為一反相器。在一正常電路操作條件下，該反相器之輸入端為高電壓準位，因此，該反相器之輸出端為低電壓準位，且箝制單元102(亦即該NMOS)被關閉。此外，在一靜電放電條件下，由於電阻單元106以及電容單元120造成的延遲，該反相器之輸入端剛開始會具有相對於第一電壓源VDD為低的低電壓準位。因此，該反相器之輸出端會產生一高電壓準位，藉此啟動箝制單元102(亦即該NMOS)，提供自第一電壓源VDD至第二電壓源VSS之間的低阻抗路徑，以排除ESD電流。另外，請參考第2圖，其係為另一傳統的靜電放電防護電路200的簡化方塊示意圖，其中靜電放電防護電路200係為一電容電阻電源軌線間靜電放電防護電路(CR-based power-rail ESD clamp circuit)，靜電放電防護電路200包含有：一箝制單元202、一驅動單元204、一電阻單元206以及一電容單元220，其中箝制單元202係為一P型金氧半電晶體(PMOS)，驅動單元204係為一反相器。在一正常電路操作條件下，該反相器之輸入端為低電壓準位，因此，該反相器之輸出端為高電壓準位， 且箝制單元202(亦即該PMOS)被關閉。此外，在一靜電放電條件下，由於電阻單元206以及電容單元220造成的延遲，該反相器之輸入端剛開始會具有相對於第二電壓源VSS為高的高電壓準位。因此，該反相器之輸出端會產生一低電壓準位，藉此啟動箝制單元202(亦即該PMOS)，提供自第一電壓源VDD至第二電壓源VSS之間的低阻抗路徑，以排除ESD電流。
然而，在先進的CMOS製程技術中，雖然使用較薄的閘極氧化層製程的金氧半電容所佔用的面積較小，但較薄的閘極氧化層會導致較大的閘極漏電流值，因此，當上述之傳統的靜電放電防護電路100與靜電放電防護電路200中的電容單元110、210為具有薄閘氧化層的金氧半電容時，電容單元110、210所產生之較大的閘極漏電流很可能會造成上述之傳統的靜電放電防護電路100與靜電放電防護電路200或晶片內的其他電路無法正常運作。
有鑑於此，本發明之主要目的在提供一種靜電放電防護電路，其可降低或消除電容單元之閘極漏電流，並且避免閘極漏電流造成的問題。
根據本發明之申請專利範圍，其係揭露一種靜電放電防護電路，該靜電放電防護電路包含有：一箝制單元、一驅動單元、一電阻單元、一開關單元以及一電容單元。該箝制單元係耦接於一第一電壓源與一第二電壓源之間；該驅動單元係耦接於該箝制單元與一參考點之間；該電阻單元係耦接於該第一電壓源與該參考點之間；該開關單元係經由該參考點耦接於該驅動單元；以及該電容單元係耦接於該開關單元與該第二電壓源之間；其中在一正常操作條件下，該驅動單元控制該開關單元處於不導通之狀態，以及在一靜電放電條件下，該驅動單元控制該開關單元處於導通之狀態。
根據本發明之申請專利範圍，其係揭露一種靜電放電防護電路， 該靜電放電防護電路包含有：一箝制單元、一驅動單元、一電阻單元、一開關單元以及一電容單元。該箝制單元係耦接於一第一電壓源與一第二電壓源之間；該驅動單元係耦接於該箝制單元與一參考點之間；該電阻單元係耦接於該第一電壓源與該參考點之間；該開關單元係耦接於該驅動單元；以及該電容單元係耦接於該開關單元與該第二電壓源之間；其中該開關單元耦接於該電阻單元與該電容單元之間，且在一正常操作條件下，該驅動單元控制該開關單元處於不導通之狀態，以及在一靜電放電條件下，該驅動單元控制該開關單元處於導通之狀態。
綜上所述，相較於先前技術，由於本發明所揭露的靜電放電防護電路可於正常操作條件下控制該開關單元處於不導通之狀態，以使得該電容單元不會有電流經過，所以本發明可以避免閘極漏電流造成的問題。
100、200‧‧‧靜電放電防護電路
102、202‧‧‧箝制單元
104、204‧‧‧驅動單元
106、206‧‧‧電阻單元
110、210‧‧‧電容單元
300、400、500、600、700、800、900、1000、1100、1200‧‧‧靜電放電防護電路
302、402、502、602、702、802、902、1002、1102、1202‧‧‧箝制單元
304、404、504、604、704、804、904、1004、1104、1204‧‧‧驅動單元
306、406、506、606、706、806、906、1006、1106、1206‧‧‧電阻單元
308、408、508、608、708、808、908、1008、1108、1208‧‧‧開關單元
310、410、510、610、710、810、910、1010、1110、1210‧‧‧電容單元
412、414、912、914‧‧‧緩衝單元
512、514、516、612、614、616、712、714、716、1012、1014、1016、1112、1114、1116、1212、1214、1216‧‧‧反相單元
A‧‧‧參考點
第1圖所繪示的係為一傳統的靜電放電防護電路的簡化方塊示意圖。
第2圖所繪示的係為另一傳統的靜電放電防護電路的簡化方塊示意圖。
第3圖所繪示的係為依據本發明之一第一實施例的靜電放電防護電路的簡化方塊示意圖。
第4圖所繪示的係為依據本發明之一第二實施例的靜電放電防護電路的簡化方塊示意圖。
第5圖所繪示的係為依據本發明之一第三實施例的靜電放電防護電路的簡化方塊示意圖。
第6圖所繪示的係為依據本發明之一第四實施例的靜電放電防護電路的簡化方塊示意圖。
第7圖所繪示的係為依據本發明之一第五實施例的靜電放電防護電路的簡化方塊示意圖。
第8圖所繪示的係為依據本發明之一第六實施例的靜電放電防護電路的簡化方塊示意圖。
第9圖所繪示的係為依據本發明之一第七實施例的靜電放電防護電路的簡化方塊示意圖。
第10圖所繪示的係為依據本發明之一第八實施例的靜電放電防護電路的簡化方塊示意圖。
第11圖所繪示的係為依據本發明之一第九實施例的靜電放電防護電路的簡化方塊示意圖。
第12圖所繪示的係為依據本發明之一第十實施例的靜電放電防護電路的簡化方塊示意圖。
請參考第3圖，其係為依據本發明之一第一實施例的靜電放電防護電路300的簡化方塊示意圖，其中靜電放電防護電路300係為一電阻電容電源軌線間靜電放電防護電路(RC-based power-rail ESD clamp circuit)，靜電放電防護電路300包含有：一箝制單元302、一驅動單元304、一電阻單元306、一開關單元308以及一電容單元310。箝制單元302係耦接於一第一電壓源VDD與一第二電壓源VSS之間，並且驅動單元304係耦接於箝制單元302與一參考點A之間，其中驅動單元304可以包含有複數個反相單元。電阻單元306係耦接於第一電壓源VDD與參考點A之間，並且開關單元308係經由參考點A耦接於驅動單元304，其中開關單元308可以為一N型金氧半電晶體(NMOS)、一P型金氧半電晶體(PMOS)或一傳輸閘極(transmission gate)。電容單元310係耦接於開關單元308與第二電壓源VSS之間，其中電容單元310可以為一具有薄閘氧化層的金氧半電容。其中，較佳地，開關單元308耦接於電阻單元306與電容單元310之間。其中，在一正常操作條件下，驅動單元304會控制開關單元308處於不導通之狀態，以使得電容單元 310不會有電流經過，所以本發明可以降低或消除電容單元310之閘極漏電流，並且避免閘極漏電流造成的問題。此外，在一靜電放電條件下，驅動單元304控制開關單元308處於導通之狀態，以使得靜電放電防護電路300具有正常的靜電放電防護功能。
另外，在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，請參考第4圖，其係為依據本發明之一第二實施例的靜電放電防護電路400的簡化方塊示意圖，其中靜電放電防護電路400係為一電阻電容電源軌線間靜電放電防護電路(RC-based power-rail ESD clamp circuit)，靜電放電防護電路400包含有：一箝制單元402、一驅動單元404、一電阻單元406、一開關單元408、一電容單元410、以及兩個緩衝單元412、414。
請參考第5圖，其係為依據本發明之一第三實施例的靜電放電防護電路500的簡化方塊示意圖，其中靜電放電防護電路500係為一電阻電容電源軌線間靜電放電防護電路(RC-based power-rail ESD clamp circuit)，靜電放電防護電路500包含有：一箝制單元502、一驅動單元504、一電阻單元506、一開關單元508以及一電容單元510。箝制單元502係耦接於一第一電壓源VDD與一第二電壓源VSS之間，其中箝制單元502係為一N型金氧半電晶體(NMOS)，並且驅動單元504係耦接於箝制單元502與一參考點A之間，其中驅動單元504包含有3個反相單元512、514、516。電阻單元506係耦接於第一電壓源VDD與參考點A之間，並且開關單元508係經由參考點A耦接於驅動單元504，其中開關單元508係為一N型金氧半電晶體(NMOS)，以及該NMOS之閘極係耦接於反相單元512之輸出端，該NMOS之汲極係耦接於參考點A，並且該NMOS之源極係耦接於電容單元510。電容單元510係耦接於開關單元508與第二電壓源VSS之間，其中電容單元510 可以為一具有薄閘氧化層的金氧半電容。其中，在一正常操作條件下，參考點A(亦即反相單元516之輸入端)為一高電壓準位，因此，反相單元512之輸出端會產生一低電壓準位，所以開關單元508(亦即該NMOS)以及箝制單元502(亦即該NMOS)都會分別被關閉。換句話說，在該正常操作條件下，驅動單元504會控制開關單元508處於不導通之狀態，以使得電容單元510不會有電流經過，所以本發明可以降低或消除電容單元510之閘極漏電流，並且避免閘極漏電流造成的問題。此外，在一靜電放電條件下，參考點A(亦即反相單元516之輸入端)剛開始會具有相對於第一電壓源VDD的一低電壓準位。因此，反相單元512之輸出端會產生一高電壓準位，藉此分別啟動開關單元508(亦即該NMOS)以及箝制單元502(亦即該NMOS)，提供自第一電壓源VDD至第二電壓源VSS之間的低阻抗路徑，以排除ESD電流。換句話說，在該靜電放電條件下，驅動單元504控制開關單元508處於導通之狀態(也就是開關單元508會因靜電放電而觸發為導通之狀態)，以使得靜電放電防護電路500具有正常的靜電放電防護功能。另外，在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，反相單元的數量可以依據不同電路設計的需求而改變。
請參考第6圖，其係為依據本發明之一第四實施例的靜電放電防護電路600的簡化方塊示意圖，其中靜電放電防護電路600係為一電阻電容電源軌線間靜電放電防護電路(RC-based power-rail ESD clamp circuit)，靜電放電防護電路600包含有：一箝制單元602、一驅動單元604、一電阻單元606、一開關單元608以及一電容單元610。箝制單元602係耦接於一第一電壓源VDD與一第二電壓源VSS之間，其中箝制單元602係為一N型金氧半電晶體(NMOS)，並且驅動單元604係耦接於箝制單元602與一參考點A之間，其中驅動單元604包含有3個反相單元612、614、616。電阻單元606係耦接於第一電壓源VDD與參考點A之間，並且開關單元608係經由參考 點A耦接於驅動單元604，其中開關單元608係為一P型金氧半電晶體(PMOS)，以及該PMOS之閘極係耦接於反相單元614之輸出端，該PMOS之源極係耦接於參考點A，並且該PMOS之汲極係耦接於電容單元610。電容單元610係耦接於開關單元608與第二電壓源VSS之間，其中電容單元610可以為一具有薄閘氧化層的金氧半電容。其中，在一正常操作條件下，參考點A(亦即反相單元616之輸入端)為一高電壓準位，因此，反相單元614之輸出端會產生一高電壓準位以及反相單元612之輸出端會產生一低電壓準位，所以開關單元608(亦即該PMOS)以及箝制單元602(亦即該NMOS)都會分別被關閉。換句話說，在該正常操作條件下，驅動單元604會控制開關單元608處於不導通之狀態，以使得電容單元610不會有電流經過，所以本發明可以降低或消除電容單元610之閘極漏電流，並且避免閘極漏電流造成的問題。此外，在一靜電放電條件下，參考點A(亦即反相單元616之輸入端)剛開始會具有相對於第一電壓源VDD的一低電壓準位。因此，反相單元614之輸出端會產生一低電壓準位以及反相單元612之輸出端會產生一高電壓準位，藉此分別啟動開關單元608(亦即該PMOS)以及箝制單元602(亦即該NMOS)，提供自第一電壓源VDD至第二電壓源VSS之間的低阻抗路徑，以排除ESD電流。換句話說，在該靜電放電條件下，驅動單元604控制開關單元608處於導通之狀態(也就是開關單元608會因靜電放電而觸發為導通之狀態)，以使得靜電放電防護電路600具有正常的靜電放電防護功能。另外，在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，反相單元的數量可以依據不同電路設計的需求而改變。
請參考第7圖，其係為依據本發明之一第五實施例的靜電放電防護電路700的簡化方塊示意圖，其中靜電放電防護電路700係為一電阻電容電源軌線間靜電放電防護電路(RC-based power-rail ESD clamp circuit)，其中 靜電放電防護電路700係為一電阻電容電源軌線間靜電放電防護電路(RC-based power-rail ESD clamp circuit)，靜電放電防護電路700包含有：一箝制單元702、一驅動單元704、一電阻單元706、一開關單元708以及一電容單元710。箝制單元702係耦接於一第一電壓源VDD與一第二電壓源VSS之間，其中箝制單元702係為一N型金氧半電晶體(NMOS)，並且驅動單元704係耦接於箝制單元702與一參考點A之間，其中驅動單元704包含有3個反相單元712、714、716。電阻單元706係耦接於第一電壓源VDD與參考點A之間，並且開關單元708係經由參考點A耦接於驅動單元704，其中開關單元708係為一傳輸閘極(transmission gate)。電容單元710係耦接於開關單元708與第二電壓源VSS之間，其中電容單元710可以為一具有薄閘氧化層的金氧半電容。其中，在一正常操作條件下，參考點A(亦即反相單元716之輸入端)為一高電壓準位，因此，反相單元714之輸出端會產生一高電壓準位以及反相單元712之輸出端會產生一低電壓準位，所以開關單元708(亦即該傳輸閘極)以及箝制單元702(亦即該NMOS)都會分別被關閉。換句話說，在該正常操作條件下，驅動單元704會控制開關單元708處於不導通之狀態，以使得電容單元710不會有電流經過，所以本發明可以降低或消除電容單元710之閘極漏電流，並且避免閘極漏電流造成的問題。此外，在一靜電放電條件下，參考點A(亦即反相單元716之輸入端)剛開始會具有相對於第一電壓源VDD的一低電壓準位。因此，反相單元714之輸出端會產生一低電壓準位以及反相單元712之輸出端會產生一高電壓準位，藉此分別啟動開關單元708(亦即該傳輸閘極)以及箝制單元702(亦即該NMOS)，提供自第一電壓源VDD至第二電壓源VSS之間的低阻抗路徑，以排除ESD電流。換句話說，在該靜電放電條件下，驅動單元704控制開關單元708處於導通之狀態(也就是開關單元708會因靜電放電而觸發為導通之狀態)，以使得靜電放電防護電路700具有正常的靜電放電防護功能。另外，在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來 說，反相單元的數量可以依據不同電路設計的需求而改變。
請參考第8圖，其係為依據本發明之一第六實施例的靜電放電防護電路800的簡化方塊示意圖，其中靜電放電防護電路800係為一電容電阻電源軌線間靜電放電防護電路(CR-based power-rail ESD clamp circuit)，靜電放電防護電路800包含有：一箝制單元802、一驅動單元804、一電阻單元806、一開關單元808以及一電容單元810。箝制單元802係耦接於一第一電壓源VSS與一第二電壓源VDD之間，並且驅動單元804係耦接於箝制單元802與一參考點A之間，其中驅動單元804可以包含有複數個反相單元。電阻單元806係耦接於第一電壓源VSS與參考點A之間，並且開關單元808係經由參考點A耦接於驅動單元804，其中開關單元808可以為一N型金氧半電晶體(NMOS)、一P型金氧半電晶體(PMOS)或一傳輸閘極(transmission gate)。電容單元810係耦接於開關單元808與第二電壓源VDD之間，其中電容單元810可以為一具有薄閘氧化層的金氧半電容。其中，在一正常操作條件下，驅動單元804會控制開關單元808處於不導通之狀態，以使得電容單元810不會有電流經過，所以本發明可以降低或消除電容單元810之閘極漏電流，並且避免閘極漏電流造成的問題。此外，在一靜電放電條件下，驅動單元804會控制開關單元808處於導通之狀態(也就是開關單元808會因靜電放電而觸發為導通之狀態)，以使得靜電放電防護電路800具有正常的靜電放電防護功能。
另外，在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，請參考第9圖，其係為依據本發明之一第七實施例的靜電放電防護電路900的簡化方塊示意圖，其中靜電放電防護電路900係為一電容電阻電源軌線間靜電放電防護電路(CR-based power-rail ESD clamp circuit)，靜電放電防護電路900包含有：一箝制單元902、一驅動 單元909、一電阻單元906、一開關單元908、一電容單元910、以及兩個緩衝單元912、914。
請參考第10圖，其係為依據本發明之一第八實施例的靜電放電防護電路1000的簡化方塊示意圖，其中靜電放電防護電路1000係為一電容電阻電源軌線間靜電放電防護電路(CR-based power-rail ESD clamp circuit)，靜電放電防護電路1000包含有：一箝制單元1002、一驅動單元1004、一電阻單元1006、一開關單元1008以及一電容單元1010。箝制單元1002係耦接於一第一電壓源VSS與一第二電壓源VDD之間，其中箝制單元1002係為一P型金氧半電晶體(PMOS)，並且驅動單元1004係耦接於箝制單元1002與一參考點A之間，其中驅動單元1004包含有3個反相單元1012、1014、1016。電阻單元1006係耦接於第一電壓源VSS與參考點A之間，並且開關單元1008係經由參考點A耦接於驅動單元1004，其中開關單元1008係為一P型金氧半電晶體(PMOS)，以及該PMOS之閘極係耦接於反相單元1012之輸出端，該PMOS之源極係耦接於參考點A，並且該PMOS之汲極係耦接於電容單元1010。電容單元1010係耦接於開關單元1008與第二電壓源VDD之間，其中電容單元1010可以為一具有薄閘氧化層的金氧半電容。其中，在一正常操作條件下，參考點A(亦即反相單元1016之輸入端)為一低電壓準位，因此，反相單元1012之輸出端會產生一高電壓準位，所以開關單元1008(亦即該PMOS)以及箝制單元1002(亦即該PMOS)都會分別被關閉。換句話說，在該正常操作條件下，驅動單元1004會控制開關單元1008處於不導通之狀態，以使得電容單元1010不會有電流經過，所以本發明可以降低或消除電容單元1010之閘極漏電流，並且避免閘極漏電流造成的問題。此外，在一靜電放電條件下，參考點A(亦即反相單元1016之輸入端)剛開始會具有相對於第一電壓源VSS的一高電壓準位。因此，反相單元1012之輸出端會產生一低電壓準位，藉此分別啟動開關單元1008(亦即該PMOS)以及箝制單元1002 (亦即該PMOS)，提供自第二電壓源VDD至第一電壓源VSS之間的低阻抗路徑，以排除ESD電流。換句話說，在該靜電放電條件下，驅動單元1004控制開關單元1008處於導通之狀態(也就是開關單元1008會因靜電放電而觸發為導通之狀態)，以使得靜電放電防護電路1000具有正常的靜電放電防護功能。另外，在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，反相單元的數量可以依據不同電路設計的需求而改變。
請參考第11圖，其係為依據本發明之一第九實施例的靜電放電防護電路1100的簡化方塊示意圖，其中靜電放電防護電路1100係為一電容電阻電源軌線間靜電放電防護電路(CR-based power-rail ESD clamp circuit)，靜電放電防護電路1100包含有：一箝制單元1102、一驅動單元1104、一電阻單元1106、一開關單元1108以及一電容單元1110。箝制單元1102係耦接於一第一電壓源VSS與一第二電壓源VDD之間，其中箝制單元1102係為一P型金氧半電晶體(PMOS)，並且驅動單元1104係耦接於箝制單元1102與一參考點A之間，其中驅動單元1104包含有3個反相單元1112、1114、1116。電阻單元1106係耦接於第一電壓源VSS與參考點A之間，並且開關單元1108係經由參考點A耦接於驅動單元1104，其中開關單元1108係為一N型金氧半電晶體(NMOS)，以及該NMOS之閘極係耦接於反相單元1114之輸出端，該NMOS之汲極係耦接於參考點A，並且該NMOS之源極係耦接於電容單元1110。電容單元1110係耦接於開關單元1108與第二電壓源VDD之間，其中電容單元1110可以為一具有薄閘氧化層的金氧半電容。其中，在一正常操作條件下，參考點A(亦即反相單元1116之輸入端)為一低電壓準位，因此，反相單元1114之輸出端會產生一低電壓準位以及反相單元1112之輸出端會產生一高電壓準位，所以開關單元1108(亦即該NMOS)以及箝制單元1102(亦即該PMOS)都會分別被關閉。換句話說，在該正常操作條件下， 驅動單元1104會控制開關單元1108處於不導通之狀態，以使得電容單元1110不會有電流經過，所以本發明可以降低或消除電容單元1110之閘極漏電流，並且避免閘極漏電流造成的問題。此外，在一靜電放電條件下，參考點A(亦即反相單元1116之輸入端)剛開始會具有相對於第一電壓源VSS的一高電壓準位。因此，反相單元1114之輸出端會產生一高電壓準位以及反相單元1112之輸出端會產生一低電壓準位，藉此分別啟動開關單元1108(亦即該NMOS)以及箝制單元1102(亦即該PMOS)，提供自第二電壓源VDD至第一電壓源VSS之間的低阻抗路徑，以排除ESD電流。換句話說，在該靜電放電條件下，驅動單元1104控制開關單元1108處於導通之狀態(也就是開關單元1108會因靜電放電而觸發為導通之狀態)，以使得靜電放電防護電路1100具有正常的靜電放電防護功能。另外，在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，反相單元的數量可以依據不同電路設計的需求而改變。
請參考第12圖，其係為依據本發明之一第十實施例的靜電放電防護電路1200的簡化方塊示意圖，其中靜電放電防護電路1200係為一電容電阻電源軌線間靜電放電防護電路(CR-based power-rail ESD clamp circuit)，靜電放電防護電路1200包含有：一箝制單元1202、一驅動單元1204、一電阻單元1206、一開關單元1208以及一電容單元1210。箝制單元1202係耦接於一第一電壓源VSS與一第二電壓源VDD之間，其中箝制單元1202係為一P型金氧半電晶體(PMOS)，並且驅動單元1204係耦接於箝制單元1202與一參考點A之間，其中驅動單元1204包含有3個反相單元1212、1214、1216。電阻單元1206係耦接於第一電壓源VSS與參考點A之間，並且開關單元1208係經由參考點A耦接於驅動單元1204，其中開關單元1208係為一傳輸閘極(transmission gate)。電容單元1210係耦接於開關單元1208與第二電壓源VDD之間，其中電容單元1210可以為一具有薄閘氧化層的金氧半電容。其 中，在一正常操作條件下，參考點A(亦即反相單元1216之輸入端)為一低電壓準位，因此，反相單元1214之輸出端會產生一低電壓準位以及反相單元1212之輸出端會產生一高電壓準位，所以開關單元1208(亦即該傳輸閘極)以及箝制單元1202(亦即該PMOS)都會分別被關閉。換句話說，在該正常操作條件下，驅動單元1204會控制開關單元1208處於不導通之狀態，以使得電容單元1210不會有電流經過，所以本發明可以降低或消除電容單元1210之閘極漏電流，並且避免閘極漏電流造成的問題。此外，在一靜電放電條件下，參考點A(亦即反相單元1216之輸入端)剛開始會具有相對於第一電壓源VSS的一高電壓準位。因此，反相單元1214之輸出端會產生一高電壓準位以及反相單元1212之輸出端會產生一低電壓準位，藉此分別啟動開關單元1208(亦即該傳輸閘極)以及箝制單元1202(亦即該PMOS)，提供自第二電壓源VDD至第一電壓源VSS之間的低阻抗路徑，以排除ESD電流。換句話說，在該靜電放電條件下，驅動單元1204控制開關單元1208處於導通之狀態(也就是開關單元1208會因靜電放電而觸發為導通之狀態)，以使得靜電放電防護電路1200具有正常的靜電放電防護功能。另外，在此請注意，上述的實施例僅作為本發明的舉例說明，而不是本發明的限制條件，舉例來說，反相單元的數量可以依據不同電路設計的需求而改變。
綜上所述，相較於先前技術，由於本發明所揭露的靜電放電防護電路可正常操作條件下控制該開關單元處於不導通之狀態，以使得該電容單元不會有電流經過，所以本發明可以降低或消除電容單元之閘極漏電流，並且避免閘極漏電流造成靜電放電防護電路的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300‧‧‧靜電放電防護電路
302‧‧‧箝制單元
304‧‧‧驅動單元
306‧‧‧電阻單元
308‧‧‧開關單元
310‧‧‧電容單元
A‧‧‧參考點

Claims (10)

  1. 一種靜電放電防護電路，包含有：一箝制單元，耦接於一第一電壓源與一第二電壓源之間；一驅動單元，耦接於該箝制單元與一參考點之間；一電阻單元，耦接於該第一電壓源與該參考點之間；一開關單元，經由該參考點耦接於該驅動單元；以及一電容單元，耦接於該開關單元與該第二電壓源之間；其中在一正常操作條件下，該驅動單元控制該開關單元處於不導通之狀態，以及在一靜電放電條件下，該驅動單元控制該開關單元處於導通之狀態。
  2. 如申請專利範圍第1項所述之靜電放電防護電路，另包含有：至少一緩衝單元，耦接於該開關單元與該驅動單元之間。
  3. 如申請專利範圍第1項所述之靜電放電防護電路，其中該驅動單元包含有：複數個反相單元，耦接於該開關單元與該箝制單元之間。
  4. 如申請專利範圍第1項所述之靜電放電防護電路，其中該開關單元係為一N型金氧半電晶體(NMOS)、一P型金氧半電晶體(PMOS)或一傳輸閘極(transmission gate)。
  5. 如申請專利範圍第1項所述之靜電放電防護電路，其中該電容單元係為一具有薄閘氧化層的金氧半電容。
  6. 如申請專利範圍第1項所述之靜電放電防護電路，其中該第一電壓源之電 壓係大於該第二電壓源之電壓，以及該靜電放電防護電路係為一電阻電容電源軌線間靜電放電防護電路(RC-based power-rail ESD clamp circuit)。
  7. 如申請專利範圍第6項所述之靜電放電防護電路，其中該箝制單元係為一N型金氧半電晶體(NMOS)。
  8. 如申請專利範圍第1項所述之靜電放電防護電路，其中該第二電壓源之電壓係大於該第一電壓源之電壓，以及該靜電放電防護電路係為一電容電阻電源軌線間靜電放電防護電路(CR-based power-rail ESD clamp circuit)。
  9. 如申請專利範圍第8項所述之靜電放電防護電路，其中該箝制單元係為一P型金氧半電晶體(PMOS)。
  10. 一種靜電放電防護電路，包含有：一箝制單元，耦接於一第一電壓源與一第二電壓源之間；一驅動單元，耦接於該箝制單元與一參考點之間；一電阻單元，耦接於該第一電壓源與該參考點之間；一開關單元，耦接於該驅動單元；以及一電容單元，耦接於該開關單元與該第二電壓源之間；其中該開關單元耦接於該電阻單元與該電容單元之間，且在一正常操作條件下，該驅動單元控制該開關單元處於不導通之狀態，以及在一靜電放電條件下，該驅動單元控制該開關單元處於導通之狀態。
TW102140305A 2013-11-06 2013-11-06 靜電放電防護電路 TWI504090B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102140305A TWI504090B (zh) 2013-11-06 2013-11-06 靜電放電防護電路
US14/463,648 US9685780B2 (en) 2013-11-06 2014-08-19 ESD protection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102140305A TWI504090B (zh) 2013-11-06 2013-11-06 靜電放電防護電路

Publications (2)

Publication Number Publication Date
TW201519548A true TW201519548A (zh) 2015-05-16
TWI504090B TWI504090B (zh) 2015-10-11

Family

ID=53006864

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102140305A TWI504090B (zh) 2013-11-06 2013-11-06 靜電放電防護電路

Country Status (2)

Country Link
US (1) US9685780B2 (zh)
TW (1) TWI504090B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015100398A1 (de) * 2015-01-13 2016-07-14 Infineon Technologies Ag Vorrichtung mit Chip und integrierter Schaltung
US10396550B2 (en) 2016-09-30 2019-08-27 Texas Instruments Incorporated ESD protection charge pump active clamp for low-leakage applications
CN112582392B (zh) * 2019-09-30 2024-10-22 中芯国际集成电路制造(上海)有限公司 静电保护电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4797899A (en) 1986-12-15 1989-01-10 Maxim Integrated Products, Inc. Integrated dual charge pump power supply including power down feature and rs-232 transmitter/receiver
US5946177A (en) 1998-08-17 1999-08-31 Motorola, Inc. Circuit for electrostatic discharge protection
US6385021B1 (en) 2000-04-10 2002-05-07 Motorola, Inc. Electrostatic discharge (ESD) protection circuit
US6455902B1 (en) * 2000-12-06 2002-09-24 International Business Machines Corporation BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications
TW538522B (en) * 2002-05-15 2003-06-21 Winbond Electronics Corp Fast-triggered static charge protection circuit and its method
US6724603B2 (en) 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
US6989979B1 (en) 2003-09-22 2006-01-24 Pericom Semiconductor Corp. Active ESD shunt with transistor feedback to reduce latch-up susceptibility
US7755871B2 (en) * 2007-11-28 2010-07-13 Amazing Microelectronic Corp. Power-rail ESD protection circuit with ultra low gate leakage
JP2010003982A (ja) * 2008-06-23 2010-01-07 Fujitsu Ltd 電気回路
US8514532B2 (en) * 2009-06-18 2013-08-20 Conexant Systems, Inc. Electrostatic discharge protection circuit
US8243404B2 (en) * 2009-08-18 2012-08-14 Faraday Technology Corp. ESD protection circuit with merged triggering mechanism
US8422180B2 (en) * 2009-12-17 2013-04-16 Faraday Technology Corp. High-voltage-tolerant ESD clamp circuit with low leakage current fabricated by low-voltage CMOS process
CN102222892A (zh) 2011-06-14 2011-10-19 北京大学 低漏电型电源钳位esd保护电路
KR101901869B1 (ko) * 2011-11-10 2018-09-28 삼성전자주식회사 Ｅｓｄ 보호 기능을 강화한 디스플레이 구동 장치 및 디스플레이 시스템
KR101885334B1 (ko) * 2012-01-18 2018-08-07 삼성전자 주식회사 정전기 방전 보호 회로

Also Published As

Publication number Publication date
US9685780B2 (en) 2017-06-20
US20150124361A1 (en) 2015-05-07
TWI504090B (zh) 2015-10-11

Similar Documents

Publication Publication Date Title
JP5955924B2 (ja) 静電放電保護回路
CN103219720B (zh) 电源箝制静电放电防护电路
US7755871B2 (en) Power-rail ESD protection circuit with ultra low gate leakage
US9172244B1 (en) Self biased electro-static discharge clamp (ESD) for power rail
CN102820292A (zh) 半导体集成电路
TWI765956B (zh) 半導體裝置
TW201929182A (zh) 靜電放電保護裝置
CN102195614B (zh) 静电放电保护电路的延迟电路及其保护的方法和集成电路
TW201507307A (zh) 靜電放電箝制電路
TW201906268A (zh) 電源保護電路
JP6521792B2 (ja) 半導体装置
JP2013055102A (ja) 半導体集積回路及び保護回路
WO2017157117A1 (zh) 一种应用于集成电路的静电放电esd保护电路
TWI504090B (zh) 靜電放電防護電路
CN108599130B (zh) 一种具有防反接电路的esd保护电路及其实现方法
CN107894933B (zh) 支持冷备份应用的cmos输出缓冲电路
CN110120659B (zh) 静电放电保护装置
CN104638622A (zh) 静电放电保护电路
TWI658552B (zh) 半導體裝置
CN101938118A (zh) 具有多重电源区域集成电路的静电放电防护电路
TWI867480B (zh) 靜電放電保護電路及其操作方法
CN107346769A (zh) 静电放电保护装置
TWI449158B (zh) 具有多重電源區域積體電路之靜電放電防護電路
CN105047664B (zh) 静电保护电路及3d芯片用静电保护电路
CN107306129B (zh) 集成电路的输出级电路