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TW201517280A - 具有一電流分散層的半導體裝置 - Google Patents

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TW201517280A
TW201517280A TW103132520A TW103132520A TW201517280A TW 201517280 A TW201517280 A TW 201517280A TW 103132520 A TW103132520 A TW 103132520A TW 103132520 A TW103132520 A TW 103132520A TW 201517280 A TW201517280 A TW 201517280A
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drift layer
diode
jbs diode
dispersion
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TW103132520A
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English (en)
Inventor
Brunt Edward Robert Van
Vipindas Pala
Lin Cheng
qing-chun Zhang
Original Assignee
Cree Inc
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Publication date
Priority claimed from US14/032,718 external-priority patent/US10868169B2/en
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Abstract

本發明揭示一種半導體裝置，其包含：一基板；一漂移層，其位於該基板上；一分散層，其位於該漂移層上；及一對接面植入物，其位於與該漂移層對置之該分散層之一表面中。一陽極覆蓋與該漂移層對置之該分散層之該表面，且一陰極覆蓋與該漂移層對置之該基板之一表面。可藉由包含該分散層而在該半導體裝置之接通狀態電阻與該裝置中之峰值電場之間達成一較佳平衡，藉此改良該半導體裝置之效能。

Description

具有一電流分散層的半導體裝置 [相關申請案]
本申請案係2013年9月20日申請之美國專利申請案第14/032,718號之一部分接續申請案，該案之全文以引用的方式併入本文中。本申請案係相關於名稱為「MONOLITHICALLY INTEGRATED VERTICAL POWER TRANSISTOR AND BYPASS DIODE」之同時申請之美國專利申請案第14/255,405號，該案之全文以引用的方式併入本文中。
本發明係關於包含一整合旁通二極體之功率電晶體。
功率電晶體裝置通常用於輸送大電流且支援高電壓。一功率電晶體裝置之一實例係功率金屬氧化物半導體場效電晶體(MOSFET)。一功率MOSFET具有一垂直結構，其中一源極接點及一閘極接點位於藉由形成於一基板上之一漂移層而與一汲極接點分離之MOSFET裝置之一第一表面上。垂直MOSFET有時稱為垂直擴散MOSFET(VDMOSFET)或雙擴散MOSFET(DMOSFET)。歸因於功率MOSFET之垂直結構，一功率MOSFET之額定電壓依據漂移層之摻雜位準及厚度而變化。據此，可使用一相對較小佔用面積來達成高電壓功率MOSFET。
圖1展示一習知功率MOSFET裝置10。習知功率MOSFET裝置10 包含：一N型摻雜基板12；一N型摻雜漂移層14，其形成於基板12上；一或多個接面植入物16，其位於與基板12對置之漂移層14之表面中；及一N型摻雜接面閘極場效電晶體(JFET)區域18，其位於接面植入物16之各者之間。接面植入物16之各者藉由一離子植入程序而形成，且包含一P型摻雜深井區域20、一P型摻雜基極區域22及一N型摻雜源極區域24。各深井區域20從與基板12對置之漂移層14之一角隅朝向基板12向下延伸且朝向漂移層14之中心向內延伸。深井區域20可被均勻地形成或包含一或多個突出區域。沿深井區域20之各者之內邊緣之一部分從與基板12對置之漂移層14之表面朝向基板12向下垂直地形成各基極區域22。各源極區域24形成於與基板12對置之漂移層14之表面上之一淺部分中，且橫向地延伸以與深井區域20及基極區域22之一部分重疊，且未延伸超過深井區域20及基極區域22之任一者。JFET區域18界定接面植入物16之各者之間之一通道寬度26。
一閘極氧化層28定位於與基板12對置之漂移層14之表面上，且橫向地延伸於各源極區域24之表面之一部分之間，使得閘極氧化層28與接面植入物16中之各源極區域24之表面部分重疊且運行於接面植入物16之各源極區域24之表面之間。一閘極接點30定位於閘極氧化層28之頂部上。兩個源極接點32各定位於與基板12對置之漂移層14之表面上，使得源極接點32之各者分別與接面植入物之一者之源極區域24及深井區域20兩者部分重疊，且不接觸閘極氧化層28或閘極接點30。一汲極接點34位於與漂移層14對置之基板12之表面上。
一般技術者應瞭解，習知功率MOSFET裝置10之結構包含源極接點32與汲極接點34之間之一內建反並聯本體二極體，其由深井區域20之各者與漂移層14之間之接面形成。該內建反並聯本體二極體可藉由阻礙裝置之切換速度而負面影響習知功率MOSFET裝置10之效能，如下文將進一步詳細討論。
在操作中，當將低於習知功率MOSFET裝置10之臨限電壓之一偏壓電壓施加至閘極接點30且對各深井區域20與漂移層14之間之接面加反向偏壓時，習知功率MOSFET裝置10處於一切斷狀態中。在習知功率MOSFET裝置10之該切斷狀態中，源極接點32與汲極接點34之間之任何電壓由漂移層14支援。歸因於習知功率MOSFET裝置10之垂直結構，可將大電壓置於源極接點32與汲極接點34之間且不損壞裝置。
圖2A展示習知功率MOSFET裝置10處於一接通操作狀態(第一象限)中時之該裝置之操作。當相對於源極接點32將一正電壓施加至之習知功率MOSFET裝置10之汲極接點34且閘極電壓增大至高於裝置之臨限電壓時，一反轉層通道36形成於閘極接點30下方之漂移層14之表面處，藉此使習知功率MOSFET裝置10處於一接通狀態中。在習知功率MOSFET裝置10之該接通狀態中，允許電流(由圖2A中之陰影區域展示)在裝置中從汲極接點34流動至源極接點32之各者。由形成於深井區域20、基極區域22及漂移層14之間之接面呈現之一電場將JFET區域18中之電流流動壓縮至具有一JFET通道寬度40之一JFET通道38中。在與反轉層通道36之某一擴展距離42處，當由接面植入物16呈現之電場減小時，電流之流動被橫向地分佈或散開於漂移層14中，如圖2A中所展示。JFET通道寬度40及擴展距離42判定習知功率MOSFET裝置10之內部電阻，藉此指定裝置之效能。習知功率MOSFET裝置10大體上需要3微米或更寬之一通道寬度26以在裝置適當操作時維持一適當JFET通道寬度40及擴展距離42。
圖2B展示習知功率MOSFET裝置10在第三象限中操作時之該裝置之操作。當將低於裝置之臨限電壓之一電壓施加至習知功率MOSFET裝置10之閘極接點28且相對於裝置之汲極接點34將一正電壓施加至源極接點32時，電流將從源極接點32流動通過各自深井區域26而至漂移層14中。換言之，電流將流動通過習知功率MOSFET裝置10之各內建 反並聯本體二極體。
如上文所討論，一內建反並聯本體二極體位於習知功率MOSFET裝置10之源極接點32與汲極接點34之間。明確言之，該內建反並聯本體二極體由P型摻雜深井區域26之各者與N型摻雜漂移層14之間之P-N接面形成。該內建反並聯本體二極體係一相對較慢之少數載子裝置。據此，一旦在一正向偏壓操作模式中啟動該內建反並聯本體二極體，則即使在一偏壓電壓不再存在於習知功率MOSFET裝置10之閘極接點30處之後，多數載子仍可逗留於裝置中。該內建反並聯本體二極體之少數載子在其各自區域中重組所消耗之時間稱為反向恢復時間。在該內建反並聯本體二極體之反向恢復時間期間，逗留之少數載子可藉由允許電流從汲極接點34流動至源極接點32而防止習知功率MOSFET裝置10進入一切斷操作狀態。因此，習知功率MOSFET裝置10之切換速度會受限於該內建反並聯本體二極體之反向恢復時間。
由內建反並聯本體二極體施加之切換速度上限之習知解決方案已聚焦於將一外部高速旁通二極體放置於一功率MOSFET裝置之源極接點與汲極接點之間。圖3展示連接至一外部旁通二極體44之習知功率MOSFET裝置10。一般技術者應瞭解，由於由此一裝置給予之低正向電壓、低洩漏電流及可忽略之反向恢復時間，外部旁通二極體44可選擇為一接面障壁肖特基(JBS)二極體。外部旁通二極體包含一陽極46、一陰極48、一漂移層50及一或多個接面障壁區域52。外部旁通二極體44之陽極46耦合至習知功率MOSFET裝置10之源極接點32。外部旁通二極體44之陰極48耦合至習知功率MOSFET裝置10之汲極接點34。由漂移層50使陽極46與陰極48彼此分離。接面障壁區域52位於與陽極46接觸之漂移層50之表面上，且彼此橫向地分離。
一般技術者應瞭解，JBS二極體組合一肖特基(Schottky)二極體之所要低正向電壓與一傳統P-N接面二極體之低反向洩漏電流。在操作 中，當將低於習知功率MOSFET裝置10之臨限電壓之一偏壓電壓施加至裝置之閘極接點30且對各深井區域20與漂移層14之間之接面加反向偏壓時，習知功率MOSFET裝置10處於一切斷狀態中且外部旁通二極體44處於一反向偏壓操作模式中。在外部旁通二極體44之該反向偏壓操作模式中，亦對形成於外部旁通二極體44之漂移層50與接面障壁區域52之間之P-N接面之各者加反向偏壓。各反向偏壓接面產生有效地擴展以佔據接面障壁區域52之各者之間之空間的一電場。所得空乏區域夾止存在於裝置中之任何反向洩漏電流。
圖4A展示習知功率MOSFET裝置10處於一接通操作狀態(第一象限)中時之包含外部旁通二極體44之習知功率MOSFET裝置10之操作。當相對於源極接點32將一正電壓施加至習知功率MOSFET裝置10之汲極接點34且閘極電壓增大至高於臨限電壓時，一反轉層通道36形成於閘極接點30下方之漂移層14之表面處，藉此使習知功率MOSFET裝置10處於一接通操作狀態(第一象限)中且使外部旁通二極體44處於一反向偏壓操作模式中。在習知功率MOSFET裝置10之該接通操作狀態(第一象限)中，電流依實質上類似於圖2A中所展示之方式之一方式流動。另外，由於對外部旁通二極體44加反向偏壓，所以電流不會流動通過裝置。
圖4B展示習知功率MOSFET裝置10在第三象限中操作且外部旁通二極體44在一正向偏壓操作模式中操作時之包含外部旁通二極體44之習知功率MOSFET裝置10之操作。當將低於習知功率MOSFET裝置10之臨限電壓之一偏壓電壓施加至閘極接點30且相對於汲極接點34將一正電壓施加至源極接點32時，習知功率MOSFET裝置10開始在第三象限中操作，且外部旁通二極體44處於一正向偏壓操作模式中。在外部旁通二極體44之該正向偏壓操作模式中，電流(由圖4中之陰影區域展示)將從陽極46流動通過漂移層50之一或多個通道54，通道54之各者 具有由產生於接面障壁區域52之各者與漂移層50之間之一電場判定之一通道寬度56。在與外部旁通二極體44之陽極46之某一擴展距離58處，由接面障壁區域52之各者與漂移層50之間之接面呈現之該電場變弱，且電流橫向地散開以填充漂移層50。最後，將電流輸送至外部旁通二極體44之陰極48。雖然外部旁通二極體44建立用於源極接點32與汲極接點34之間之電流流動之一低阻抗路徑，但少量電流仍可流動通過習知功率MOSFET裝置10，如圖4B中所展示。
當習知功率MOSFET裝置10在第三象限中操作時，藉由建立用於圍繞內建反並聯本體二極體之電流流動之一高速低阻抗路徑而使僅少量少數載子累積於內建反並聯本體二極體中。可藉由減少累積於裝置中之少數載子之數目而實質上減少內建反並聯本體二極體之反向恢復時間。據此，習知功率MOSFET裝置10之切換時間不再受限於內建反並聯本體二極體之反向恢復時間。
雖然有效地提高由習知功率MOSFET裝置10之內建反並聯本體二極體施加之切換速度上限，但外部旁通二極體44會增大習知功率MOSFET裝置10之接通狀態電阻以及寄生電容，藉此使裝置之效能降級。另外，外部旁通二極體44將消耗習知功率MOSFET裝置10整合於其中之一裝置之寶貴面積。
明確言之，外部旁通二極體44係一習知JBS二極體，歸因於習知JBS二極體固有之一或多個設計約束，習知JBS二極體會增大習知功率MOSFET裝置10之接通狀態電阻。習知JBS二極體通常經設計以減輕接面障壁區域52之各者之間之一電場之存在，該電場在碳化矽(SiC)JBS二極體中可尤其高。一般技術者應瞭解，存在於位於接面障壁區域52之各者之間之一大電場可導致漂移層50之晶體結構受損，藉此使外部旁通二極體44之效能降級或引起裝置完全失效。減小產生於接面植入物之各者之間之電場之一方式係減小接面植入物52之間之距 離(WSCH)。然而，電場之此一減小以外部旁通二極體44之接通電阻為代價，外部旁通二極體44之接通電阻隨著接面植入物52之間之距離(WSCH)減小而增大。據此，必須在該兩個參數之間達成一平衡以導致外部旁通二極體44之次最佳效能。一般而言，一習知JBS二極體中之接面植入物52之間之距離(WSCH)大於3μm以維持裝置之所要接通電阻特性。據此，需要具有一減小電場及改良接通電阻之一JBS二極體，且進一步需要具有一高切換速度、一低接通狀態電阻、一低寄生電容及一緊湊外型尺寸之一功率MOSFET裝置。
本發明係關於接面障壁肖特基(JBS)二極體及其製造方法。根據一實施例，一種半導體裝置包含：一基板；一漂移層，其位於該基板上；一分散層，其位於該漂移層上；及一對接面植入物，其位於與該漂移層對置之該分散層之一表面中。一陽極覆蓋與該漂移層對置之該分散層之該表面，且一陰極覆蓋與該漂移層對置之該基板之一表面。可藉由包含該分散層而在該半導體裝置之接通狀態電阻與該裝置中之峰值電場之間達成一較佳平衡，藉此改良該半導體裝置之效能。
根據一實施例，一種製造一半導體裝置之方法包含：在一基板上生長一漂移層；在該漂移層上生長一分散層；在與該漂移層對置之該分散層之一表面中植入一對接面障壁區域；在與該漂移層對置之該分散層之該表面上提供一陽極接點；及在與該漂移層對置之該基板之一表面上提供一陰極接點。可藉由提供該分散層而在該半導體裝置之接通狀態電阻與該裝置中之峰值電場之間達成一較佳平衡，藉此改良該半導體裝置之效能。
根據一實施例，一種JBS二極體包含：一基板；一漂移層，其位於該基板上；一分散層，其位於該漂移層上；及一對接面障壁區域，其位於與該漂移層對置之該分散層之一表面中。包含該分散層可減小 該JBS二極體之接通狀態電阻且進一步允許該JBS二極體之洩漏電流保持小於150nA/cm2，藉此改良該JBS二極體之效能。
根據一實施例，一種半導體裝置包括：一基板；一漂移層，其位於該基板上；及一分散層，其位於該漂移層上。該分散層包含一對溝渠，其從與該漂移層對置之該分散層之一表面朝向該漂移層向下延伸至該分散層中。一對接面植入物位於該等溝渠之各者中。一陽極接點位於與該漂移層對置之該分散層之表面上且位於該等溝渠之各者中。一陰極接點位於與該漂移層對置之該基板之一表面上。該分散層允許在該半導體裝置之接通狀態電阻與該裝置中之峰值電場之間達成一較佳平衡，藉此改良該半導體裝置之效能。
根據一實施例，一種製造一半導體裝置之方法包含：在一基板上生長一漂移層；在該漂移層上生長一分散層；在與該漂移層對置之該分散層之表面上蝕刻一對溝渠，該對溝渠朝向該漂移層延伸至該分散層中；在該等溝渠中植入一對接面植入物；在與該漂移層對置之該分散層之該表面上及在該等溝渠中提供一陽極接點；及在與該漂移層對置之該基板之一表面上提供一陰極接點。可藉由提供該分散層而在該半導體裝置之接通狀態電阻與該裝置中之峰值電場之間達成一較佳平衡，藉此改良該半導體裝置之效能。
熟習技術者將在結合附圖閱讀較佳實施例之以下詳細描述之後瞭解本發明之範疇且實現本發明之額外態樣。
10‧‧‧功率金屬氧化物半導體場效電晶體(MOSFET)裝置
12‧‧‧N型摻雜基板
14‧‧‧N型摻雜漂移層
16‧‧‧接面植入物
18‧‧‧N型摻雜接面閘極場效電晶體(JFET)區域
20‧‧‧P型摻雜深井區域
22‧‧‧P型摻雜基極區域
24‧‧‧N型摻雜源極區域
26‧‧‧通道寬度/深井區域
28‧‧‧閘極氧化層
30‧‧‧閘極接點
32‧‧‧源極接點
34‧‧‧汲極接點
36‧‧‧反轉層通道
38‧‧‧接面閘極場效電晶體(JFET)通道
40‧‧‧接面閘極場效電晶體(JFET)通道寬度
42‧‧‧擴展距離
44‧‧‧外部旁通二極體
46‧‧‧陽極
48‧‧‧陰極
50‧‧‧漂移層
52‧‧‧接面障壁區域/接面植入物
54‧‧‧通道
56‧‧‧通道寬度
58‧‧‧擴展距離
60‧‧‧垂直場效電晶體(FET)裝置
62‧‧‧整合旁通二極體
64‧‧‧基板
66‧‧‧漂移層
68‧‧‧分散層
70‧‧‧接面植入物
72‧‧‧接面閘極場效電晶體(JFET)區域
74‧‧‧深井區域
76‧‧‧基極區域
78‧‧‧源極區域
80‧‧‧通道寬度
82‧‧‧閘極氧化層
84‧‧‧閘極接點
86‧‧‧源極接點
88‧‧‧汲極接點
90‧‧‧陽極
92‧‧‧陰極
94‧‧‧接面閘極場效電晶體(JFET)區域
96‧‧‧深接面障壁區域
98‧‧‧通道寬度
100‧‧‧反轉層通道
102‧‧‧接面閘極場效電晶體(JFET)通道
104‧‧‧接面閘極場效電晶體(JFET)通道寬度
106‧‧‧擴展距離
108‧‧‧接面閘極場效電晶體(JFET)通道
110‧‧‧接面閘極場效電晶體(JFET)通道寬度
112‧‧‧擴展距離
114‧‧‧通道再生長層
116‧‧‧垂直場效電晶體(FET)裝置
118‧‧‧接面植入物
120‧‧‧接面閘極場效電晶體(JFET)區域
122‧‧‧深井區域
124‧‧‧基極區域
126‧‧‧源極區域
128‧‧‧閘極氧化層
130‧‧‧閘極接點
132‧‧‧源極接點
134‧‧‧汲極接點
136‧‧‧通道再生長層
138‧‧‧接面障壁肖特基(JBS)二極體
140‧‧‧基板
142‧‧‧漂移層
144‧‧‧分散層
146‧‧‧接面障壁區域
148‧‧‧陽極
150‧‧‧陰極
200‧‧‧步驟
202‧‧‧步驟
206‧‧‧步驟
208‧‧‧步驟
210‧‧‧步驟
212‧‧‧步驟
214‧‧‧步驟
216‧‧‧步驟
300‧‧‧步驟
302‧‧‧步驟
304‧‧‧步驟
306‧‧‧步驟
400‧‧‧步驟
402‧‧‧步驟
404‧‧‧步驟
406‧‧‧步驟
408‧‧‧步驟
併入本說明書中且構成本說明書之一部分的附圖繪示本發明之若干態樣，且與[實施方式]一起用於解釋本發明之原理。
圖1展示一習知功率金屬氧化物半導體場效電晶體(MOSFET)裝置之一圖示。
圖2A展示圖1中所展示之習知功率MOSFET裝置處於一接通操作 狀態中時之該裝置之操作之細節。
圖2B展示在第三象限中操作圖1中所展示之習知功率MOSFET裝置時之該裝置之操作之細節。
圖3展示附接至一外部旁通二極體之圖1中所展示之習知功率MOSFET裝置之一圖示。
圖4A展示習知功率MOSFET裝置處於一接通操作狀態中時之該裝置及附接外部旁通二極體之操作之細節。
圖4B展示在第三象限中操作習知功率MOSFET裝置時之該習知功率MOSFET裝置及附接外部旁通二極體之操作之細節。
圖5展示根據本發明之一實施例之一垂直場效電晶體(FET)裝置及整合旁通二極體。
圖6A展示根據本發明之一實施例之垂直FET裝置及整合旁通二極體之操作之細節。
圖6B展示根據本發明之一實施例之垂直FET裝置及整合旁通二極體之操作之細節。
圖7展示根據本發明之一額外實施例之一垂直FET裝置及整合旁通二極體之一圖示。
圖8展示根據本發明之一實施例之一雙垂直FET裝置及整合旁通二極體之一圖示。
圖9展示根據本發明之一實施例之一溝渠垂直FET裝置及整合旁通二極體之一圖示。
圖10展示根據本發明之一額外實施例之圖9中所展示之溝渠垂直FET及整合旁通二極體之一圖示。
圖11展示根據本發明之一額外實施例之圖9中所展示之溝渠垂直FET及整合旁通二極體之一圖示。
圖12展示根據本發明之一實施例之用於製造圖5中所展示之垂直 FET裝置及整合旁通二極體之一程序。
圖13至圖20繪示用於製造垂直FET裝置及整合旁通二極體之圖12中所描述之程序。
圖21展示根據本發明之一實施例之一接面障壁肖特基(JBS)二極體。
圖22展示根據本發明之一實施例之用於製造圖21中所展示之JBS二極體之一程序。
圖23A至圖23D繪示用於製造JBS二極體之圖22中所描述之程序。
圖24展示根據本發明之一額外實施例之一JBS二極體。
圖25展示根據本發明之一實施例之用於製造圖24中所展示之JBS二極體之一程序。
圖26A至圖26E繪示用於製造JBS二極體之圖25中所描述之程序。
下文所闡述之實施例表示使熟習技術者能夠實踐實施例且繪示實踐實施例之最佳模式所需之資訊。在鑑於附圖閱讀以下描述之後，熟習技術者將瞭解本發明之概念且將認知本文中未特別提出之此等概念之應用。應瞭解，此等概念及應用落於本發明及附屬技術方案之範疇內。
應瞭解，雖然術語「第一」、「第二」等等在本文中可用於描述各種元件，但此等元件不應受限於此等術語。此等術語僅用於使元件彼此區別。例如，在不背離本發明之範疇之情況下，一第一元件可稱為一第二元件，且類似地，一第二元件可稱為一第一元件。如本文所使用，術語「及/或」包含相關聯列項之一或多者之任何及所有組合。
應瞭解，當一元件(諸如一層、區域或基板)被稱為「在另一元件上」或「延伸至另一元件上」時，其可直接在另一元件上或直接延伸 至另一元件上，或亦可存在介入元件。相比而言，當一元件被稱為「直接在另一元件上」或「直接延伸至另一元件上」時，不存在介入元件。同樣地，應瞭解，當一元件(諸如一層、區域或基板)被稱為「在另一元件上方」或「在另一元件上方延伸」時，其可直接在另一元件上方或直接在另一元件上方延伸，或亦可存在介入元件。相比而言，當一元件被稱為「直接在另一元件上方」或「直接在另一元件上方延伸」時，不存在介入元件。亦應瞭解，當一元件被稱為「連接」或「耦合」至另一元件時，其可直接連接或耦合至另一元件或可存在介入元件。相比而言，當一元件被稱為「直接連接」或「直接耦合」至另一元件時，不存在介入元件。
相對術語(諸如「下方」或「上方」、或「上」或「下」、或「水平」或「垂直」)在本文中可用於描述一元件、層或區域與另一元件、層或區域之一關係，如圖中所繪示。應瞭解，此等術語及上文所討論之術語意欲涵蓋裝置之不同定向以及圖中所描繪之定向。
本文所使用之術語僅用於描述特定實施例且不意欲限制本發明。如本文所使用，若無另外清楚指示，則單數形式「一」及「該」意欲亦包含複數形式。應進一步瞭解，本文所使用之術語「包括」及/或「包含」特指存在所陳述之特徵、整體、步驟、操作、元件及/或組件，但不排除存在或新增一或多個其他特徵、整體、步驟、操作、元件、組件及/或其等之群組。
若無另外定義，則本文所使用之所有術語(器包含科技術語)具有與本發明所屬技術之一般者所瞭解之一般含義相同之含義。應進一步瞭解，若本文無明確定義，則本文所使用之術語應被解譯為具有與其在本說明書之內文及相關技術中之含義一致之一含義且不會被解譯為一理想化或過度正式意義。
現轉至圖5，圖中展示包含一單體整合旁通二極體62之一垂直場 效電晶體(FET)裝置60。垂直FET裝置60包含：一基板64；一漂移層66，其形成於基板64上；一分散層68，其形成於漂移層66上；一或多個接面植入物70，其位於與漂移層66對置之分散層68之表面中；及一接面閘極場效電晶體(JFET)區域72，其位於接面植入物70之各者之間。接面植入物70之各者可藉由一離子植入程序而形成，且包含一深井區域74、一基極區域76及一源極區域78。各深井區域74從與漂移層66對置之分散層68之一角隅朝向漂移層66向下延伸且朝向分散層68之中心向內延伸。深井區域74可被均勻地形成或包含一或多個突出區域。沿深井區域74之各者之內邊緣之一部分從與漂移層66對置之分散層68之表面朝向漂移層66向下垂直地形成各基極區域76。各源極區域78形成於與漂移層66對置之分散層68之表面上之一淺部分中，且橫向地延伸以與深井區域74及基極區域76之一部分重疊，且未延伸超過深井區域74及基極區域76之任一者。JFET區域72界定接面植入物70之各者之間之一通道寬度80。
一閘極氧化層82定位於與漂移層66對置之分散層68之表面上，且橫向地延伸於各源極區域78之表面之一部分之間，使得閘極氧化層82與接面植入物70中之各源極區域78之表面部分重疊且運行於接面植入物70之各源極區域78之表面之間。一閘極接點84定位於閘極氧化層82之頂部上。兩個源極接點86各定位於與漂移層66對置之分散層68之表面上，使得源極接點86之各者分別與接面植入物70之各者之源極區域78及深井區域74兩者部分重疊，且不接觸閘極氧化層82或閘極接點84。一汲極接點88位於與漂移層66對置之基板64之表面上。
整合旁通二極體62形成於相同半導體晶粒上之垂直FET裝置60相鄰處。整合旁通二極體62包含基板64、漂移層66、分散層68、深井區域74之一者、一陽極90、一陰極92、一JFET區域94及一深接面障壁區域96。陽極90在與漂移層66對置之分散層68之一表面上與垂直FET 裝置60之源極接點86之一者接合。陰極92在與漂移層66對置之基板64之一表面上與垂直FET裝置60之汲極接點88接合。由JFET區域94使深接面障壁區域96與垂直FET裝置60之深井區域74分離。JFET區域94界定共用深井區域74與深接面障壁區域96之間之一通道寬度98。
共用深井區域74有效地用作垂直FET裝置60之一深井區域及整合旁通二極體62之一接面障壁區域兩者。藉由在垂直FET裝置60與整合旁通二極體62之間共用深井區域74之一者，由共用深井區域74與分散層68之間之接面形成之內建反並聯本體二極體有效再用於形成整合旁通二極體62之接面障壁區域之一者。
一般技術者應瞭解，在某些應用中，整合旁通二極體62可依相反極性連接，其中陽極90耦合至垂直FET裝置60之汲極接點88且陰極92耦合至垂直FET裝置60之源極。此可(例如)發生於垂直FET裝置60係一P型MOSFET裝置時。
在操作中，當將低於垂直FET裝置60之臨限電壓之一偏壓電壓施加至閘極接點84且對各深井區域74與漂移層66之間之接面以及深接面障壁區域96及漂移層66加反向偏壓時，垂直FET裝置66處於一切斷操作狀態中且整合旁通二極體62處於一反向偏壓操作狀態中。各反向偏壓接面產生有效地擴展以佔據接面植入物70之各者與深接面障壁區域96之間之空間的一電場。據此，幾乎無洩漏電流通過垂直FET裝置60或整合旁通二極體62。在垂直FET裝置60之該切斷操作狀態中，源極接點86與汲極接點88之間之任何電壓由漂移層66及分散層68支援。歸因於垂直FET裝置60之垂直結構，可將大電壓置於源極接點86與汲極接點88之間且不損壞裝置。
圖6A展示垂直FET裝置60處於一接通操作狀態(第一象限)中且整合旁通二極體62處於一反向偏壓操作模式中時之垂直FET裝置60及整合旁通二極體62之操作。當相對於源極接點86將一正電壓施加至垂直 FET裝置60之汲極接點88且閘極電壓增大至高於裝置之臨限電壓時，一反轉層通道100形成於閘極接點84下方之分散層68之表面處，藉此使垂直FET裝置60處於一接通操作狀態中且使整合旁通二極體62處於一反向偏壓操作模式中。在垂直FET裝置60之該接通操作狀態中，允許電流(由圖6中之陰影區域展示)從裝置之汲極接點88流動至源極接點86。由形成於深井區域74、基極區域76及分散層68之間之接面呈現之一電場將JFET區域72中之電流流動壓縮至具有一JFET通道寬度104之一JFET通道102中。在反轉層通道100之某一擴展距離106處，當由接面植入物70呈現之該電場減弱時，電流之流動被橫向地分佈或散開於分散層68中，如圖6中所展示。由於對整合旁通二極體62加反向偏壓，所以電流不會流動通過裝置。
圖6B展示在第三象限中操作垂直FET裝置60時之垂直FET裝置60及整合旁通二極體62之操作。當將低於裝置之臨限電壓之一偏壓電壓施加至垂直FET裝置60之閘極接點84且相對於汲極接點88將一正電壓施加至源極接點86時，垂直FET裝置60開始在第三象限中操作，且整合旁通二極體62處於一正向偏壓操作模式中。在第三操作象限中，電流從垂直FET裝置60之源極接點86流動通過深井區域74而至分散層68中，其中電流接著行進通過漂移層66及基板64而至汲極接點88。此外，電流從整合旁通二極體62之陽極90流動至分散層68中，其中電流接著行進通過漂移層66及基板64而至汲極接點88。
歸因於由整合旁通二極體62提供之低阻抗路徑，流動通過垂直FET裝置60之大多數電流流動通過整合旁通二極體62之陽極90而至裝置之JFET區域94。在JFET區域94中，由深井區域74及深接面障壁區域96呈現之電磁力將電流流動壓縮至具有一JFET通道寬度110之一JFET通道108。在與整合旁通二極體62之陽極90之某一擴展距離112處，當由深井區域74及深接面障壁區域96呈現之電場減弱時，電流之 流動被橫向地分佈或散開於漂移層66中。
整合旁通二極體62及垂直FET裝置60之分散層68依使得各裝置之電流路徑中之電阻減小之一方式摻雜。據此，可在負面影響任一裝置之效能之情況下減小垂直FET裝置60之JFET通道寬度104、整合旁通二極體62之JFET通道寬度110、垂直FET裝置60之擴展距離106及整合旁通二極體62之擴展距離112。事實上，分散層68之使用顯著減小垂直FET裝置60及整合旁通二極體62兩者之接通電阻。一減小接通電阻導致垂直FET裝置60及整合旁通二極體62之一更高效率。
藉由單體地整合垂直FET裝置60及整合旁通二極體62，該等裝置之各者能夠共用分散層68、漂移層66及基板64。藉由共用分散層68、漂移層66及基板64而增加裝置中之電流流動可用之總面積，藉此進一步減小整合旁通二極體62及垂直FET裝置60之接通電阻。另外，共用分散層68、漂移層66及基板64對整合旁通二極體62及垂直FET裝置62之散熱提供一更大面積，其繼而允許裝置處置更多電流且無損壞之風險。最後，藉由使垂直FET裝置60之深井區域74之一者與整合旁通二極體62共用，該兩個裝置可共用一共同邊緣終端。由於邊緣終端會消耗半導體裝置中之大量面積，所以使整合旁通二極體62及垂直FET裝置60與共用深井區域74組合允許節省至少一邊緣終端之面積。
使用一共用深井區域74來組合整合旁通二極體62及垂直FET裝置60之優點允許整合旁通二極體62之接通狀態正向電壓降與陽極90與分散層68之間之肖特基介面中之峰值電場之間之一較佳權衡。陽極90與分散層68之間之肖特基介面中之峰值電場之減小可允許整合旁通二極體62將一低障壁高度肖特基金屬(諸如鉭)用於陽極90。
垂直FET裝置60可為(例如)由碳化矽(SiC)製成之一金屬氧化矽場效電晶體(MOSFET)裝置。一般技術者應瞭解，本發明之概念可應用於任何材料系統。垂直FET裝置60之基板64可為約180微米至約350微 米厚。漂移層66可為約3.5微米至約250微米厚，其取決於垂直FET裝置60之額定電壓。分散層68可為約1.0微米至約2.5微米厚。接面障壁區域52之各者可為約1.0微米至約2.0微米厚。JFET區域72可為約0.75微米至約1.0微米厚。深接面障壁區域96可為約1.0微米至約2.0微米厚。
根據一實施例，分散層68係具有約1×1016cm-3至約2×1017cm-3之一摻雜濃度之一N型摻雜層。分散層68可分級使得最靠近於漂移層66之分散層68之部分具有約1×1016cm-3之一摻雜濃度，該摻雜濃隨著分散層68向上延伸而漸變為約2×1017cm-3之一摻雜濃度。根據一額外實施例，分散層68可包括多個層。最靠近於漂移層之分散層68之層可具有約1×1016cm-3之一摻雜濃度。分散層68中之各額外層之摻雜濃度可與該層與垂直FET裝置60之JFET區域72之距離成比例地減小。最遠離於漂移層66之分散層68之部分具有約2×1017cm-3之一摻雜濃度。
JFET區域72可為具有自約1×1016cm-3至約1×1017cm-3之一摻雜濃度之一N型摻雜層。漂移層66可為具有約3×1014cm-3至約1.5×1016cm-3之一摻雜濃度之一N型摻雜層。深井區域74可為具有約5×1017cm-3至約1×1020cm-3之一摻雜濃度之一重P型摻雜區域。基極區域76可為具有自約5×1016cm-3至約1×1019cm-3之一摻雜濃度之一P型摻雜區域。源極區域78可為具有自約1×1019cm-3至約1×1021cm-3之一摻雜濃度之一N型摻雜區域。深接面障壁區域96可為具有約5×1017cm-3至約1×1020cm-3之一摻雜濃度之一重P型摻雜區域。一般技術者應瞭解，N型摻雜劑可為氮、磷或任何其他適合元素或其等之組合。一般技術者應瞭解，P型摻雜劑可為鋁、硼、或任何其他適合元素或其等之組合。
閘極接點84、源極接點86及汲極接點88可由多個層組成。例如，該等接點之各者可包含一第一層之鎳或鎳-鋁、該第一層上之一第二層之鈦、該第二層上之一第三層之鈦-鎳及該第三層上之一第四 層之鋁。整合旁通二極體62之陽極90及陰極92可包括鈦。一般技術者應瞭解，在不背離本發明之原理之情況下，垂直FET裝置60之閘極接點84、源極接點86及汲極接點88以及整合旁通二極體62之陽極90及陰極92可由任何適合材料組成。
圖7展示根據本發明之一額外實施例之包含整合旁通二極體62之垂直FET裝置60。圖7中所展示之垂直FET裝置60實質上類似於圖5中所展示之垂直FET裝置，但進一步包含位於垂直FET裝置60之閘極氧化層82與分散層68之間且亦位於整合旁通二極體62之陽極90與分散層68之間之一通道再生長層114。通道再生長層114經提供以降低垂直FET裝置60及整合旁通二極體62之臨限電壓。明確言之，垂直FET裝置60之深井區域74及整合旁通二極體62之深接面障壁區域96可歸因於其等之高摻雜位準而將垂直FET裝置60及整合旁通二極體62之臨限電壓升高至抑制最佳效能之一位準。據此，通道再生長層114可抵消深井區域74及深接面障壁區域96之效應以降低垂直FET裝置60及整合旁通二極體62之臨限電壓。通道再生長層114可為具有自約1×1015cm-3至約1×1017cm-3之一摻雜濃度之一N型摻雜區域。
圖8展示根據本發明之一額外實施例之包含整合旁通二極體62之垂直FET裝置60。圖8中所展示之垂直FET裝置60實質上類似於圖5中所展示之垂直FET裝置，但進一步包含位於與垂直FET裝置60對置之整合旁通二極體62之側上之一額外垂直FET裝置116。額外垂直FET裝置116實質上類似於垂直FET裝置60，且包含基板64、漂移層66、分散層68、分散層68之表面中之一對接面植入物118、及接面植入物118之各者之間之一JFET區域120。接面植入物118之各者可藉由一離子植入程序而形成，且包含一深井區域122、一基極區域124及一源極區域126。各深井區域122從與漂移層66對置之分散層68之一角隅朝向漂移層66向下延伸且朝向分散層68之中心向內延伸。深井區域122可被均 勻地形成或包含一或多個突出區域。沿深井區域122之各者之內邊緣之一部分從與漂移層66對置之分散層68之表面朝向漂移層66向下垂直地形成各基極區域124。各源極區域126形成於與漂移層66對置之分散層68之表面上之一淺部分中，且橫向地延伸以與一各自深井區域122及源極區域124之一部分重疊，且未延伸超過深井區域122及源極區域124之任一者。
一閘極氧化層128定位於與漂移層66對置之分散層68之表面上，且橫向地延伸於各源極區域126之表面之一部分之間，使得閘極氧化層128與接面植入物118中之各源極區域126之表面部分重疊且運行於接面植入物118中之各源極區域126之表面之間。一閘極接點130定位於閘極氧化層128之頂部上。兩個源極接點132各定位於與漂移層66對置之分散層68之表面上，使得源極接點132之各者分別與接面植入物118之各者之源極區域126及深井區域122兩者部分重疊，且不接觸閘極氧化層128或閘極接點130。一汲極接點134位於與漂移層66對置之基板64之表面上。
如圖8中所展示，整合旁通二極體62與垂直FET裝置之各者共用一深井區域。據此，將整合旁通二極體62之益處以一最低成本併入至垂直FET裝置之各者中。整合旁通二極體62可與垂直FET裝置60及額外垂直FET裝置116兩者共用至少一邊遠終端區域，藉此節省額外空間。此外，裝置中之電流具有實際上比一單一垂直FET裝置及整合旁通二極體之分散層及漂移層大之一分散層68及漂移層66，其可進一步減小裝置之接通電阻及熱效率。
圖9展示根據本發明之一額外實施例之包含整合旁通二極體62之垂直FET裝置60。除圖9中所展示之垂直FET裝置60配置於一溝渠組態中之外，圖9中所展示之垂直FET裝置60實質上類似於圖5中所展示之垂直FET裝置。明確言之，垂直FET裝置60之閘極氧化層82及閘極接 點84嵌入於垂直FET裝置60之分散層68中以形成一溝渠電晶體裝置。垂直FET裝置60之閘極接點84可延伸至與漂移層66對置之分散層68之表面中達0.75微米至1.5微米。閘極氧化層82可形成分散層68、接面植入物70及閘極接點84之表面之間之一障壁。圖9中所展示之溝渠組態型垂直FET裝置60將實質上類似於圖5中所展示之垂直FET裝置60而執行，但可提供(例如)垂直FET裝置60之接通狀態電阻之某些效能增強。
圖10展示根據本發明之一額外實施例之包含整合旁通二極體62之垂直FET裝置60。除垂直FET裝置60進一步包含位於垂直FET裝置60之閘極氧化層82、分散層68及接面植入物70之間且亦位於整合旁通二極體62之陽極90與分散層68之間之一通道再生長層136之外，圖10中所展示之垂直FET裝置60實質上類似於圖9中所展示之垂直FET裝置。如上文所討論，通道再生長層136經提供以降低垂直FET裝置60及整合旁通二極體62之臨限電壓。明確言之，通道再生長層136可經提供以抵消重摻雜深井區域74及深接面障壁區域96之效應。根據一實施例，通道再生長層136係具有自約1×1015cm-3至約1×1017cm-3之一摻雜濃度之一N型摻雜區域。
圖11展示根據本發明之一額外實施例之包含整合旁通二極體62之垂直FET裝置60。除耦合至圖11中之垂直FET裝置60之整合旁通二極體62亦配置於一溝渠組態中之外，圖11中所展示之垂直FET裝置60實質上類似於圖9中所展示之垂直FET裝置。明確言之，整合旁通二極體之陽極90可嵌入分散層68中達約0.75微米至約1.5微米。可沿與分散層68及接面植入物70接觸之溝渠之橫向部分提供氧化層。垂直FET裝置60及整合旁通二極體62將實質上類似於上文所描述之裝置而執行，但可提供(例如)橫跨整合旁通二極體62之正向偏壓電壓降之某些效能增強。
圖12及以下之圖13至圖20繪示用於製造圖5中所展示之垂直FET裝置60及整合旁通二極體62之一程序。首先，在基板64之一表面上磊晶地生長漂移層66(步驟200及圖13)。接著，在與基板64對置之漂移層66之表面上磊晶地生長分散層68(步驟202及圖14)。接著，植入深井區域74及深接面障壁區域96(步驟206及圖15)。可使用一雙步驟離子植入程序來達成深井區域74及深接面障壁區域96所需之深度，其中硼用於獲得所需深度，而鋁用於獲得深井區域74及深接面障壁區域96之所要傳導特性。接著，植入基極區域76(步驟208及圖16)。接著，植入源極區域78(步驟210及圖17)。可經由一離子植入程序而植入深井區域74、基極區域76、源極區域78及深接面障壁區域96。一般技術者應認知，可在不背離本發明之原理之情況下藉由任何適合程序而建立深井區域74、基極區域76、源極區域78及深接面障壁區域96。
接著，(例如)藉由一離子植入程序而植入垂直FET裝置60之JFET區域72及整合旁通二極體62之JFET區域94(步驟212及圖18)。垂直FET裝置60之JFET區域72及整合旁通二極體62之JFET區域94亦可磊晶地生長為一單一層，且隨後蝕刻成其個別部分。接著，將閘極氧化層82施加至與漂移層66對置之分散層68之表面上(步驟214及圖19)。接著，蝕刻閘極氧化層82，且將歐姆接點(閘極接點84、源極接點86、汲極接點88、陽極90及陰極92)附接至垂直FET裝置60及整合旁通二極體62(步驟216及圖20)。可在與漂移層66對置之分散層68之表面上提供一包覆模製層以保護垂直FET裝置60及整合旁通二極體62。
圖21展示根據本發明之一實施例之一隔離JBS二極體138。如上文所討論，JBS二極體138包含：一基板140；一漂移層142，其位於基板140上；一分散層144，其位於漂移層142上；一對接面障壁區域146，其位於與漂移層142對置之分散層144之表面中；一陽極148，其位於分散層144上；及一陰極150，其位於與漂移層142對置之基板140 之表面上。如上文所討論，提供分散層144可顯著減小JBS二極體138之接通電阻，藉此亦允許減小接面障壁區域146之間之距離(WSCH)，且因此減小呈現於接面障壁區域146之各者之間之電場。由於電場之強度與JBS二極體138之洩漏電流成反比例關係，所以亦減小JBS二極體138之洩漏電流。在一例示性實施例中，JBS二極體138之接通電阻可低於54mΩ-cm2，而JBS二極體138之洩漏電流可在5.5kV之一反向電壓處低於150nA/cm2。一般而言，JBS二極體138之接通電阻與二極體之崩潰電壓相關，如以下方程式(1)中所展示：R ON =2*10-11(V BD )2.4425 (1)
其中RON係JBS二極體138之接通電阻，且VBD係JBS二極體138之崩潰電壓。據此，在JBS二極體138之接通狀態正向電壓降與裝置中之峰值電場之間達成一較佳權衡，藉此改良JBS二極體138之效能。另外，JBS二極體138中之峰值電場之減小可允許JBS二極體138將一低障壁高度之肖特基金屬(例如鉭)用於陽極148。
一般技術者應瞭解，圖21中所展示之JBS二極體138表示一半導體結構之一單一單元，該半導體結構可包含各彼此相鄰地橫向平鋪之諸多JBS二極體。
根據一實施例，基板140係具有1e18cm-3至1e20cm-3之間之一摻雜濃度之一重摻雜N型層，漂移層142係具有1E14cm-3至1.5E16cm-3之間之一摻雜濃度之一N型摻雜層，且分散層144係具有1E16cm-3至5E16cm-3之間之一摻雜濃度之一重摻雜N型層。在額外實施例中，漂移層142及分散層144之一或多者可具有一分級摻雜濃度，使得該層之摻雜濃度在該層之整個深度中改變。接面障壁區域146之各者可為具有5E17cm-3至1E20cm-3之間之一摻雜濃度之一輕摻雜P型層。接面障壁區域146之間之距離(WSCH)可介於約1.5μm至約3μm之間。接面障壁區域146之各者之寬度(WJNC)可介於1μm至2μm之間。分散層144之 深度(DSPR)可介於1μm至4μm之間。接面植入物146之各者之深度(DJNC)可小於1μm。最後，漂移層142之深度(DDFT)可介於3μm至250μm之間。
根據一實施例，陽極148及陰極150可包含鈦、鎳或鉭之一或多者。一般技術者應瞭解，陽極148及陰極150可由本文預期之任何適合接點金屬形成。
圖22及圖23A至圖23D繪示用於製造圖21中所展示之JBS二極體138之一方法。首先，在基板140上生長漂移層142(步驟300及圖23A)。在一例示性實施例中，藉由一磊晶程序而在基板140上生長漂移層142，然而，一般技術者應瞭解，存在本文預期之提供漂移層142之諸多方式。接著，在與基板140對置之漂移層142上生長分散層144(步驟302及圖23B)。類似於漂移層142，亦可藉由一磊晶生長程序或任何其他適合方法而提供分散層144。接著，在與漂移層142對置之分散層144之表面中植入接面障壁區域146(步驟304及圖23C)。在一例示性實施例中，藉由一離子植入程序而提供接面障壁區域146，然而，一般技術者應瞭解，存在本文預期之提供接面障壁區域146之諸多方式。最後，分別在與漂移層142對置之分散層144之表面及與漂移層142對置之基板140之表面上提供陽極148及陰極150(步驟306及圖23D)。
圖24展示根據本發明之一額外實施例之JBS二極體138。除JBS二極體138包含一溝渠結構(其中接面障壁區域146凹入分散層144中，使得接面障壁區域146之各者環繞陰極148之一部分，該部分突出至形成於分散層144中之一溝渠中)之外，圖22中所展示之JBS二極體138實質上類似於圖21中所展示之JBS二極體。根據一實施例，分散層144經選擇性地蝕刻以形成一或多個溝渠，且接面障壁區域146植入於溝渠中。將一溝渠結構用於JBS二極體138允許接面障壁區域146之深度 (DJNC)增加，同時無需否則可導致JBS二極體138之晶體結構顯著受損且藉此使其效能降級之一高能植入程序。
圖25及圖26A至圖26F繪示用於製造圖24中所展示之JBS二極體138之一方法。首先，在基板140上生長漂移層142(步驟400及圖26A)。在一例示性實施例中，藉由一磊晶程序而在基板140上生長漂移層142，然而，一般技術者應瞭解，存在本文預期之提供漂移層142之諸多方式。接著，在與基板140對置之漂移層142上生長分散層144(步驟402及圖26B)。類似於漂移層142，亦可藉由一磊晶程序或任何其他適合方法而提供分散層144。接著，分散層144經蝕刻以形成一或多個溝渠(步驟404及圖26C)。在一例示性實施例中，藉由首先施加一光阻遮罩，接著蝕刻透過該光阻遮罩暴露之分散層144之部分而蝕刻分散層144以形成該等溝渠，然而，一般技術者應瞭解，存在本文預期之形成溝渠之諸多方式。接著，在該等溝渠中植入接面障壁區域146(步驟406及圖26D)。在一例示性實施例中，藉由一離子植入程序而提供接面障壁區域146，然而，一般技術者應瞭解，存在本文預期之提供接面障壁區域146之諸多方式。最後，分別在與漂移層142對置之分散層144之表面及與漂移層142對置之基板140之表面上提供陽極148及陰極150(步驟408及圖26E)。
熟習技術者將認知本發明之較佳實施例之改良及修改。所有此等改良及修改被視為落於本文所揭示之概念及以下技術方案之範疇內。
138‧‧‧接面障壁肖特基(JBS)二極體
140‧‧‧基板
142‧‧‧漂移層
144‧‧‧分散層
146‧‧‧接面障壁區域
148‧‧‧陽極
150‧‧‧陰極

Claims (42)

  1. 一種接面障壁肖特基(JBS)二極體，其包括：一基板；一漂移層，其位於該基板上；一分散層，其位於該漂移層上；及一對接面障壁區域，其位於與該漂移層對置之該分散層中，其中該JBS二極體之接通狀態電阻小於54mΩ-cm2，且該JBS二極體之洩漏電流在5.5kV之一反向電壓處小於150nA/cm2。
  2. 如請求項1之JBS二極體，其中該對接面障壁區域之各者彼此橫向地分離。
  3. 如請求項1之JBS二極體，其中該對接面障壁區域之各者彼此橫向地分離達小於3μm之一距離。
  4. 如請求項3之JBS二極體，其中該對接面障壁區域之各者彼此橫向地分離達大於1.5μm之一距離。
  5. 如請求項1之JBS二極體，其中：該基板係一重摻雜N型層；該漂移層係一輕摻雜N型層；及該分散層係一重摻雜N型層，使得該基板、該漂移層及該分散層之各者之各自摻雜濃度彼此不同。
  6. 如請求項5之JBS二極體，其中：該漂移層之摻雜濃度介於約1E14cm-3至約1.5E16cm-3之間；及該分散層之摻雜濃度介於約1E16cm-3至約5E16cm-3之間。
  7. 如請求項6之JBS二極體，其中該對接面障壁區域之各者係一重摻雜P型區域。
  8. 如請求項7之JBS二極體，其中該對接面障壁區域之各者具有約5E17cm-3至約1E20cm-3之間之一摻雜濃度。
  9. 如請求項5之JBS二極體，其中該分散層包括多個層。
  10. 如請求項9之JBS二極體，其中該分散層之各層具有一不同摻雜濃度。
  11. 如請求項5之JBS二極體，其中該分散層之該摻雜濃度係分級的。
  12. 如請求項1之JBS二極體，其中該JBS二極體係一個碳化矽(SiC)裝置。
  13. 如請求項1之JBS二極體，其進一步包括位於與該漂移層對置之該分散層之表面上之一陽極接點。
  14. 如請求項13之JBS二極體，其中該陽極接點包括一低障壁高度之肖特基金屬。
  15. 如請求項14之JBS二極體，其中該陽極接點包括鉭。
  16. 一種接面障壁肖特基(JBS)二極體，其包括：一基板；一漂移層，其位於該基板上；一分散層，其位於該漂移層上且包含一對溝渠，該對溝渠從與該漂移層對置之該分散層之一表面朝向該漂移層向下延伸至該分散層中；一對接面植入物，其位於該等溝渠中；一陽極接點，其位於與該漂移層對置之該分散層之該表面上且位於該等溝渠中；及一陰極接點，其位於與該漂移層對置之該基板之該表面上。
  17. 如請求項16之JBS二極體，其中該對接面障壁區域之各者彼此橫向地分離。
  18. 如請求項16之JBS二極體，其中該對接面障壁區域之各者彼此橫向地分離達小於3μm之一距離。
  19. 如請求項18之JBS二極體，其中該對接面障壁區域之各者彼此橫 向地分離達大於1.5μm之一距離。
  20. 如請求項16之JBS二極體，其中：該基板係一重摻雜N型層；該漂移層係一輕摻雜N型層；及該分散層係一重摻雜N型層，使得該基板、該漂移層及該分散層之各者之各自摻雜濃度彼此不同。
  21. 如請求項20之JBS二極體，其中：該漂移層之摻雜濃度介於約1E14cm-3至約1.5E16cm-3之間；及該分散層之摻雜濃度介於約1E16cm-3至約5E16cm-3之間。
  22. 如請求項21之JBS二極體，其中該對接面障壁區域之各者係一重摻雜P型區域。
  23. 如請求項22之JBS二極體，其中該對接面障壁區域之各者具有約5E17cm-3至約1E20cm-3之間之一摻雜濃度。
  24. 如請求項20之JBS二極體，其中該分散層包括多個層。
  25. 如請求項24之JBS二極體，其中該分散層之各層具有一不同摻雜濃度。
  26. 如請求項20之JBS二極體，其中該分散層之該摻雜濃度係分級的。
  27. 如請求項16之JBS二極體，其中該JBS二極體係一個碳化矽(SiC)裝置。
  28. 如請求項16之JBS二極體，其進一步包括位於與該漂移層對置之該分散層之該表面上之一陽極接點。
  29. 如請求項28之JBS二極體，其中該陽極接點包括一低障壁高度之肖特基金屬。
  30. 如請求項29之JBS二極體，其中該陽極接點包括鉭。
  31. 一種製造一接面障壁肖特基(JBS)二極體之方法，其包括： 在一基板上生長一漂移層；在該漂移層上生長一分散層；在與該漂移層對置之該分散層中蝕刻一對溝渠，使得該對溝渠朝向該漂移層延伸至該分散層中；在該等溝渠中植入一對接面植入物；在與該漂移層對置之該分散層之表面上及在該等溝渠中提供一陽極接點；及在與該漂移層對置之該基板之一表面上提供一陰極接點。
  32. 如請求項31之方法，其中該對接面障壁區域之各者彼此橫向地分離。
  33. 如請求項31之方法，其中：該基板係一重摻雜N型層；該漂移層係一輕摻雜N型層；及該分散層係一重摻雜N型層，使得該基板、該漂移層及該分散層之各者之各自摻雜濃度彼此不同。
  34. 如請求項31之方法，其中：該漂移層之摻雜濃度介於約6E15cm-3至約1.5E16cm-3之間；及該分散層之摻雜濃度介於約5E16cm-3至約2E17cm-3之間。
  35. 如請求項33之方法，其中該對接面障壁區域之各者係一重摻雜P型區域。
  36. 如請求項35之方法，其中該對接面障壁區域之各者具有約5E17cm-3至約1E20cm-3之間之一摻雜濃度。
  37. 如請求項33之方法，其中該分散層包括多個層。
  38. 如請求項37之方法，其中該分散層之各層具有一不同摻雜濃度。
  39. 如請求項33之方法，其中該分散層之該摻雜濃度係分級的。
  40. 如請求項31之方法，其中該JBS二極體係一個碳化矽(SiC)裝置。
  41. 如請求項31之JBS二極體，其中該陽極接點包括一低障壁高度之肖特基金屬。
  42. 如請求項41之JBS二極體，其中該陽極接點包括鉭。
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