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TW201501309A - 半導體裝置 - Google Patents

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TW201501309A
TW201501309A TW103109048A TW103109048A TW201501309A TW 201501309 A TW201501309 A TW 201501309A TW 103109048 A TW103109048 A TW 103109048A TW 103109048 A TW103109048 A TW 103109048A TW 201501309 A TW201501309 A TW 201501309A
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TW
Taiwan
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diffusion layer
field
semiconductor device
virtual
virtual active
Prior art date
Application number
TW103109048A
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English (en)
Inventor
森脇嘉一
齊野敢太
Original Assignee
Ｐｓ４盧克斯科公司
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Filing date
Publication date
Application filed by Ｐｓ４盧克斯科公司 filed Critical Ｐｓ４盧克斯科公司
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明係利用HKMG構造之平面型MOSFET中，提供具有抑制該平面型MOSFET之臨限值電壓Vt之偏移量之效果的新穎構成。有關本發明之半導體裝置中，經由選擇具備：設於半導體基板上，配置具有高介電率閘極絕緣膜與閘極電極與擴散層的電晶體的第1之活性領域、和接觸於前述第1之活性領域加以包圍的元件分離領域、接觸於前述元件分離領域之虛擬活性領域之構成，與未具備虛擬活性領域之構成比較，可大幅抑制伴隨平面型MOSFET之臨限值電壓Vt之閘極寬度W之減少之偏移量。

Description

半導體裝置
本發明係有關半導體裝置，例如有關於閘極絕緣膜，包含具有較氧化矽之介電率為高之介電率，利用高介電率絕緣膜之場效電晶體的半導體裝置。
為改善MOSFET之電晶體特性，有代替二氧化矽為主體之閘極絕緣膜，使用稱之為high-k之高介電率絕緣膜，於閘極電極，代替poly-Si，使用金屬膜之high k metal gate(HKMG)構造之利用。
例如，揭示於專利文獻1(日本特開2012-099517號公報)之採用HKMG構造之Planar型MOSFET，係具備形成於基體上之高介電率材料所成之閘極絕緣膜、和形成於閘極絕緣膜上之金屬閘極電極、和形成於金屬閘極電極之側壁之側壁間隔件。然後，具備形成於金屬閘極電極側壁與側壁間隔件內壁間之偏移間隔件。(參照專利文獻1、圖1，段落0014)
例如，專利文獻4(日本特開2013-026494號公報) 中，揭示做為設於周邊電路形成領域之場效電晶體，將高介電率絕緣膜適用於閘極絕緣膜，採用HKMG構造之planar型MOSFET。於周邊電路形成領域之主面上，形成氧化矽膜。於P井上，從半導體基板側順序形成HfO2(氧化鉿膜)，氮化鈦膜(金屬膜)，及多晶矽膜(導電膜)，氧化矽膜及HfO2膜係構成閘極絕緣膜，氮化鈦膜及多晶矽膜係構成閘極電極。又，於N井上，從半導體基板側順序形成HfO2膜，Al2O3(氧化鋁)膜，氮化鈦膜及多晶矽膜，氧化矽膜、HfO2膜及Al2O3膜係構成閘極絕緣膜，氮化鈦膜及多晶矽膜係構成閘極電極。(參照專利文獻4、圖3，段落0019)
專利文獻2(日本特開2009-231563號公報)中，揭示有於包含複數之Planar型MISFET之半導體裝置中，將分離各MISFET之元件領域之元件分離領域，令STI(Shallow Trench Isolation)溝以塗佈型絕緣膜埋入形成之時，包圍元件領域之第1之元件分離領域，開啟特定之間隔，分割成包圍第1之元件分離領域的第2之元件分離領域的構造。於第1之元件分離領域與第2之元件分離領域之間，存在半導體基板，此領域係做為虛擬元件領域加以利用。將元件分離領域，分割成第1之元件分離領域與第2之元件分離領域時，埋入STI溝中之塗佈型絕緣膜之體積被減低，伴隨熱收縮，拉伸應力亦減低，發揮結晶缺陷之產生的防止效果。(參照專利文獻2、圖1，段落0019、段落0022)
專利文獻3(日本特開2007-250705號公報)中，揭示有例如分離利用設於P型半導體基板之N型井製作之pMOSFET元件領域的元件分離領域、和包圍該元件分離領域，設置井接點擴散層，於P型半導體基板之表面，設置副接點擴散層的構造。副連接擴散層係P型擴散層，於P型半導體基板，使用供給基板電位(副電位)之用途，井連接擴散層係N型擴散層，於N型井，使用供給井電位之用途。因此，副連接擴散層係隔著接點，連接於基板電位(副電位)施加用電極，井接點擴散層係隔著接點，連接於井電位施加用電極。(參照專利文獻3、圖1，段落0025、段落0026)
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-099517號公報
[專利文獻2]日本特開2009-231563號公報
[專利文獻3]日本特開2007-250705號公報
[專利文獻4]日本特開2013-026494號公報
設於周邊電路領域，採用HK閘極絕緣膜之Planar型MOSFET，尤其是採用HKMG構造之Planar型 MOSFET中，適用自我整合性之手法，形成LDD(Lightly Doped Drain)構造，如圖19所示，設置形成於金屬閘極電極之側壁的側壁間隔件(SD side wall)與形成於金屬閘極電極側壁與側壁間隔件內壁間之偏移間隔件(Offset side wall)。
專利文獻4(日本特開2013-026494號)中，做為構成前述側壁間隔件(SD side wall)與偏移間隔件(Offset side wall)之材料，採用氧化矽之時，於製造步驟中，會引起閘極絕緣膜之膜厚(等價氧化膜厚(Equivalent Oxide Thickness：EOT)之增加，更且，有報告稱會於閘極絕緣膜中誘發負之固定充電。尤其，閘極絕緣膜之膜厚(等價氧化膜厚Equivalent Oxide Thickness：EOT)之增加，係與將氧化矽使用於閘極絕緣膜之時比較，將高介電率絕緣膜適用於閘極絕緣膜之時，有報告顯示更為明顯。於閘極絕緣膜中，誘發負之固定充電之時，會產生臨限值電壓Vt之偏移(nMOSFET中，為臨限值電壓Vt之上昇)，起因於此負之固定充電之誘發之影響，係相較於將氧化矽使用於閘極絕緣膜之時，將高介電率絕緣膜適用於閘極絕緣膜之時則更為明顯。專利文獻4係揭示解決做為構成前述側壁間隔件(SD side wall)與偏移間隔件(Offset side wall)之材料，採用氧化矽時所發現之課題之手段。於專利文獻4中，揭示有經由例如做為構成側壁間隔件(SD side wall)之材料，選擇氧化鋁(Al2O3)，做為構成前述偏移間隔件(Offset side wall)之材料，選擇氮化矽，抑制閘極絕緣膜之EOT之增加，以及閘極絕緣膜中之負之固定充電之誘發，以回避臨限值電壓Vt之偏移之手段。
發明人等係在設於周邊電路領域，採用HKMG構造之Planar型MOSFET，在前述專利文獻4中所揭示之進行構成側壁間隔件(SD side wall)與偏移間隔件(Offset side wall)之材料的選擇之時，發現伴隨金屬閘極電極之寬度W之變窄時，臨限值電壓Vt則會大為偏移(Planar型NMOSFET中，臨限值電壓Vt則上昇)。
本發明係解決前述新發現之課題者。即，本發明之目的係提供做為構成側壁間隔件與偏移間隔件之材料，代替氧化矽，例如選擇氧化鋁(Al2O3)與氮化矽之時，在設於周邊電路領域，採用HK閘極絕緣膜之Planar型MOSFET，尤其，採用HKMG構造之Planar型MOSFET中，伴隨金屬閘極電極之閘極寬度W之減少，抑制臨限值電壓Vt之偏移量(Planar型nMOSFET中，臨限值電壓Vt之上昇量)之手段。
本發明人等係例如對於在採用圖19所示之HKMG構造之Planar型nMOSFET中，適用專利文獻4中所揭示之手段，做為構成側壁間隔件(SD side wall)之材料，選擇氧化鋁(Al2O3)，做為構成偏移間隔件 (Offset side wall)之材料，經由選擇氮化矽，抑制閘極絕緣膜之EOT之增加，以及閘極絕緣膜中之負之固定充電之誘發，以回避臨限值電壓Vt之偏移之效果則已被檢驗。
本發明人等，在選擇閘極絕緣膜之EOT之增加，以及抑制閘極絕緣膜中之負之固定充電之誘發的構造之時，發現伴隨金屬閘極電極之閘極寬度W之減少同時，採用HKMG構造之Planar型nMOSFET中，臨限值電壓Vt偏移(Planar型nMOSFET中，臨限值電壓Vt之上昇)之現象。檢討伴隨此金屬閘極電極之閘極寬度W之減少，抑制臨限值電壓Vt之偏移量(Planar型nMOSFET中，臨限值電壓Vt之上昇量)之手段的結果，本發明人係於在採用圖19所示之HKMG構造之Planar型nMOSFET中，如圖1所例示，經由附加配置Planar型nMOSFET，設於第1之活性領域3之周圍，接觸於第1之元件分離領域2之「虛擬活性領域」而包圍四方之構造時，與未設置「虛擬活性領域」之時比較，發現可明顯抑制伴隨金屬閘極電極之閘極寬度W之減少，臨限值電壓Vt之偏移量。
本發明人係根據上述之知識，再進一步檢討，除了圖1所示之「虛擬活性領域」之配置，在採用後述之各種「虛擬活性領域」之配置時，思及可發揮抑制伴隨金屬閘極電極之閘極寬度W之減少，臨限值電壓Vt之偏移量之效果，以致於完成本發明。
本發明人解開，做為構成側壁間隔件與偏移間隔件之材料，採用氧化矽時所發現臨限值電壓Vt之偏移(Planar型nMOSFET中，臨限值電壓Vt之上昇)，係氧化劑等之不純物混入HK閘極絕緣膜之結果，閘極絕緣膜之EOT之增加，以及產生閘極絕緣膜中之負之固定充電之誘發為其原因。因此，代替氧化矽，做為構成側壁間隔件與偏移間隔件之材料，例如採用氧化鋁與氮化矽，可回避氧化劑等之不純物之對於HK閘極絕緣膜之混入，而可回避閘極絕緣膜之EOT之增加，以及閘極絕緣膜中之負之固定充電之誘發。其結果，可得抑制閘極絕緣膜之EOT之增加，以及起因於閘極絕緣膜中之負之固定充電之誘發之臨限值電壓Vt之偏移的效果。此效果係不限於形成於閘極絕緣膜上之閘極電極為金屬閘極電極之時，在於多晶矽閘極電極之時，亦可同樣被發揮。
另一方面，採用回避閘極絕緣膜之EOT之增加，以及閘極絕緣膜中之負之固定充電之誘發之手法之時，發明人亦發現伴隨前述閘極寬度W之減少，產生臨限值電壓Vt之偏移之部分。更且，不限於形成於閘極絕緣膜上之閘極電極為金屬閘極電極之時，在於多晶矽閘極電極之時，發明人亦發現伴隨閘極寬度W之減少，產生臨限值電壓Vt之偏移之部分。本發明人係對於設置「虛擬活性領域」所成伴隨前述閘極寬度W之減少，抑制臨限值電壓Vt之偏移效果，發現不限於形成於閘極絕緣膜上之閘極電極為金屬閘極電極之時，在於多晶矽閘極電極 之時，亦可同樣被發揮。
有關本發明之半導體裝置係包含二個形態。
有關本發明之半導體裝置之第一之形態係具備：設於半導體基板上，配置具有高介電率閘極絕緣膜與閘極電極與擴散層的電晶體的第1之活性領域、和接觸於前述第1之活性領域加以包圍的元件分離領域、和接觸於前述元件分離領域之虛擬活性領域、為特徵之半導體裝置。
於前述第1之形態中，前述虛擬活性領域係具備：延伸存在卡於第1之方向的第1之虛擬活性領域、和與前述第1之虛擬活性領域接觸，延伸存在於與前述第1之方向不同之第2之方向的第2之虛擬活性領域、而成為「第一之構成」。
前述虛擬活性領域係具備：在第1之方向對向之第1之虛活性領域與第2之虛擬活性領域；前述第1之活性領域係可成為配置於前述第1之虛擬活性領域與前述第2之虛擬活性領域間之「第二之構成」。
選擇「第2之構成」之時，前述虛擬活性領域係採用具備：接觸前述第1之虛擬活性領域與前述第2之虛擬活性 領域的第3之虛據擬活性領域的「第三之構成」。
又，前述虛擬活性領域係可採用更具備：接觸前述第1之虛擬活性領域與前述第2之虛擬活性領域的第3之虛擬活性領域與第4之虛擬活性領域；前述第1之虛擬活性領域、前述第2之虛擬活性領域、前述第3之虛擬活性領域、前述第4之虛擬活性領域，連續包圍前述第1之活性領域而加以配置的「第四之構成」。
或，前述虛擬活性領域係可採用更具備：在與前述第1之方向不同之第2方向，加以對向之第5之虛擬活性領域與第6之虛擬活性領域；前述第1之虛擬活性領域、前述第2之虛擬活性領域、前述第5之虛擬活性領域、前述第6之虛擬活性領域，包圍前述第1之活性領域而加以配置的「第四之構成」。
有關本發明之半導體裝置之第一之形態中，高介電率閘極絕緣膜係包含選自HfSiON、ZrO2、Ta2O5、Nb2O5、Al2O3、HfO2、ScO3、Y2O3、La2O3、CeO3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、及Lu2O3所成群之至少一個之材料為佳。
閘極電極係包含選自Ti、W、Ta、Ru及Al所成群之至少一個金屬元素為佳。
又，可採用於前述虛擬活性領域，植入不純物之構成。
此時，前述擴散層之導電型、與植入於前述虛擬活性領域之前述不純物之導電型為相同者為佳。
更且，可採用於包圍在前述虛擬活性領域之元件分離領域所包圍之領域內，配置各別具有高介電率閘極絕緣膜與閘極電極與擴散層之複數之電晶體的「第五之構成」。
可採用於前述半導體基板上，設置複數之半導體裝置，前述複數之半導體裝置係可各別採用包含至少一個記載於上述「第一之構成」~「第四之構成」之前述虛擬活性領域的構成。
於前述第一之形態中，可採用前述虛擬活性領域係更具備：延伸存在於第1之方向，接觸前述元件分離領域，延伸存在於與前述第1之方向不同之第2之方向，於其間配置前述第1之活性領域的第1之擴散層與第2之擴散層、和延伸存在於前述第1之方向，連接於前述第1之擴散層與前述第2之擴散層的同時，於與前述虛擬活性領域之間，配置前述第1之活性領域的第3之擴散層；於前述第1之擴散層、前述第2之擴散層、前述第3 之擴散層，供給一定之電位的「第六之構成」。
有關本發明之半導體裝置之第二之形態係具備：設於半導體基板上，具有第1之高介電率閘極絕緣膜與第1之金屬閘極電極與第1之擴散層與第2之擴散層的第1之電晶體、和具有第2之高介電率閘極絕緣膜與第2之金屬閘極電極與前述第2之擴散層與第3之擴散層的第2之電晶體、和接觸於前述第1之擴散層與前述第2之擴散層與前述第3之擴散層而包圍之第1之元件分離領域、和接觸於前述第1之元件分離領域，包圍四方之第1之虛擬活性領域、和接觸於前述第1之活性領域，包圍四方的第2之元件分離領域、為特徵之半導體裝置。
前述第二之形態中，可採用前述第1之金屬閘極電極與前述第2之金屬閘極電極，交叉前述第1之虛擬活性領域上而延伸存在的同時，以第1之閘極配線加以連接的「第七之構成」。
此時，可採用具備：設於前述半導體基板上，具有第3之高介電率閘極絕緣膜與第3之金屬閘極電極與第4之擴散層與第5之擴散層的第3之電晶體、和具有第4之高介電率閘極絕緣膜與第4之金屬閘極 電極與前述第5之擴散層與第6之擴散層的第4之電晶體、和接觸於前述第4之擴散層與前述第5之擴散層與前述第6之擴散層而包圍之第3之元件分離領域、和接觸於前述第3之元件分離領域，包圍四方之第2之虛擬活性領域、和接觸於前述第2之虛擬活性領域，包圍四方的第4之元件分離領域；前述第3之金屬閘極電極與前述第4之金屬閘極電極，交叉前述第2之虛擬活性領域而延伸存在的同時，以第2之閘極配線加以連接，前述第1之閘極配線與前述第2之閘極配線隔著第1之導電配線加以連接的「第八之構成」。
採用「第八之構成」之時，採用前述第1之電晶體與前述第2之電晶體係N通道型電晶體，前述第3之電晶體與前述第4之電晶體係P通道型電晶體的「第九之構成」為佳。
此時，於前述第1之導電配線，連接有輸入信號端子，於前述第1之擴散層與前述第3之擴散層，供給第1之電位，於前述第4之擴散層與前述第6之擴散層，供給第2之電位， 前述第2之擴散層與前述第5之擴散層，隔著第2之導電配線，連接於輸出信號端子為佳。
又，前述第1之擴散層、前述第2之擴散層、前述第3之擴散層之各個導電型、與植入於前述第1之虛擬活性領域的第1之不純物之導電型為N型，前述第4之擴散層、前述第5之擴散層、前述第6之擴散層之各個導電型、與植入於前述第2之虛擬活性領域的第2之不純物之導電型為P型者為佳。
有關本發明之半導體裝置之第二之形態係前述第1之高介電率閘極絕緣膜、前述第2之高介電率閘極絕緣膜、前述第3之高介電率閘極絕緣膜、前述第4之高介電率閘極絕緣膜之各個係包含選自HfSiON、ZrO2、Ta2O5、Nb2O5、Al2O3、HfO2、ScO3、Y2O3、La2O3、CeO3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、及Lu2O3所成群之至少一個之材料，前述第1之金屬閘極電極、前述第2之金屬閘極電極、前述第3之金屬閘極電極、前述第4之金屬閘極電極之各個係包含選自Ti、W、Ta、Ru及Al所成群之至少一個金屬元素為佳。
於有關本發明之半導體裝置中，在採用HK閘極絕緣膜之平面型MOSFET，例如利用HKMG構造之平面型MOSFET中，設置包圍形成該平面型MOSFET之第1之活性領域的第1之元件分離領域，經由配置與該第1之元件分離領域接觸之虛擬活性領域，相較於未配置虛擬活性領域之狀態，可大幅抑制伴隨形成於第1之活性領域之前述平面型MOSFET之臨限值電壓Vt之閘極寬度W之減少之偏移量。
1‧‧‧矽基板
2‧‧‧第1之元件分離領域
3‧‧‧第1之活性領域
3A‧‧‧第1之活性領域
3B‧‧‧第1之活性領域
3C‧‧‧第1之活性領域
3D‧‧‧第1之活性領域
3E‧‧‧第1之活性領域
4‧‧‧第2之元件分離領域
5‧‧‧虛擬活性領域
5A‧‧‧虛擬活性領域
5B‧‧‧虛擬活性領域
5C‧‧‧虛擬活性領域
5D‧‧‧虛擬活性領域
6‧‧‧不純物擴散層
6A‧‧‧不純物擴散層
6B‧‧‧不純物擴散層
7‧‧‧LDD領域
7A‧‧‧LDD領域
7B‧‧‧LDD領域
8‧‧‧第1層間絕緣膜
9‧‧‧閘極絕緣膜
10‧‧‧第1導電膜
11‧‧‧第2導電膜
12‧‧‧閘極電極
12A‧‧‧閘極電極
12B‧‧‧閘極電極
12C‧‧‧閘極電極
13‧‧‧掩膜
14‧‧‧側壁絕緣膜
15‧‧‧第1連接插鞘
15A‧‧‧第1連接插鞘
15B‧‧‧第1連接插鞘
15C‧‧‧第1連接插鞘
16‧‧‧第1配線
16A‧‧‧第1配線
16B‧‧‧第1配線
16C‧‧‧第1配線
17‧‧‧第2連接插鞘
18‧‧‧第2配線
19‧‧‧間隔膜
20‧‧‧絕緣膜
21‧‧‧高介電率絕緣膜
22‧‧‧閘極絕緣膜(高介電率閘極絕緣膜)
23‧‧‧金屬膜
24‧‧‧第1多結晶矽膜
25‧‧‧閘極電極(金屬閘極電極)
26‧‧‧第2多結晶矽膜
27‧‧‧鎢膜
28‧‧‧導電層
29‧‧‧覆蓋膜
30‧‧‧第1電晶體(N型MOSFET)
31‧‧‧第2電晶體(P型MOSFET)
32‧‧‧第2之活性領域(井領域)
33‧‧‧第3連接插鞘
34‧‧‧第3配線
35‧‧‧第4配線
40‧‧‧第1分離溝
41‧‧‧第2分離溝
50‧‧‧電晶體(第1之元件分離領域所包圍)
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
300-1‧‧‧半導體裝置
400‧‧‧半導體裝置
400-1‧‧‧半導體裝置
500‧‧‧半導體裝置
600‧‧‧半導體裝置
700‧‧‧半導體裝置
800‧‧‧半導體裝置
900‧‧‧半導體裝置
900-1‧‧‧半導體裝置
10000‧‧‧晶片(半導體基板晶片)
[圖1]圖1係有關本發明之第1之實施形態之半導體裝置之一例，模式性顯示半導體裝置100之構成的平面圖。
[圖2]圖2係於半導體裝置100中，模式性顯示曝露於圖1中以A-A'所示之剖面之構造的剖面圖。
[圖3]圖3係有關本發明之第2之實施形態之半導體裝置之一例，模式性顯示半導體裝置200之構成的平面圖。
[圖4-1]圖4-1係有關本發明之第3之實施形態之半導體裝置之一例，模式性顯示半導體裝置300之構成的平面圖。
[圖4-2]圖4-2係有關本發明之第3之實施形態之半導體裝置之另一例，模式性顯示半導體裝置300-1之構成 的平面圖。
[圖5-1]圖5-1係有關本發明之第4之實施形態之半導體裝置之一例，模式性顯示半導體裝置400之構成的平面圖。
[圖5-2]圖5-2係有關本發明之第4之實施形態之半導體裝置之另一例，模式性顯示半導體裝置400-1之構成的平面圖。
[圖6]圖6係有關本發明之第5之實施形態之半導體裝置之一例，模式性顯示半導體裝置500之構成的平面圖。
[圖7]圖7係有關本發明之第6之實施形態之半導體裝置之一例，模式性顯示半導體裝置600之構成的平面圖。
[圖8]圖8係有關本發明之第7之實施形態之半導體裝置之一例，模式性顯示半導體裝置700之構成的剖面圖。
[圖9]圖9係有關本發明之第8之實施形態之半導體裝置之一例，模式性顯示半導體裝置800之構成的平面圖。
[圖10-1]圖10-1係有關本發明之第9之實施形態之半導體裝置之一例，模式性顯示半導體裝置900之構成的平面圖，半導體裝置900係構成CMOS反相器。
[圖10-2]圖10-2係有關本發明之第9之實施形態之半導體裝置之另一例，模式性顯示半導體裝置900-1之構 成的平面圖，半導體裝置900-1係構成CMOS反相器。
[圖11]圖11係具有氮化矽所成間隔膜與氧化矽所成側壁絕緣膜，採用HKMG構造，Planar構造之N型MOS電晶體中，對於無設置虛擬活性領域(無虛擬活性領域)之時，與設置有關第1之實施形態之虛擬活性領域(有虛擬活性領域)之時，對比對於臨限值電壓Vt之閘極寬度W之關連性之測定結果所示之圖。
[圖12]圖12係具有圖1、圖2所示構造，有關本發明之第1之實施形態之半導體裝置之一例，半導體裝置100之製造製程中，模式性顯示第1之元件分離領域2與第2之元件分離領域4之形成工程的平面圖。
[圖13]圖13係具有圖1、圖2所示構造，有關本發明之第1之實施形態之半導體裝置之一例，半導體裝置100之製造製程中，模式性顯示第1之元件分離領域2與第2之元件分離領域4之形成工程的剖面圖。
[圖14]圖14係具有圖1、圖2所示構造，有關本發明之第1之實施形態之半導體裝置之一例，半導體裝置100之製造製程中，模式性顯示利用設於閘極電極12之側壁的間隔膜19與側壁絕緣膜14，形成LDD領域7與不純物擴散層6工程的平面圖。
[圖15]圖15係具有圖1、圖2所示構造，有關本發明之第1之實施形態之半導體裝置之一例，半導體裝置100之製造製程中，模式性顯示利用設於閘極電極12之側壁的間隔膜19與側壁絕緣膜14，形成LDD領域7與不 純物擴散層6工程的剖面圖。
[圖16]圖16係模式性顯示將複數具有經由第1之元件分離領域包圍之第1之活性領域的電晶體50，配置於半導體基板上，設置包圍各電晶體50之周圍之虛擬活性領域5，設置包圍該虛擬活性領域5整體之第2之元件分離領域32的構成的平面圖。
[圖17]圖17係模式性顯示於同一半導體基板上，複數配置有關本發明之半導體裝置之晶片之一例，晶片1000之複數之半導體裝置、半導體裝置100、半導體裝置300、半導體裝置400、半導體裝置500之配置的平面圖。
[圖18]圖18係模式性顯示於圖16所示構成中，複數配置於半導體基板上之電晶體50之構成之平面圖。
[圖19]圖19係模式性顯示例如採用氧化鋁所成側壁絕緣膜(SD-Side wall)與氮化矽所成間隔膜(Offset-Side wall)之HKMG構造之N型MOSFET之一例的構成之剖面圖。
[圖20]圖20係模式性顯示CMOS反相器電路之一例圖。
以下，對於有關本發明之半導體裝置，更詳細加以說明。
[第1實施形態]
對於本發明之有關於第1實施形態之半導體裝置，參照圖面加以說明。
圖1係顯示有關於第1之實施形態之半導體裝置100之構成例的平面圖，圖2係圖1之A-A'之剖面圖。惟，圖1中，為明確各構成要素之配置狀況，令位於電晶體之上方的層間絕緣膜以及配線成為透過狀態。又，關於第1之實施形態，關於第1之元件分離領域、第1之活性領域、虛擬活性領域與電晶體部分所成半導體裝置100中，對於成為基礎之半導體基板，使用了矽基板。更且，不但是單體之半導體基板，包含於半導體基板上製造半導體裝置100之過程狀態，以及於半導體基板上形成半導體裝置100之狀態，皆總稱之為晶圓。晶圓中，複數配置第1之實施形態之半導體裝置與除此之外之半導體裝置所形成之晶片。
首先，參照圖1，說明構成關於第1之實施形態之半導體裝置100之第1之元件分離領域2、第1之活性領域3、虛擬活性領域5、第2之元件分離領域4之配置。於矽基板之上面，設置島狀之第1之活性領域3，將該周圍包圍環狀之第1之元件分離領域2。圖1所示實施形態中，第1之活性領域3做為矩形，雖向Y方向延伸存在，亦可向X方向延伸存在，更且，可將複數之第1之活性領域3朝向X方向或Y方向適切配置。第1之元件分離領域2係包圍在第2之元件分離領域4所包圍之環狀之虛擬 活性領域5。更且詳細說明時，第1之活性領域3係包圍在環狀之第1之元件分離領域2，第1之元件分離領域2係包圍在環狀之虛擬活性領域5，虛擬活性領域5係包圍在第2之元件分離領域4。於第1之活性領域3之X方向之中央部，使第1之活性領域3向Y方向縱貫，配置有1條之閘極電極12。第1之活性領域3係以位於閘極電極12之X方向之一方之端部的第1之活性領域3A、和與鄰接於第1之活性領域3A之閘極電極12重疊之第1之活性領域3C、和鄰接於第1之活性領域3C，位於另一方之端部的第1之活性領域3B所構成。於第1之活性領域3A之上方，配置2個之第1連接插銷15A，於第1連接插銷15A之上方，配置向Y方向延伸存在之第1配線16A。同樣地，於第1之活性領域3B之上方，配置2個之第1連接插銷15B與向Y方向延伸存在之1條之第1配線16B，於第1之活性領域3C之上方，配置閘極電極12。之後，有將第1連接插銷15A與15B共同稱之為第1連接插銷15，將第1配線16A與16B共同稱之為第1配線16之情形。閘極電極12之至少一方之端部，係延伸存在至與第1之元件分離領域2重疊之領域拓寬於X方向，於該拓寬部之上方，配置2個第2連接插銷17。更且，於第2連接插銷17之上方，配置向Y方向延伸存在之第2配線18。
接著，參照圖2，說明關於第1之實施形態之半導體裝置100之構成。圖1所示，關於第1之實施形態 之半導體裝置100中，使用平面MOS(Metal Oxide Semiconductor)電晶體之構造之故，以下對於平面MOS電晶體之構成加以說明。平面MOS電晶體係於矽基板1中，設於挾持於第1之元件分離領域2之第1之活性領域3。平面MOS電晶體係具有被覆第1之活性領域3C之上面的閘極絕緣膜9、和被覆於閘極絕緣膜9之上面的第1導電膜10以及第2導電膜11所成閘極電極12、和設於第1之活性領域3A之上部的源極/汲極領域之一方所成不純物擴散層6A、和設於第1之活性領域3B之上部的源極/汲極領域之另一方所成不純物擴散層6B之構成。又，使與不純物擴散層6A之一方之端部鄰接，配置達成緩和汲極端之電場之工作的LDD(Lightly Doped Drain)領域7A，同樣地，於不純物擴散層6B之一方之端部，配置LDD領域7B。此後，有將不純物擴散層6A與6B共同稱之為不純物擴散層6，將LDD領域7A與7B共同稱之為LDD領域7之情形。然而，圖2所示構成中，於虛擬活性領域5雖未配置不純物擴散層，但配置有不純物擴散層亦可。構成平面MOS電晶體之閘極電極12之上面，係被掩膜13所被覆，該側面部係以間隔膜19與側壁絕緣膜14所被覆。
然而，例如經由將閘極絕緣膜9，以氧化矽膜與高介電率絕緣膜構成，將第1導電膜10，以金屬膜與多晶矽膜構成，成為具有HKMG構造之平面MOS電晶體。又，對於金屬閘極電極而言，將該側面部，例如成為 以氮化矽所成間隔膜19、和以氧化鋁所成側壁絕緣膜14被覆之構成時，則抑制閘極絕緣膜之EOT之增加，以及閘極絕緣膜中之負之固定充電之誘發，成為回避起因於製造製程之臨限值電壓Vt之偏移的構造。
平面MOS電晶體係以第1層間絕緣膜8加以埋入，於第1層間絕緣膜8之內部，配置第1連接插銷15(15A、15B)與未圖示之第2連接插銷17。在此，於第1連接插銷15A之底面，連接不純物擴散層6A，於第1連接插銷15B之底面，連接不純物擴散層6B。然而，雖未加以圖示，於第2連接插銷17之底面，連接有閘極電極12。於第1層間絕緣膜8之上面，配置第1配線16(16A、16B)與第2配線18。於第1配線16A之底面，連接第1連接插銷15A之上面，於第1配線16B之底面，連接第1連接插銷15B之上面。又，雖未加以圖示，於第2配線18之底面，連接第2連接插銷17之上面。因此，構成平面MOS電晶體之不純物擴散層6A，係隔著設於不純物擴散層6A之上面的第1連接插銷15A，連接於第1配線16A，同樣地，不純物擴散層6B係隔著設於不純物擴散層6B之上面的第1連接插銷15B，連接於第1配線16B。又，雖未加以圖示，閘極電極12，係隔著設於閘極電極12之上面的第2連接插銷17，連接於第2配線18。
第1元件分離領域2與第2元件分離領域4所挾之領域之環狀之虛擬活性領域5之電位 Vdummy active region係，實質上，在環狀之虛擬活性領域5之任一部位，亦維持於相等電位。具體而言，於P型半導體基板形成環狀之虛擬活性領域5之時，環狀之虛擬活性領域5之電位Vdummy active region係維持於供予P型半導體基板之基板電位Vsubstrate。結果，隔著殘留於該環狀之虛擬活性領域5與第1之元件分離領域2之下部的狹窄導通路徑，電性連接之汲極側之第1之活性領域之底部部分之電位Vactive region-bottom-D與源極側之第1之活性領域之底部部分之電位Vactive region-bottom-S，亦與環狀之虛擬活性領域5之電位Vdummy active region相同，實質上維持於一定之電位。因此，閘極電極12之正下方之第1之活性領域之底部部分之電位Vactive region-bottom-G係由於汲極側之電位Vactive region-bottom-D與源極側之電位Vactive region-bottom-S實質上維持於一定之電位，該變動被加以抑制。
然而，關於第1之實施形態之半導體裝置100中，隔著第1之元件分離領域2，將設置1個平面MOS電晶體的第1之活性領域3，經由環狀之虛擬活性領域5加以包圍。有關本發明之半導體裝置中，虛擬活性領域5之形狀以及第1之活性領域3之平面MOS電晶體之構成，係可做種種之變更之故，以下對於第1之實施形態以外之各種實施形態，詳細加以說明。然而，圖面與說明中，與第1之實施形態共通之部分則加以省略，僅記載各種實施形態特徵之不同之處。
[第2實施形態]
對於本發明之有關於第2實施形態之半導體裝置，參照圖面加以說明。
圖3係顯示有關於第2之實施形態之半導體裝置200之構成的平面圖。惟，圖3中，為明確各構成要素之配置狀況，令位於電晶體之上方的層間絕緣膜以及配線成為透過狀態，在此之後之平面圖亦相同。
參照圖3，對於構成關於第2之實施形態之半導體裝置200之第1之元件分離領域2、第1之活性領域3、虛擬活性領域5、第2之元件分離領域4加以說明。於第1之活性領域3，使第1之活性領域3向Y方向縱貫，配置有2條之閘極電極12(12A、12B)。第1之活性領域3係以位於閘極電極12A之X方向之一方之端部的第1之活性領域3A、和與鄰接於第1之活性領域3A之同時，與閘極電極12A重疊之第1之活性領域3C、和位於閘極電極12A之另一方之端部以及閘極電極12B之X方向之一方之端部的第1之活性領域3B，和與鄰接於第1之活性領域3B之同時，與閘極電極12B重疊之第1之活性領域3E、和位於閘極電極12B之另一方之端部的第1之活性領域3D所構成。即，第1之活性領域3中，各別配置經由設於閘極電極12A以及第1之活性領域3A與3B之不純物擴散層6(未圖示)所構成之平面MOS電晶體、和經由設於閘極電極12B以及第1之活性領域3B與3D之不純物擴散層6(未圖示)所構成之平面MOS電晶 體。使重疊於第1之活性領域3D之上方，配置2個之第1連接插銷15C，使重疊於第1連接插銷15C之上方，配置向Y方向延伸存在之第1配線16C。
2條之閘極電極12(12A、12B)係各別之一方之端部跨越虛擬活性領域5，延伸存在至與第2之元件分離領域4重疊之領域。更且，2條之閘極電極12(12A、12B)係在與第2之元件分離領域4重疊之領域一體化成為一條，在與第2之元件分離領域4重疊之領域內，向X方向延伸存在。在此，將一體化成為一條之閘極電極，稱之為閘極電極12C。更詳細說明時，閘極電極12B之一方之端部係向Y方向延伸存在與閘極電極12C一體化，閘極電極12A之一方之端部係向Y方向延伸存在，更向X方向延伸存在，與閘極電極12C一體化。即，於半導體裝置200中，配置3條之閘極電極12(12A、12B、12C)。閘極電極12C之一方之端部，係向Y方向拓寬，與該拓寬部之上面重疊，配置2個第2連接插銷17。更且，使與第2連接插銷17之上面重疊，配置向X方向延伸存在之第2配線18。
然而，圖3所示形態中，將包圍設置2個平面MOS電晶體的第1之活性領域3的第1之元件分離領域2，以虛擬活性領域5加以包圍。設於以第1之元件分離領域2包圍之第1之活性領域3中之平面MOS電晶體之個數，係可為3個以上，但選擇在30個以下之範圍為佳。又，設置複數之平面MOS電晶體之時，於閘極電極 12，將供給閘極電壓之第2連接插銷17，設於第2之元件分離領域4上，各閘極電極12之配置係可為跨過虛擬活性領域5之形態，將第2連接插銷17設於第1之元件分離領域2上，可為不跨過虛擬活性領域5之形態。
然而，有關圖3所示第2之實施形態之半導體裝置200中，例如經由將閘極絕緣膜9，以氧化矽膜與高介電率絕緣膜構成，將第1導電膜10，以金屬膜與多晶矽膜構成，成為具有HKMG構造之平面MOS電晶體。又，對於金屬閘極電極而言，將該側面部，例如成為以氮化矽所成間隔膜19、和以氧化鋁所成側壁絕緣膜14被覆之構成時，則抑制閘極絕緣膜之EOT之增加，以及閘極絕緣膜中之負之固定充電之誘發，成為回避起因於製造製程之臨限值電壓Vt之偏移的構造。
又，圖3所示構成中，於虛擬活性領域5中，未配置不純物擴散層之故，各閘極電極12跨越虛擬活性領域5之部分，係構成MOS型二極體。
[第3實施形態]
對於本發明之有關於第3實施形態之半導體裝置，參照圖面加以說明。
圖4-1係顯示有關於第3之實施形態之半導體裝置300之構成例的平面圖。然而，圖4-1、圖4-2、圖5-1、圖5-2、圖6、圖7中，由於說明之方便，未記載第1配線16(16A與16B)與第2配線18，但各別之配 置位置係與圖1所示第1之實施形態相同。
參照圖4-1，對於構成關於第3之實施形態之半導體裝置300之第1之活性領域3、虛擬活性領域5A、第2之元件分離領域4加以說明。
於矽基板之上面，設置島狀之第1之活性領域3，將該周圍包圍第2之元件分離領域4。於第1之活性領域3之X方向之一方之端部，隔著第2之元件分離領域4，配置1個虛擬活性領域5A。虛擬活性領域5A係成為矩形，向Y方向延伸存在，Y方向之長度Y1係較第1之活性領域3之Y方向之長度Y2為長(Y1>Y2)。
視情形而定，Y方向之長度Y1係可與Y2相同(Y1=Y2)，亦可為較Y2為短(Y1<Y2)。惟，Y1<Y2時，伴隨Y1之減少，設置「虛擬活性領域」之效果會減少。
關於本發明之第3之實施形態之半導體裝置之圖4-1所示半導體裝置300中，代替環狀之虛擬活性領域，對於矩形之第1之活性領域3，僅於該一方之端部，設置1個虛擬活性領域5A，於此之外之3個端部，未設置虛擬活性領域。結果，未設置虛擬活性領域之3個端部中，於第1實施形態、第2實施形態中，設置「第1之元件分離領域2」與「第2之元件分離領域4」所挾持之「虛擬活性領域」之領域，亦包含形成埋入絕緣膜之「分離溝」之領域。為此，於未設置虛擬活性領域之3個端部中，「第1之元件分離領域2」與「第2之元件分離領域 4」則連結，就整體而言，構成一體化之「元件分離領域」。關於本發明之第3之實施形態之半導體裝置中，「第1之元件分離領域2」與「第2之元件分離領域4」則連結，就整體而言，將一體化之「元件分離領域」，稱之為「第2之元件分離領域4」。
然而，虛擬活性領域5A之配置位置，可為X方向之另一端。
更且，可將虛擬活性領域5A之配置位置，替代成第1之活性領域3之X方向之一方之端部，選擇成Y方向之任一之端部。
圖4-2係顯示有關於第3之實施形態之半導體裝置300-1之構成的平面圖。
參照圖4-2，對於構成關於第3之實施形態之半導體裝置300-1之第1之活性領域3、虛擬活性領域5A、第2之元件分離領域4加以說明。
於矽基板之上面，設置島狀之第1之活性領域3，將該周圍包圍第2之元件分離領域4。於第1之活性領域3之Y方向之一方之端部，隔著第2之元件分離領域4，配置1個虛擬活性領域5A。虛擬活性領域5A係成為矩形，向X方向延伸存在，X方向之長度X1係與第1之活性領域3之Y方向之長度X2相等(X1=X2)。
視情形而定，X方向之長度X1係可選擇較X2為長(X1>X2)，亦可較X2為短(X1<X2)。惟，、X1>X2之時，即使增加X1，設置「虛擬活性領 域」之效果，與X1=X2之效果實質是相同的。另一方面，、X1<X2之時，X1則減少，最終實質上成為X1=0之時，則失去設置「虛擬活性領域」之效果。
圖4-2所示，關於第3之實施形態之半導體裝置300-1中，未設置虛擬活性領域之3個端部中，將第2之活性領域32，配置成ㄈ字形。於該第2之活性領域32中，形成有擴散層，隔著第3連接插銷，對於P型半導體基板而言，供給基板電位Vsubstrate，對於井領域而言，供給井電位Vwell。
「ㄈ字」形狀之第2之活性領域32，成為相等之電位，第2之活性領域32之電位Vsecond active region係，隔著第3連接插銷33加以供給，維持於基板電位Vsubstrate或井電位Vwell。虛擬活性領域5A係隔著殘留於第2之元件分離領域4之底部的導通路徑，與第2之活性領域32之底部電性連接。因此，虛擬活性領域5A之電位Vdummy active region-A亦與「ㄈ字」形狀之第2之活性領域32之電位Vsecond active region相同，實質上維持於一定之電位。
矩形形狀之第1之活性領域3之底部係隔著殘留於第2之元件分離領域4之底部的導通路徑，與「ㄈ字」形狀之第2之活性領域32之底部以及虛擬活性領域5A之底部電性連接，矩形形狀之第1之活性領域3之底部之電位Vactive region-bottom亦與「ㄈ字」形狀之第2之活性領域32之電位Vsecond active region，實質上維持於相等之 電位。
圖4-2所示，關於第3之實施形態之半導體裝置300-1中，將虛擬活性領域5A與「ㄈ字」形狀之第2之活性領域32，配置成包圍矩形形狀之第1之活性領域3之周圍。此時，與第2之元件分離領域4相同，於虛擬活性領域5A亦設置擴散層，虛擬活性領域5A之電位Vsecond active region則可選擇虛擬活性領域5A之任一部位為相等之形態。
[第4實施形態]
對於本發明之有關於第4實施形態之半導體裝置，參照圖面加以說明。
圖5-1係顯示有關於第4之實施形態之半導體裝置400之構成例的平面圖。
參照圖5-1，對於構成關於第4之實施形態之半導體裝置400之第1之活性領域3、虛擬活性領域5A、第2之元件分離領域4加以說明。
於矽基板之上面，設置島狀之第1之活性領域3，將該周圍包圍第2之元件分離領域4。於第1之活性領域3之Y方向之兩端部，則隔著第2之元件分離領域4，配置2個虛擬活性領域5B。各虛擬活性領域5B係成為矩形，向X方向延伸存在，相互平行地加以配置。各虛擬活性領域5B之X方向之長度X1係與矩形形狀之第1之活性領域3之X方向之長度X2相等(X1=X2)。
視情形而定，X方向之長度X1係可選擇較X2為長(X1>X2)，亦可較X2為短(X1<X2)。惟，X1>X2之時，即使增加X1，設置「虛擬活性領域」之效果，與X1=X2之效果實質是相同的。另一方面，X1<X2之時，X1則減少，最終實質上成為X1=0之時，則失去設置「虛擬活性領域」之效果。
更且，如圖5-1所示，關於第4之實施形態之半導體裝置400之構成，即對於矩形形狀之第1之活性領域3而言，於該X方向之兩端部，代替設置相互平行地加以配置之2個虛擬活性領域5B之形態，如圖5-2所示，關於第4之實施形態之半導體裝置400-1之構成，即一方之虛擬活性領域5B係成為矩形向X方向延伸存在，另一方之虛擬活性領域5A係成為矩形向Y方向延伸存在，相互一體化，選擇配置形成呈「L字型」之形狀之虛擬活性領域(虛擬活性領域5B+虛擬活性領域5A)之形態。
圖5-2所示，形成呈「L字型」之形狀之虛擬活性領域中，減少成為矩形向X方向延伸存在之虛擬活性領域5B部分之X方向之長度X1，最終實質上成為X1=0時，設置「虛擬活性領域」之效果，則與設置成為矩形向Y方向延伸存在之虛擬活性領域5A之效果之水準相同。
圖5-1所示，關於第4之實施形態之半導體裝置400中，設於矩形形狀之第1之活性領域3之上端部之上端側之虛擬活性領域5B之電位 Vdummy active region-B-upper，在矩形形狀之該上端側之虛擬活性領域5B之內部，成為相同之電位。該上端側之虛擬活性領域5B之底部係隔著殘留於第2之元件分離領域4之底部的導通路徑，與包圍第2之元件分離領域4之基板之底部電性連結，上端側之虛擬活性領域5B之電位、Vdummy active region-B-upper係與供予包圍第2之元件分離領域4之基板的電位、基板電位Vsubstrate，成為相同之電位。
又，設於矩形形狀之第1之活性領域3之上端部之下端側之虛擬活性領域5B之電位Vdummy active region-B-lower，在矩形形狀之該下端側之虛擬活性領域5B之內部，成為相同之電位。該下端側之虛擬活性領域5B之底部係隔著殘留於第2之元件分離領域4之底部的導通路徑，與包圍第2之元件分離領域4之基板之底部電性連結，下端側之虛擬活性領域5B之電位、Vdummy active region-B-lowerr係與供予包圍第2之元件分離領域4之基板的電位、基板電位Vsubstrate，成為相同之電位。
矩形形狀之第1之活性領域3之上端側之底部係隔著殘留於第2之元件分離領域4之底部的導通路徑，與上端側之虛擬活性領域5B之底部電性連接，矩形形狀之第1之活性領域3之上端側底部之電位、Vactive region-bottom-upper係與上端側之虛擬活性領域5B之電位Vdummy active region-B-upper相同。同樣，矩形形狀之第1之活性領域3之下端側之底部係隔著殘留於第2之元件分離領域4之底部的導通路徑，與下端側之虛擬活性領域5B 之底部電性連接，矩形形狀之第1之活性領域3之下端側底部之電位、Vactive region-bottom-lower係與下端側之虛擬活性領域5B之電位Vdummy active region-B-lower相同。
結果，矩形形狀之第1之活性領域3之底部之電位Vactive region-bottom係與Vactive region-bottom-upper及Vactive region-bottom-lower相同，維持於與供給予包圍第2之元件分離領域4之基板之電位，基板電位Vsubstrate相同之電位。
圖5-2所示，關於第4之實施形態之半導體裝置400-1中，形成呈「L字型」之形狀之虛擬活性領域5B之電位Vdummy active region-B-L-shape，在形成呈「L字型」之形狀之虛擬活性領域5B之內部，成為相同之電位。該「L字型」形狀之虛擬活性領域5B之底部係隔著殘留於第2之元件分離領域4之底部的導通路徑，與包圍第2之元件分離領域4之基板之底部電性連結，「L字型」形狀之虛擬活性領域5B之電位、Vdummy active region-B-L-shape係與供予包圍第2之元件分離領域4之基板的電位、基板電位Vsubstrate，成為相同之電位。
結果，矩形形狀之第1之活性領域3之底部之電位Vactive region-bottom係與Vdummy active region-B-L-shape相同，維持於與供給予包圍第2之元件分離領域4之基板之電位，基板電位Vsubstrate相同之電位。
更且，第4之實施形態中，除了圖5-1所示形態，以及圖5-2所示形態，對於矩形形狀之第1之活性 領域3而言，該Y方向之兩端部，可採用設置相互平行配置之2個虛擬活性領域5A之形態。即，第4之實施形態中，配置2個虛擬活性領域之時，採用圖4-1所示，關於第3之實施形態之半導體裝置300，將相當於虛擬活性領域5A之虛擬活性領域，對於矩形形狀之第1之活性領域3而言，採用該Y方向之兩端部(右端部與左端部)，相互平行之配置之構成。
[第5實施形態]
對於本發明之有關於第5實施形態之半導體裝置，參照圖面加以說明。
圖6係顯示有關於第5之實施形態之半導體裝置500之構成的平面圖。
參照圖6，對於構成關於第5之實施形態之半導體裝置500之第1之活性領域3、虛擬活性領域5C、第2之元件分離領域4加以說明。
於矽基板之上面，設置島狀之第1之活性領域3，將該周圍包圍第2之元件分離領域4。於矩形形狀之第1之活性領域3之X方向之兩端部，則隔著第2之元件分離領域4，配置2個虛擬活性領域5C之部分，於矩形形狀之第1之活性領域3之Y方向之一個端部，則隔著第2之元件分離領域4，配置虛擬活性領域5C之殘留之一個部分。虛擬活性領域5C之3個部分係一體化，整體而言，構成「ㄈ字」形狀之虛擬活性領域5C。
然而，圖6所示，關於第5之實施形態之半導體裝置500中，配置於矩形形狀之第1之活性領域3之X方向之兩端部的虛擬活性領域5C之2個部分之Y方向之長度Y3，係較矩形形狀之第1之活性領域3之Y方向之長度Y4為長(Y3>Y4)。
視情形而定，Y方向之長度Y3係可選擇與Y4相同(Y3=Y4)，亦可為較Y4為短(Y3<Y4)。惟，成為Y3<Y4之時，伴隨Y3之減少，設置配置於矩形形狀之第1之活性領域3之X方向之兩端部的「虛擬活性領域」之2個部分，做為整體而言，構成「ㄈ字」形狀之虛擬活性領域5C所成之效果則漸漸減少。最終而言，到達「Y3=0」時，減少到在於矩形形狀之第1之活性領域3之Y方向之一個端部，配置虛擬活性領域5C之殘留一個部分之狀態的效果水準。
構成「ㄈ字」形狀之虛擬活性領域5C之3個部分，係可選擇於矩形形狀之第1之活性領域3之Y方向之兩端部配置2個部分，X方向之一方之端部配置殘留之一個部分，一體化3個部分之形態。
圖6所示，關於第5之實施形態之半導體裝置500中，形成呈「ㄈ字」之形狀之虛擬活性領域5C之電位Vdummy active region-C，在「ㄈ字」之形狀之虛擬活性領域5C之內部，成為相同之電位。該「ㄈ字」形狀之虛擬活性領域5C之底部係隔著殘留於第2之元件分離領域4之底部的導通路徑，與包圍第2之元件分離領域4之基板 之底部電性連結，「ㄈ字」形狀之虛擬活性領域5C之電位、Vdummy active region-C係與供予包圍第2之元件分離領域4之基板的電位、基板電位Vsubstrate，成為相同之電位。
結果，矩形形狀之第1之活性領域3之底部之電位Vactive region-bottom係與Vdummy active region-C相同，維持於與供給予包圍第2之元件分離領域4之基板之電位，基板電位Vsubstrate相同之電位。
將圖6所示「ㄈ字」形狀之虛擬活性領域5C，設於P型矽基板上之時，雖選擇於該表面未設置P型不純物擴散層之形態，但亦可選擇於該表面設置P型不純物擴散層之形態。
惟，於表面設置P型不純物擴散層之時，對於該P型不純物擴散層，隔著連接插銷，施加與基板電位相等之電位Vsubstrate時，「ㄈ字」形狀之虛擬活性領域5C係變成「ㄈ字」形狀之「第2活性領域」。代替「ㄈ字」形狀之虛擬活性領域5C，設置前述「ㄈ字」形狀之「第2活性領域」時，會喪失配置「虛擬活性領域」所成之「效果」。
另一方面，對於表面之P型不純物擴散層，雖形成可施加與基板電位相等之電位Vsubstrate的連接插銷，未實施電位之施加時，「ㄈ字」形狀之虛擬活性領域5C係不會變成「ㄈ字」形狀之「第2活性領域」。因此，不喪失配置「ㄈ字」形狀之虛擬活性領域5C係所成之「效果」。因此，可發揮將「ㄈ字」形狀之虛擬活性領 域5C，設於P型矽基板上之時，選擇於該表面未設置P型不純物擴散層之形態之情形相同之效果。
[第6實施形態]
對於本發明之有關於第6實施形態之半導體裝置，參照圖面加以說明。
圖7係顯示有關於第6之實施形態之半導體裝置600之構成的平面圖。
參照圖7，對於構成關於第5之實施形態之半導體裝置500之第1之活性領域3、虛擬活性領域5D、第2之元件分離領域4加以說明。
於矽基板之上面，設置島狀之第1之活性領域3，將該周圍包圍第2之元件分離領域4。於矩形形狀之第1之活性領域3之X方向之兩端部，則隔著第2之元件分離領域4，配置虛擬活性領域5D之2個部分，於矩形形狀之第1之活性領域3之X方向之兩端部，則隔著第2之元件分離領域4，配置虛擬活性領域5D之殘留之二個部分。虛擬活性領域5D之4個部分，則隔著第2之元件分離領域4，就整體而言，成為包圍矩形形狀之第1之活性領域3之周圍的配置。
構成虛擬活性領域5D之複數部分，採用隔著第2之元件分離領域4，就整體而言，包圍矩形形狀之第1之活性領域3之周圍的配置下，使構成虛擬活性領域5D之複數部分之個數，超過4個，例如可選擇6個以下，最 適切地加以配置，合計成為5個以上亦可。例如，2分割配置於第1之活性領域3之X方向之一方之端部的虛擬活性領域5D之1個部分，配置於Y方向之1個之假想直線上時，第1活性領域3係隔著第2之元件分離領域4，以合計5個部分加以構成，以虛擬活性領域5D加以包圍。
圖7所示，關於第6之實施形態之半導體裝置600中，分割成4個部分之虛擬活性領域5D之電位Vdummy active region-C，在矩形形狀之虛擬活性領域5D之各個之部分內部，成為相同之電位。該矩形形狀之虛擬活性領域5D之各部分之底部係隔著殘留於第2之元件分離領域4之底部的導通路徑，與包圍第2之元件分離領域4之基板之底部電性連結，矩形形狀之虛擬活性領域5D之各部分之電位、Vdummy active region-D係與供予包圍第2之元件分離領域4之基板的電位、基板電位Vsubstrate，成為相同之電位。
結果，矩形形狀之第1之活性領域3之底部之電位Vactive region-bottom係與Vdummy active region-D相同，維持於與供給予包圍第2之元件分離領域4之基板之電位，基板電位Vsubstrate相同之電位。
[第7實施形態]
對於本發明之有關於第7實施形態之半導體裝置，參照圖面加以說明。
圖8係顯示有關於第7之實施形態之半導體 裝置700之構成的剖面圖。
參照圖8，對於關於第7之實施形態之半導體裝置700之構造，採用具備高介電率絕緣膜(High-k膜)21之閘極絕緣膜22之N型平面MIS(Metal Insulator Semiconductor)電晶體之構成，對於設置第1之活性領域3、虛擬活性領域5、第2之元件分離領域4之一例加以說明。然而，圖8所示剖面圖係與圖2相同，相當於圖1所示平面配置之A-A'剖面。又，高介電率絕緣膜係較氧化矽膜(SiO2)，介電率為高之膜。
圖8所示關於第7之實施形態之半導體裝置700中，經由被覆第1之活性領域3C之上面的氧化矽膜(SiO2)所成絕緣膜20，以及被覆絕緣膜20之上面的氧化鉿膜(HfO2)所成高介電率絕緣膜21，構成閘極絕緣膜22。又，經由被覆高介電率絕緣膜21之上面之氮化鈦(TiN)所成金屬膜23，以及被覆於金屬膜23之上面的第1之多晶矽膜24，構成閘極電極25。因此，關於第7之實施形態之半導體裝置700，係採用形成於P型半導體基板上，高介電率閘極氧化膜與金屬閘極電極所成HKMG構造的N型之平面MISFET。
構成N型平面MISFET之時，具有設於第1之活性領域3A之上面的源極/汲極領域之一方所成不純物擴散層6A、和設於第1之活性領域3B之上部的源極/汲極領域之另一方所成不純物擴散層6B，更且選擇設置LDD領域7A與7B之LDD構造的構成。
然而，做為高介電率絕緣膜21，可使用包含選自HfSiON、ZrO2、Ta2O5、Nb2O5、Al2O3、HfO2、ScO3、Y2O3、La2O3、CeO3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、及Lu2O3所成群之至少一種之高介電率絕緣材料之膜。又，於高介電率絕緣膜中，包含氮亦可。
更且。代替氮化鈦(TiN)，做為金屬膜23，可使用包含選自Ti、W、Ta、Ru及Al所成群之至少一個金屬元素層。
於第1多晶矽膜24之上面，設有以第2多晶矽膜26與鎢(W)膜27所構成之導電層28，鎢膜27之上面，係以掩膜13加以被覆。關於第7之實施形態之半導體裝置700中，HKMG構造之閘極絕緣膜22與閘極電極、導電層28與掩膜13之側面部，係以間隔膜19與側壁絕緣膜14加以被覆。
藉由利用間隔膜19與側壁絕緣膜14，令LDD領域7A與7B、不純物擴散層6A與6B各個自我整合地加以形成。
圖8所示，關於第7之實施形態之半導體裝置700中，於虛擬活性領域5，選擇未設置擴散層之構成。
[第8實施形態]
對於本發明之有關於第8實施形態之半導體裝置，參 照圖面加以說明。
圖9係顯示有關於第8之實施形態之半導體裝置800之構成的剖面圖。
參照圖9，對於關於第8之實施形態之半導體裝置800之構造，採用具備高介電率絕緣膜(High-k膜)21之閘極絕緣膜22之P型平面MIS(Metal Insulator Semiconductor)電晶體之構成，對於設置第1之活性領域3、虛擬活性領域5、第2之元件分離領域4之一例加以說明。然而，圖9所示剖面係與圖2相同，相當於圖1所示平面配置之A-A'剖面。在此，與第7之實施形態共通之部分則加以省略，僅記載與第7之實施形態之不同之處。
關於第8之實施形態之半導體裝置800，係構成P型平面MISFET之故，製作在形成於P型半導體基板中之N型井領域。
圖9所示關於第8之實施形態之半導體裝置800中，經由被覆第1之活性領域3C之上面的氧化矽膜(SiO2)所成絕緣膜20，以及被覆絕緣膜20之上面的氧化鉿膜(HfO2)所成高介電率絕緣膜21，構成閘極絕緣膜22，更且，設置被覆高介電率絕緣膜21之上面之氧化鋁(Al2O3)所成覆蓋膜29。又，經由被覆覆蓋膜29之上面之氮化鈦(TiN)所成金屬膜23，以及被覆於金屬膜23之上面的第1之多晶矽膜24，構成閘極電極25。因此，關於第8之實施形態之半導體裝置800，係採用形成於N 型井領域上，高介電率閘極氧化膜與金屬閘極電極所成HKMG構造的P型之平面MISFET。
構成P型平面MISFET之時，具有設於第1之活性領域3A之上面的源極/汲極領域之一方所成不純物擴散層6A、和設於第1之活性領域3B之上部的源極/汲極領域之另一方所成不純物擴散層6B，更且選擇設置LDD領域7A與7B之LDD構造的構成。
[第9實施形態]
對於本發明之有關於第9實施形態之半導體裝置，參照圖面加以說明。
圖10-1係顯示有關於第9之實施形態之半導體裝置900之構成的平面圖。圖10-1所示關於第9之實施形態之半導體裝置900係構成圖20所示電路所表記之CMOS(Complementary MOS)反相器。
參照圖10-1，說明關於第9實施形態之半導體裝置800之構造；構成CMOS反相器之N型MOS電晶體之第1電晶體30與P型MOS電晶體之第2電晶體31之構造。N型MOS電晶體之第1電晶體30，係形成於P型井領域，P型MOS電晶體之第2電晶體31，係形成於N型井領域。圖10-1所示，第1電晶體30與第2電晶體31係如圖1所示，關於第1之實施形態之半導體裝置100、和導電型和配置於第1之活性領域3之平面型MOSFET之個數為不同，但構成要素之第1之活性領域 3、第1之元件分離領域2、虛擬活性領域5、第2之元件分離領域4係與關於第1之實施形態之半導體裝置100本質上是共通的。以後之說明中，圖10-1所示第1電晶體30與第2電晶體31、與圖1所示半導體裝置100，僅記載構造上之不同處。
形成於P型井領域之N型MOS電晶體之第1電晶體30中，形成環狀之第1之元件分離領域2(2N)，經由包圍第1之活性領域3(3N)之周圍，分離環狀之虛擬活性領域5(5N)與第1之活性領域3(3N)。與環狀之虛擬活性領域5(5N)之矩形形狀之外周接觸，加以包圍地，設置第2之元件分離領域4。又，「ㄈ字」形狀之第2之活性領域32(32N)係使該周圍經由第2之元件分離領域4包圍之狀態而形成。環狀之虛擬活性領域5(5N)之矩形形狀之外周中，對於3個端部，隔著第2之元件分離領域4，配置「ㄈ字」形狀之第2之活性領域32(32N)。即，「ㄈ字」形狀之第2之活性領域32(32N)係於具有矩形形狀之外周之虛擬活性領域5(5N)之X方向之兩端部，以及Y方向之一方之端部，隔著第2之元件分離領域4加以配置。於具有矩形形狀之外周之虛擬活性領域5(5N)之Y方向之另一方之端部，不配置第2之活性領域32(32N)。
形成於P型井領域之「ㄈ字」形狀之第2之活性領域32(32N)係於該表面，設置P型不純物擴散層，於該P型不純物擴散層上，設置第3連接插銷33 (33N)。隔著該第3連接插銷33(33N)，對於「ㄈ字」形狀之第2之活性領域32(32N)，施加P型井電位、Vp-well。P型井電位Vp-well係選擇為VSS。因此，「ㄈ字」形狀之第2之活性領域32(32N)之整體，維持於P型井電位、Vp-well=VSS。
視情形而定，形成於P型井領域之「ㄈ字」形狀之第2之活性領域32(32N)係代替P型不純物擴散層，於該表面，設置N型不純物擴散層亦可。於表面，設置N型不純物擴散層時，於該N型不純物擴散層上，設置第3連接插銷33(33N)。此時，於「ㄈ字」形狀之第2之活性領域32(32N)中，經由下層之P型井領域(p層)、和表面之N型不純物擴散層(N層)，形成pN接合，於下層之P型井領域(p層)之相當部分，形成空乏層。P型井領域係形成於P型半導體基板上，對於該P型半導體基板，施加基板電位Vsubstrate。將基板電位Vsubstrate選擇成Vsubstrate=VSS的結果，隔著第3連接插銷33(33N)，於表面之N型不純物擴散層(N層)，施加P型井電位Vp-well=VSS時，「ㄈ字」形狀之第2之活性領域32(32N)之電位Vp-well係、整體維持於P型井電位Vp-well=VSS。
圖10-1所示，關於第9之實施形態之半導體裝置900中，第1電晶體30中，於形成於P型井領域之虛擬活性領域5(5N)之表面，形成N型不純物擴散層。環狀之虛擬活性領域5(5N)中，經由下層之P型井領域 (p層)、和表面之N型不純物擴散層(N層)，形成pN接合，於下層之P型井領域(p層)之相當部分，形成空乏層。
令未配置第2之活性領域32(32N)之環狀之虛擬活性領域5(5N)之「Y方向之一邊」的部分，跨有閘極電極12(12N)。即，於虛擬活性領域5(5N)之「Y方向之一邊」的部分之表面，形成HKMG構造，於該兩側，LDD領域7A與7B以及N型不純物擴散層6A與6B則各別自我整合地加以形成。此時，兩端之N型不純物擴散層係經由設於環狀之虛擬活性領域5(5N)之表面的N型不純物擴散層(N層)，電性連結之故，成為相等之電位。因此，環狀之虛擬活性領域5(5N)之下層之P型井領域(p層)之電位Vp-well係維持於P型井電位Vp-well=VSS。
第1電晶體30中，於形成於P型井領域之虛擬活性領域5(5N)之表面，代替N型不純物擴散層，可形成P型不純物擴散層，又，可不形成不純物擴散層，成為P型井之狀態。因此，環狀之虛擬活性領域5(5N)之下層之P型井領域(p層)之電位Vp-well係整體而言，成為相等電位，維持於P型井電位Vp-well=VSS。
第1電晶體30中，於第1之活性領域3(3N)中，雖形成3個N型MOSFET，該3個閘極電極12(12N)係於第2之元件分離領域4，集中於1個，隔著第2連接插銷17(17N)，連接於第4配線35。2個源 極電極係各別隔著第1連接插銷15(15N)，連接於1個第3配線34(34N)，同樣地，2個汲極電極係各別隔著第1連接插銷15(15N)，連接另外1個第3配線34(34N)。2個第3配線34(34N)之一方係連接於接地端子：VSS，另一方係連接於輸出信號端子：OUT。
形成於N型井領域之P型MOS電晶體之第2電晶體31中，亦同樣地，配置第1之活性領域3(3P)、第1之元件分離領域2(2P)、虛擬活性領域5(5P)、第2之活性領域32(32P)、第3連接插銷33(33P)、第1連接插銷15(15P)、第3配線34(34P)。圖10-1所示第2之電晶體31中，形成環狀之第1之元件分離領域2(2P)，經由包圍第1之活性領域3(3P)之周圍，分離環狀之虛擬活性領域5(5P)與第1之活性領域3(3P)。與環狀之虛擬活性領域5(5P)之矩形形狀之外周接觸，加以包圍地，設置第2之元件分離領域4。又，「ㄈ字」形狀之第2之活性領域32(32P)係使該周圍經由第2之元件分離領域4包圍之狀態而形成。環狀之虛擬活性領域5(5P)之矩形形狀之外周中，對於3個端部，隔著第2之元件分離領域4，配置「ㄈ字」形狀之第2之活性領域32(32P)。即，「ㄈ字」形狀之第2之活性領域32(32P)係於具有矩形形狀之外周之虛擬活性領域5(5P)之X方向之兩端部，以及Y方向之一方之端部，隔著第2之元件分離領域4加以配置。於具有矩形形狀之外周之虛擬活性領域5(5P)之Y方向之 另一方之端部側，不配置第2之活性領域32(32P)。
形成於N型井領域(n層)之「ㄈ字」形狀之第2之活性領域32(32p)係於該表面，設置N型不純物擴散層，於該N型不純物擴散層上，設置第3連接插銷33(33P)。隔著該第3連接插銷33(33P)，對於「ㄈ字」形狀之第2之活性領域32(32P)，施加N型井電位、Vn-well。N型井電位Vn-well係選擇為Vdd。因此，「ㄈ字」形狀之第2之活性領域32(32P)之整體，維持於N型井電位、Vn-well=Vdd。
視情形而定，形成於N型井領域之「ㄈ字」形狀之第2之活性領域32(32P)係代替N型不純物擴散層，於該表面，設置P型不純物擴散層亦可。於表面，設置P型不純物擴散層時，於該P型不純物擴散層上，設置第3連接插銷33(33P)。此時，於「ㄈ字」形狀之第2之活性領域32(32P)中，經由下層之N型井領域(n層)、和表面之P型不純物擴散層(P層)，形成Pn接合，於下層之n型井領域(n層)之相當部分，形成空乏層。N型井領域(n層)係形成於P型半導體基板上，另外，於N型井領域(n層)，施加N型井電位、Vn-well。N型井電位Vn-well係選擇為Vdd。隔著第3連接插銷33(33P)，於表面之P型不純物擴散層(P層)，施加N型井電位Vn-well=Vdd時，「ㄈ字」形狀之第2之活性領域32(32P)之電位Vn-well整體而言係、維持於N型井電位Vn-well=Vdd。
第2電晶體31中，於形成於N型井領域之虛擬活性領域5(5P)之表面，代替P型不純物擴散層，可形成N型不純物擴散層，又，可不形成不純物擴散層，成為N型井之狀態。此時，環狀之虛擬活性領域5(5P)之下層之N型井領域(n層)之電位Vn-well整體而言，成為相等電位，維持於N型井電位Vn-well=Vdd。
第2電晶體31中，於第1之活性領域3(3P)中，雖形成3個P型MOSFET，該3個閘極電極12(12P)係於第2之元件分離領域4，集中於1個，隔著第2連接插銷17(17P)，連接於第4配線35。2個源極電極係各別隔著第1連接插銷15(15P)，連接於1個第3配線34(34P)，同樣地，2個汲極電極係各別隔著第1連接插銷15(15P)，連接另外1個第3配線34(34P)。2個第3配線34(34P)之一方係連接於電源端子：Vdd，另一方係連接於輸出信號端子：OUT。
第4配線35係連接於輸入信號端子：IN，因此，圖10-1所示關於第9之實施形態之半導體裝置900，係具有輸入信號端子：IN、輸出信號端子：OUT、電源端子：Vdd、接地端子：VSS，構成圖20表記之CMOS反相器電路。
圖10-2係顯示有關於第9之實施形態之半導體裝置900-1之構成的平面圖。
圖10-2所示關於第9之實施形態之半導體裝置900-1係構成圖20所示電路所表記之CMOS (Complementary MOS)反相器。
參照圖10-2，說明關於第9實施形態之半導體裝置800-1之構造；構成CMOS反相器之N型MOS電晶體之第1電晶體30與P型MOS電晶體之第2電晶體31之構造。
圖10-2所示P型MOS電晶體之第2電晶體31，係具有與圖10-1所示P型MOS電晶體之第2電晶體31相同之構造。
圖10-2所示N型MOS電晶體之第1電晶體30，與圖10-1所示N型MOS電晶體之第1電晶體30不同處則說明如下。
圖10-2所示第1電晶體30中，將矩形形狀之第1之活性領域3(3N)之周圍，以第2之元件分離領域4加以包圍。於第1之活性領域3(3N)之Y方向之一方之端部，隔著第2之元件分離領域4，配置1個虛擬活性領域5(5N)。
因此，使包圍矩形形狀之第1活性領域3(3N)之周圍，隔著第2之元件分離領域4，形成1個之虛擬活性領域5(5N)與「ㄈ字」形狀之第2之活性領域32(32N)。
圖10-2所示第1電晶體30中，在配置於P型井領域之1個虛擬活性領域5(5N)之表面，形成N型不純物擴散層。經由下層之P型井領域(p層)、和表面之N型不純物擴散層(N層)，形成pN接合，於下層之 P型井領域(p層)之相當部分，形成空乏層。1個之虛擬活性領域5(5N)整體係成為實質上相等之電位。於1個之虛擬活性領域5(5N)中，該下層之P型井領域(p層)之電位係P型井電位Vp-well=VSS。因此，於1個之虛擬活性領域5(5N)整體，該下層之P型井領域(p層)之電位係將維持於P型井電位Vp-well=VSS。
又，圖10-2所示，第1電晶體30中，於「ㄈ字」形狀之第2之活性領域32(32N)之表面，形成P型不純物擴散層，於該P型不純物擴散層上，設置第3連接插銷33(33N)。隔著該第3連接插銷33(33N)，對於「ㄈ字」形狀之第2之活性領域32(32N)，施加P型井電位、Vp-well。P型井電位Vp-well係選擇為VSS。因此，「ㄈ字」形狀之第2之活性領域32(32N)之整體，維持於P型井電位、Vp-well=VSS。
[其他之實施形態]
對於本發明之「其他之實施形態」，將該一例示於如下。
如圖16所示，於包圍四方之1個之虛擬活性領域5中，配置複數之電晶體50(不具有圖18所示虛擬活性領域之電晶體50；此部分例如相當於專利文獻4記載之構成之MOSFET)亦可。
圖18所示半導體裝置(電晶體)50中，雖在經由第1之元件分離領域2包圍周圍之第1之活性領域 3，配置MOSFET，圖16所示形態中，於各個半導體裝置(電晶體)50之相互之間，以及配置之複數之半導體裝置(電晶體)50整體之周圍，亦設置第1之元件分離領域2，與於各個半導體裝置(電晶體)50各別設置之第1之元件分離領域2一體化。
圖16所示實施形態中，對於接觸於複數之電晶體50加以配置之第1之元件分離領域2，設置包圍該四方之一個迥圈狀之虛擬活性領域5。
對於各個半導體裝置(電晶體)50，各別配置「L字」形狀之虛擬活性領域5，相互連結該「L字」形狀之虛擬活性領域5之結果，構成包圍四方之一個迥圈狀之虛擬活性領域5。與該迥圈狀之虛擬活性領域5接觸，設置包圍該四方之一個迥圈狀之第2之元件分離領域4。
又，迥圈狀之虛擬活性領域5之電位Vdummy active region係成相等之電位。各個半導體裝置(電晶體)50之第1之活性領域3之底部，係隔著殘留於第1之元件分離領域2之底部的導通路徑，與虛擬活性領域5之底部電性連接。結果，各個之半導體裝置(電晶體)50之第1之活性領域3之底部之電位Vfirst active region-bottom，係與迥圈狀之虛擬活性領域5之底部之電位Vdummy active region-bottom維持於相同之電位。
圖16所示之實施形態中，經由「田字」形狀之第1之元件分離領域2，於分割之4個分割，各別採用 配置半導體裝置(電晶體)之構成。此時，做為配置於各分割之半導體裝置(電晶體)，除了具有圖18所例示之構成之半導體裝置(電晶體)50之外，於包圍各半導體裝置(電晶體)之第1之活性領域3而設置之各別之第1之元件分離領域2中，可成為設置第2之活性領域32之構成。例如，對於矩形之第1之活性領域3，設置「ㄈ字」形狀之第2之活性領域32，對於殘留端部，挾持第1之元件分離領域2，選擇配置虛擬活性領域之形態，此時，可一體化對於配置於各分割之半導體裝置(電晶體)加以配置之虛擬活性領域，構成迥圈狀之虛擬活性領域5。換言之，經由「田字」形狀之第1之元件分離領域2，於分割之4個分割，各別配置之半導體裝置(電晶體)係除了第1之活性領域3，可設置第2之活性領域32，但至少於各個之分割內，藉由虛擬活性領域成為未配置之構成，發揮迥圈狀之虛擬活性領域5所成「效果」者為佳。
更且，例如，對於矩形之第1之活性領域3，設置「L字」形狀之第2之活性領域32，對於殘留二個之端部，挾持第1之元件分離領域2，選擇配置「L字」形狀之虛擬活性領域之形態，此時，可一體化對於配置於各分割之半導體裝置(電晶體)加以配置之「L字」形狀之虛擬活性領域，構成迥圈狀之虛擬活性領域5。
視情形而定，經由「田字」形狀之第1之元件分離領域2分割之配置於各分割之半導體裝置(電晶 體)中，於包圍各半導體裝置(電晶體)之第1之活性領域3而設置之各別之第1之元件分離領域2中，在設置第2之活性領域32時，可採用迥圈狀之第2之活性領域32。
如圖17所示，不限於一個晶片1000內，配置圖4-1、圖4-2、圖5-1、圖5-2、圖6、圖7所示構成之半導體裝置之一個的形態，配置選自半導體裝置100、半導體裝置200、半導體裝置300、半導體裝置300-1、半導體裝置400、半導體裝置400-1、半導體裝置500、半導體裝置600所成群之複數種之半導體裝置亦可。
(本發明之虛擬活性領域之採用所成效果之驗證例)
圖11係顯示對於採用使用高介電率絕緣膜之高介電率閘極氧化膜之N型平面MOS電晶體，測定對於該臨限值電壓Vt之閘極寬度W之關連性之結果之圖表。圖11中，係對比配置接觸於包圍第1之活性領域之第1之元件分離領域的「虛擬活性領域」之半導體裝置之測定結果(有虛擬活性領域)、與未配置「虛擬活性領域」之半導體裝置之測定結果(無虛擬活性領域)，加以製圖者。
外插配置「虛擬活性領域」之半導體裝置之測定結果(有虛擬活性領域)之結果，當閘極寬度W達到W=20μm之時，該臨限值電壓Vt係推定與未配置「虛擬活性領域」之半導體裝置之測定結果(無虛擬活性領域)之W=20μm之臨限值電壓Vt，實質上相等。又，外 插配置「虛擬活性領域」之半導體裝置之測定結果(有虛擬活性領域)時，閘極寬度W係到達W=0.2μm時，該臨限值電壓Vt係推定與未配置「虛擬活性領域」之半導體裝置之測定結果(無虛擬活性領域)之W=0.2μm之臨限值電壓Vt實質上是相等的。
令閘極寬度W為W=20μm之臨限值電壓Vt(W=20μm)為基準，考量與閘極寬度W之臨限值電壓Vt(W)之差，臨限值電壓之偏移量：△Vt(W)={Vt(W)-Vt(W=20μm)}。至少，閘極寬度W係伴隨由20μm減少至0.2μm，臨限值電壓之偏移量：△Vt(W)={Vt(W)-Vt(W=20μm)}雖會增加，該偏移量與未配置「虛擬活性領域」之半導體裝置比較，配置「虛擬活性領域」之半導體裝置則明顯變小。經由配置「虛擬活性領域」，伴隨閘極寬度W之減少，顯著抑制了臨限值電壓之偏移量之增加。
因此，採用配置「虛擬活性領域」之關於第1之實施形態之半導體裝置乃至關於第9之實施形態之半導體裝置之構成時，抑制臨限值電壓Vt之上昇(偏移)，可使半導體裝置安定動作。
參照圖11中對比之配置「虛擬活性領域」之半導體裝置之測定結果(有虛擬活性領域)、以及未配置「虛擬活性領域」之半導體裝置之測定結果(無虛擬活性領域)。閘極寬度W為在0.1μm~20μm之範圍中，判斷未配置「虛擬活性領域」之半導體裝置之臨限值電壓Vt之 偏移量：△Vt(W)，不超過配置「虛擬活性領域」之半導體裝置之臨限值電壓Vt之偏移量：△Vt(W)。至少，閘極寬度W係在0.2μm~10μm之範圍中，判斷相較於未配置「虛擬活性領域」之半導體裝置之臨限值電壓Vt之偏移量：△Vt(W)，配置「虛擬活性領域」之半導體裝置之臨限值電壓Vt之偏移量：△Vt(W)為小。尤其，閘極寬度W為於0.5μm~10μm之範圍中，判斷有明顯抑制臨限值電壓Vt之偏移量之效果。
然而，圖11所示對比結果，配置「虛擬活性領域」之半導體裝置(有虛擬活性領域)、未配置「虛擬活性領域」之半導體裝置(無虛擬活性領域)係皆為閘極長L=0.06μm之平面型之MOSFET。又，將被覆閘極圖案之側面之矽氮化膜，做為間隔膜19使用，將被覆氧化矽膜所成閘極圖案之側面之間隔膜19的矽氧化膜，做為側壁絕緣膜14加以利用。使側壁絕緣膜14經由矽氧化膜形成之故，產生閘極絕緣膜之EOT之增加，以及起因於閘極絕緣膜中之負之固定充電之誘發之臨限值電壓Vt之偏移。閘極絕緣膜之EOT之增加，以及起因於閘極絕緣膜中之負之固定充電之誘發之臨限值電壓Vt之偏移量係本質上，未顯示對於閘極寬度W之關連性。因此，關連於圖11所示對比結果所示配置「虛擬活性領域」之半導體裝置(有虛擬活性領域)與未配置「虛擬活性領域」之半導體裝置(無虛擬活性領域)間所發現之閘極寬度W之臨限值電壓Vt之偏移量之差異係判斷起因於閘極絕緣膜 之EOT之增加，以及起因於閘極絕緣膜中之負之固定充電之誘發以外之要素。換言之，代替矽氧化膜，使用氧化鋁膜，製作側壁絕緣膜14，回避起因於閘極絕緣膜之EOT之增加，以及起因於閘極絕緣膜中之負之固定充電之誘發之臨限值電壓Vt之偏移之時，經由配置「虛擬活性領域」，可發揮減低關連於閘極寬度W之臨限值電壓Vt之偏移量之效果。
因此，關於本發明之配置「虛擬活性領域」之效果，係令閘極寬度W，選擇於0.1μm~20μm之範圍，較佳係選擇於0.2μm~10μm之範圍時，可有效利用於臨限值電壓Vt之偏移量之抑制。此時，製作於第1之活性領域之「具有高介電率閘極絕緣膜與閘極電極與擴散層之電晶體」係，尤其平面型MOSFET之閘極長L係選擇於0.02μm~1μm之範圍者為佳。
驗證關於本發明之配置「虛擬活性領域」所成效果之時，將製作之平面型MOSFET之閘極長L，選擇於0.06μm~1μm之範圍則更佳。
一般而言，平面型MOSFET之閘極長L與閘極寬度W之係至少選擇滿足W>L之關係。因此，從上述閘極長L之選擇範圍、與閘極寬度W之選擇範圍，至少滿足W>L之關係，較佳為滿足W≧10×L之關係地，選擇閘極長L與閘極寬度W為佳。
(有關第1之實施形態之半導體裝置100之製造製程)
有關圖1所示第1之實施形態之半導體裝置100之製造製程，參照圖12至圖15加以說明。
圖12~圖15之各圖係將圖1所示半導體裝置100之製造製程之工程，模式性顯示之圖面。圖12係將於P型半導體基板1上，形成第1之活性領域3、第1之元件分離領域2、虛擬活性領域5、第2之元件分離領域4的工程，模式性顯示的平面圖，圖13係將圖12之A-A'剖面，模式性顯示之剖面圖。圖14係將於第1之活性領域3、形成採用HKMG構成之N型MOSFET之工程，模式性顯示的平面圖，圖15係將圖14之A-A'剖面，模式性顯示之剖面圖。
(第1之活性領域3與虛擬活性領域5之形成工程)
參照圖12與圖13，說明於P型半導體基板1上，形成第1之活性領域3、第1之元件分離領域2、虛擬活性領域5、第2之元件分離領域4的工程。
於矽基板(P型半導體基板)1，使用光微影法及乾蝕刻法，形成成為第1之元件分離領域2之外壁的第1分離溝40、和成為第2之元件分離領域4之外壁的第2分離溝41。圖1所示包含N型平面MOSFET之半導體裝置100中，第1分離溝40之深度dtrench-1與第2之分離溝41之深度dtrench-2係皆為200nm。如圖13所示，第1分離溝40之底，第2分離溝41之底中，殘留矽基板(P型半導體基板)1，此殘留部分做為導通路徑，電性 連結第1之活性領域3之底部分與虛擬活性領域5之底部分。
第1分離溝40之溝寬Wtrench-1與第2分離溝41之溝寬Wtrench-2係如圖13所示，溝之側壁面為傾斜，與底部比較，上部係較為寬廣。
接著，使埋入第1分離溝40與第2分離溝41之內部，成膜CVD(Chemical Vapor Deposition)法所成矽氧化膜(SiO2)或矽氮化膜(SiN)所成埋入絕緣膜。成膜於第1分離溝40與第2分離溝41之內部之該埋入絕緣膜之膜厚tburied-insulating-film係選擇成超過第1分離溝40之深度dtrench-1與第2之分離溝41之深度dtrench-2。將矽基板1上之埋入絕緣膜，經由CMP(Chemical Mechanical Polishing)法除去，形成分割第1之活性領域3之外周的第1之元件分離領域2、和分割虛擬活性領域5之外周的第2之元件分離領域4。將圖1所示延伸存在於包含N型平面MOSFET之半導體裝置100之第1之元件分離領域2之Y方向部分之寬X3、和延伸存在於形成在以第1之元件分離領域2與第2之元件分離領域4所挾持之領域之虛擬活性領域5之Y方向部分之寬X4之一例，示於圖12。圖1所示包含N型平面MOSFET之半導體裝置100中，延伸存在於第1之元件分離領域2之Y方向部分之寬X3、係可令上述之寬度設定成0.1μm~2μm之範圍，和延伸存在於虛擬活性領域5之Y方向部分之寬X4，亦同樣可將上部之寬度，設定成0.1μm~2μm之範圍。
圖12、圖13所示第1之元件分離領域2中，視情形而定，對於延伸存在於第1之元件分離領域2之Y方向之部分之寬X3，令該上部之寬度對於第1分離溝40之深度dtrench-1而言，可設定成滿足0.1μm≦X3<dtrench-1之關係。又，視情形而定，對於延伸存在虛擬活性領域5之Y方向之部分之寬X4，令該上部之寬度對於第1分離溝40之深度dtrench-1而言，可設定成滿足0.1μm≦X4<dtrench-1之關係。
(N型平面MOSFET之形成工程)
參照圖14與圖15，說明於第1之元件分離領域2，於閘極絕緣膜9形成包含高介電率絕緣膜之N型平面MOSFET的工程。
於矽基板1上，順序成膜熱CVD法所成5nm之矽氧化膜、和包含高介電率絕緣膜之閘極絕緣膜9、和利用於第1導電膜10之製作之60~100nm厚之多晶矽(多結晶矽)膜。接著，使用光微影法及離子植入法，於存在於第2之元件分離領域4之外周內的多晶矽(多結晶矽)膜，選擇性植入不純物。多晶矽(多結晶矽)膜中，選擇性不純物植入之部分，係做為N型導電性多晶矽(多結晶矽)膜所成第1導電膜10加以利用。不純物植入後，於多晶矽(多結晶矽)膜上，順序層積CVD法所成5nm厚之鎢矽化物(WSi)膜(未圖示)、和濺鍍法所成45nm厚之鎢(W)膜。鎢矽化物(WSi)膜和鎢(W)膜 係做為第2之導電膜11加以利用。於鎢(W)膜上，成膜CVD法所成200nm厚之矽氮化膜。矽氮化膜係做為掩膜13加以利用。接著，經由光微影法與乾蝕刻法，將層積於矽基板1上之矽氧化膜~矽氮化膜，利用圖14之閘極電極之圖案形狀之抗蝕劑掩膜，將不要部分蝕刻去除。經由該圖案化，圖15所示形成矽氧化膜與高介電率絕緣膜所成閘極絕緣膜9、N型導電性多晶矽(多結晶矽)膜所成第1導電膜10、鎢矽化物(WSi)膜和鎢(W)膜所成第2導電膜11所構成之閘極電極13、矽氮化膜所成掩膜13之層積構造所成閘極電極12之圖案(以後稱閘極圖案)。
接著，矽基板1上，閘極圖案上等方性成膜ALD(Atomic Layer Deposition)法所成12nm厚之矽氮化膜。等方性成膜之矽氮化膜係被覆矽基板1上，被覆閘極圖案之掩膜13上，以及被覆閘極圖案之側面。之後，適用異方性之蝕刻法，深蝕刻成膜於矽基板1上與掩膜13上之矽氮化膜，殘留被覆閘極圖案之側面的矽氮化膜。將被覆閘極圖案之側面的矽氮化膜，做為間隔膜19加以使用。
接著，使用光微影法及離子植入法，將被覆第1之活性領域3以外之領域之抗蝕劑掩膜、和於側面設置間隔膜19之閘極圖案，做為離子植入掩膜加以利用，將不純物植入矽基板1。於該離子植入工程中，將植入之不純物濃度NLDD、與植入之深度dLDD，令NLDD為低濃 度，令、dLDD為淺薄地加以選擇，自我整合形成利用於LDD領域7A與7B之製作的低濃度摻雜領域。
接著，於矽基板1上，閘極圖案上等方性成膜ALD(Atomic Layer Deposition)法所成40nm厚之矽氧化膜。等方性成膜之矽氧化膜係被覆矽基板1上，被覆閘極圖案之掩膜13上，以及被覆設於閘極圖案之側面之間隔膜19之上面。之後，適用異方性之蝕刻法，深蝕刻成膜於矽基板1上與掩膜13上之矽氧化膜，殘留被覆設於閘極圖案之側面之間隔膜19的矽氧化膜。將被覆閘極圖案之側面的間隔膜19之矽氧化膜，做為側壁絕緣膜14加以使用。
接著，使用光微影法及離子植入法，將被覆第1之活性領域3以外之領域之抗蝕劑掩膜、和於側面設置間隔膜19之閘極圖案，做為離子植入掩膜加以利用，將不純物植入矽基板1。於該離子植入工程中，將植入之不純物濃度NHD、與植入之深度dHD，令NHD為高濃度，令、dHD為深度地加以選擇，自我整合形成利用於不純物擴散層6A與6B之製作的高濃度摻雜領域。施以對於離子植入之不純物之活性化處理，進行圖15所示LDD領域7A與7B以及不純物擴散層6A與6B之形成。
製作之N型平面MOSFET之閘極長Lgate係圖15所示相當於隔著二個LDD領域7A與7B之X方向之距離。一方面，製作N型平面MOSFET之閘極寬W係圖14所示，閘極圖案(閘極電極12)中，相當於形成在第1 之活性領域3內部之部分之Y方向之長度。
接著，圖15所示，使埋入閘極圖案，將CVD法所成矽氧化膜，成膜於矽基板1上。之後，將成膜之矽氧化膜，直至露出經由CMP法所成掩膜13之表面，加以平坦化，形成第1層間絕緣膜8。更且，經由公知之製法，隔著貫通第1層間絕緣膜8之連接插銷(第1連接插銷15、第2連接插銷17)、和連接插銷，形成利用於偏壓之施加之配線(第1配線16、第2配線18)。
經由利用以上之製造製程，可製作具有圖1與圖2所示構造之N型平面MOSFET，即可製作關於第1之實施形態之半導體裝置100。
然而，對於圖3~圖10-2所示關於第2實施形態之半導體裝置200~關於第9實施形態之半導體裝置900-1，可利用與關於第1實施形態之半導體裝置100之製造製程相同之製造製程加以製作。因此，關於圖3~圖10-2所示關於第2實施形態之半導體裝置200~關於第9實施形態之半導體裝置900-1之製造製程之個別說明則加以省略。
以上，雖參照實施形態(以及實施例)說明了本發明，本發明非限定於上述實施形態(以及實施例)。本發明之構成或詳細部分，在本發明之範圍內，該業者理解下可做種種之變更。
此申請案係主張2013年3月13日申請之日本申請案特願2013-50344為基礎之優先權，將其揭示完 全包含於此。
[產業上之可利用性]
關於本發明之半導體裝置係以構成DRAM記憶格之周邊電路之半導體裝置為首，利用於需要臨限值電壓偏移之抑制之用途者。

Claims (20)

  1. 一種半導體裝置，其特徵係具備：設於半導體基板上，配置具有高介電率閘極絕緣膜與閘極電極與擴散層的電晶體的第1之活性領域、和接觸於前述第1之活性領域加以包圍的元件分離領域、和接觸於前述元件分離領域之虛擬活性領域。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述虛擬活性領域係具備：延伸存在卡於第1之方向的第1之虛擬活性領域、和與前述第1之虛擬活性領域接觸，延伸存在於與前述第1之方向不同之第2之方向的第2之虛擬活性領域。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，前述虛擬活性領域係具備：在第1之方向對向之第1之虛擬活性領域與第2之虛擬活性領域；前述第1之活性領域係配置於前述第1之虛擬活性領域與前述第2之虛擬活性領域間。
  4. 如申請專利範圍第2項記載之半導體裝置，其中，前述虛擬活性領域係更具備：接觸前述第1之虛擬活性領域與前述第2之虛擬活性 領域的第3之虛擬活性領域。
  5. 如申請專利範圍第3項記載之半導體裝置，其中，前述虛擬活性領域係更具備：接觸前述第1之虛擬活性領域與前述第2之虛擬活性領域的第3之虛擬活性領域與第4之虛擬活性領域；前述第1之虛擬活性領域、前述第2之虛擬活性領域、前述第3之虛擬活性領域、前述第4之虛擬活性領域，連續包圍前述第1之活性領域而加以配置。
  6. 如申請專利範圍第3項記載之半導體裝置，其中，前述虛擬活性領域係更具備：在與前述第1之方向不同之第2方向，加以對向之第5之虛擬活性領域與第6之虛擬活性領域；前述第1之虛擬活性領域、前述第2之虛擬活性領域、前述第5之虛擬活性領域、前述第6之虛擬活性領域，包圍前述第1之活性領域而加以配置。
  7. 如申請專利範圍第1項記載之半導體裝置，其中，高介電率閘極絕緣膜係包含選自HfSiON、ZrO2、Ta2O5、Nb2O5、Al2O3、HfO2、ScO3、Y2O3、La2O3、CeO3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、及Lu2O3所成群之至少一個之材料。
  8. 如申請專利範圍第1項記載之半導體裝置，其中，閘極電極係包含選自Ti、W、Ta、Ru及Al所成群之至少一個金屬元素。
  9. 如申請專利範圍第1項記載之半導體裝置，其中，於前述虛擬活性領域，植入不純物。
  10. 如申請專利範圍第9項記載之半導體裝置，其中，前述擴散層之導電型、與植入於前述虛擬活性領域之前述不純物之導電型為相同者。
  11. 如申請專利範圍第5項記載之半導體裝置，其中，於包圍有前述虛擬活性領域所包圍之元件分離領域之領域內，配置各別具有高介電率閘極絕緣膜與閘極電極與擴散層之複數之電晶體。
  12. 如申請專利範圍第1項記載之半導體裝置，其中，於前述半導體基板上，設置複數之半導體裝置，前述複數之半導體裝置係各別包含至少一個申請專利範圍第2項乃至第5項之任一項記載之前述虛擬活性領域。
  13. 如申請專利範圍第1項記載之半導體裝置，其 中，前述虛擬活性領域係延伸存在於第1之方向，且更具備：接觸前述元件分離領域，延伸存在於與前述第1之方向不同之第2之方向，於其間配置前述第1之活性領域的第1之擴散層與第2之擴散層、和延伸存在於前述第1之方向，連接於前述第1之擴散層與前述第2之擴散層的同時，於與前述虛擬活性領域之間，配置前述第1之活性領域的第3之擴散層；於前述第1之擴散層、前述第2之擴散層、前述第3之擴散層，供給一定之電位。
  14. 一種半導體裝置，其特徵係具備：設於半導體基板上，具有第1之高介電率閘極絕緣膜與第1之金屬閘極電極與第1之擴散層與第2之擴散層的第1之電晶體、和具有第2之高介電率閘極絕緣膜與第2之金屬閘極電極與前述第2之擴散層與第3之擴散層的第2之電晶體、和接觸於前述第1之擴散層與前述第2之擴散層與前述第3之擴散層而包圍之第1之元件分離領域、和接觸於前述第1之元件分離領域，包圍四方之第1之虛擬活性領域、和接觸於前述第1之活性領域，包圍四方的第2之元件分離領域。
  15. 如申請專利範圍第14項記載之半導體裝置，其中，前述第1之金屬閘極電極與前述第2之金屬閘極電極，交叉前述第1之虛擬活性領域上而延伸存在的同時，以第1之閘極配線加以連接。
  16. 如申請專利範圍第15項記載之半導體裝置，其中，具備：設於前述半導體基板上，具有第3之高介電率閘極絕緣膜與第3之金屬閘極電極與第4之擴散層與第5之擴散層的第3之電晶體、和具有第4之高介電率閘極絕緣膜與第4之金屬閘極電極與前述第5之擴散層與第6之擴散層的第4之電晶體、和接觸於前述第4之擴散層與前述第5之擴散層與前述第6之擴散層而包圍之第3之元件分離領域、和接觸於前述第3之元件分離領域，包圍四方之第2之虛擬活性領域、和接觸於前述第2之虛擬活性領域，包圍四方的第4之元件分離領域；前述第3之金屬閘極電極與前述第4之金屬閘極電極，交叉前述第2之虛擬活性領域上而延伸存在的同時，以第2之閘極配線加以連接，前述第1之閘極配線與前述第2之閘極配線隔著第1之導電配線加以連接。
  17. 如申請專利範圍第16項記載之半導體裝置，其中，前述第1之電晶體與前述第2之電晶體係N通道型電晶體，前述第3之電晶體與前述第4之電晶體係P通道型電晶體。
  18. 如申請專利範圍第17項記載之半導體裝置，其中，於前述第1之導電配線，連接有輸入信號端子，於前述第1之擴散層與前述第3之擴散層，供給第1之電位，於前述第4之擴散層與前述第6之擴散層，供給第2之電位，前述第2之擴散層與前述第5之擴散層，隔著第2之導電配線，連接於輸出信號端子。
  19. 如申請專利範圍第17項記載之半導體裝置，其中，前述第1之擴散層、前述第2之擴散層、前述第3之擴散層之各個導電型、與植入於前述第1之虛擬活性領域的第1之不純物之導電型為N型，前述第4之擴散層、前述第5之擴散層、前述第6之擴散層之各個導電型、與植入於前述第2之虛擬活性領域的第2之不純物之導電型為P型。
  20. 如申請專利範圍第14項記載之半導體裝置，其 中，前述第1之高介電率閘極絕緣膜、前述第2之高介電率閘極絕緣膜、前述第3之高介電率閘極絕緣膜、前述第4之高介電率閘極絕緣膜之各個係包含選自HfSiON、ZrO2、Ta2O5、Nb2O5、Al2O3、HfO2、ScO3、Y2O3、La2O3、CeO3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、及Lu2O3所成群之至少一個之材料，前述第1之金屬閘極電極、前述第2之金屬閘極電極、前述第3之金屬閘極電極、前述第4之金屬閘極電極之各個係包含選自Ti、W、Ta、Ru及Al所成群之至少一個金屬元素。
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