TW201501250A - 晶片封裝體 - Google Patents

Abstract

本發明提供一種晶片封裝體，包含半導體晶片、絕緣層、重佈局金屬層以及焊接墊。半導體晶片具有導電墊、內連線結構以及電子元件。電子元件透過內連線結構電性連接導電墊。絕緣層設置於半導體晶片之表面上且具有第一開口以暴露出部分導電墊。重佈局金屬層設置於絕緣層上且具有對應導電墊之重佈局金屬線路，重佈局金屬線路透過第一開口與導電墊連接。焊接墊配置於絕緣層上且位於半導體晶片之一側。其中，重佈局金屬線路延伸至焊接墊，使配置於半導體晶片之表面上之導電墊，電性連接於該側之焊接墊。

Description

晶片封裝體

本發明係關於一種晶片封裝體，且特別是有關於一種具有單側焊接以及特殊焊接墊結構的晶片封裝體。

為了因應當代對於電子設備多功能、高效能等消費者要求，對於半導體晶片所製作的晶片封裝體所展現的可靠度(reliability)要求亦日益嚴峻。在晶片封裝體中，通常係以重佈局層(redistribution layer，RDL)之各線路兩端，分別對應連接至半導體晶片中各輸入/輸出(I/O)導電墊和晶片封裝體之各焊接墊，再將焊線(bonding wire)打接至各焊接墊上，藉由焊線使晶片封裝體與印刷電路板整合，以印刷電路板進行信號之輸入/輸出，信號經由焊線以及重佈局層中各金屬線路，到達半導體晶片中各輸入/輸出(I/O)導電墊，以對半導體晶片進行控制，使半導體晶片發揮其預定之效能應用。

在習知技術中，通常焊接墊係配置於晶片封裝體的側邊以提供焊線打接製程之便利性，又為配合半導體晶片各處之輸入/輸出(I/O)導電墊位置，而將各焊接墊配置分布於晶片封裝體的四周，如此便形成晶片四周均係焊接墊之典型結構。眾所周知的是，通常晶片封裝體元件中最易產生問題的位置就在於焊線打接處。若其中有一處失效，往往會造成 整體晶片封裝體元件故障的問題。因此提高焊線打接處的可靠性及壽命是電子業界相當重要的一個課題。

本發明係提供一種晶片封裝體，具有僅需在晶片封裝體單側焊接之設計，能有效簡化焊線打接製程，從而提升焊線打接的效率和良率。此外本發明之晶片封裝體更具有特殊的焊接墊結構，能進一步減低焊線打接處產生氧化變質的問題，具有較習知技術更長的元件壽命以及更佳的可靠度。

本發明之一態樣係提出一種晶片封裝體，包含半導體晶片、絕緣層、重佈局金屬層以及至少一焊接墊。半導體晶片，具有導電墊、內連線結構以及電子元件，導電墊設置於半導體晶片之表面，內連線結構與電子元件設置於半導體晶片內部，且電子元件透過內連線結構電性連接導電墊。絕緣層設置於半導體晶片之表面上，其中絕緣層具有第一開口以暴露出部分導電墊。重佈局金屬層設置於絕緣層上且具有對應導電墊之重佈局金屬線路，重佈局金屬線路透過第一開口與導電墊連接。焊接墊配置於絕緣層上且位於半導體晶片之一側。其中，重佈局金屬線路延伸至焊接墊，使配置於半導體晶片之表面上的導電墊，電性連接於該側之焊接墊。

在本發明之一實施方式中，進一步包含第一鈍化層覆蓋絕緣層、重佈局金屬層以及焊接墊，其中第一鈍化層具有第二開口以暴露出部分焊接墊。

在本發明之一實施方式中，第一鈍化層包含氧化矽。

在本發明之一實施方式中，重佈局金屬線路係由至少二直線部以及至少一轉折部所組成，其中二直線部係沿不 同方向延伸，轉折部連接二直線部，二直線部之線寬小於轉折部之線寬。

在本發明之一實施方式中，二直線部之線寬係30~35微米，轉折部之線寬係80~85微米。

在本發明之一實施方式中，進一步包含第二鈍化層配置於第一鈍化層上，其中第二鈍化層亦具有第二開口以暴露出部分焊接墊。

在本發明之一實施方式中，第一鈍化層包含氧化矽，第二鈍化層包含氮化矽。

在本發明之一實施方式中，進一步包含第一焊點底層金屬配置於第二開口內。

在本發明之一實施方式中，第一焊點底層金屬包含鎳金屬層、鈀金屬層以及金金屬層。鎳金屬層配置於焊接墊上。鈀金屬層配置於鎳金屬層上。金金屬層配置於鈀金屬層上。

在本發明之另一實施方式中，進一步包含第二焊點底層金屬完整覆蓋焊接墊。

在本發明之另一實施方式中，第二焊點底層金屬包含包含鎳金屬層、鈀金屬層以及金金屬層。鎳金屬層配置於焊接墊上。鈀金屬層配置於鎳金屬層上。金金屬層配置於鈀金屬層上。

在本發明之又一實施方式中，第二焊點底層金屬完整覆蓋重佈局金屬線路。

在本發明之又一實施方式中，進一步包含第三鈍化層覆蓋絕緣層以及第二焊點底層金屬，其中第三鈍化層具有第三開口以暴露出部分第二焊點底層金屬。

在本發明之又一實施方式中，進一步包含第四鈍化層配置於第三鈍化層上，其中第四鈍化層亦具有第三開口以暴露出部分第二焊點底層金屬。

100‧‧‧晶片封裝體

102‧‧‧半導體晶片

102a‧‧‧導電墊

102b‧‧‧內連線結構

102c‧‧‧電子元件

104‧‧‧絕緣層

104a‧‧‧第一開口

106‧‧‧重佈局金屬層

106a‧‧‧重佈局金屬線路

106a1‧‧‧直線部

106a2‧‧‧轉折部

108‧‧‧焊接墊

110‧‧‧第一鈍化層

112‧‧‧第二開口

114‧‧‧第二鈍化層

116‧‧‧第一焊點底層金屬

116a‧‧‧鎳金屬層

116b‧‧‧鈀金屬層

116c‧‧‧金金屬層

118‧‧‧第二焊點底層金屬

118a‧‧‧鎳金屬層

118b‧‧‧鈀金屬層

118c‧‧‧金金屬層

120‧‧‧第三鈍化層

122‧‧‧第三開口

124‧‧‧第四鈍化層

本發明之上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的了解，其中：第1圖繪示本發明之一實施方式的半導體晶片封裝體的上視圖。

第2圖繪示沿第1圖中線段2之剖面圖。

第3圖繪示沿第1圖中線段3之剖面圖。

第4圖繪示第2圖中局部4之側視圖。

第5圖繪示本發明另一實施方式對應第1圖中線段3之剖面圖。

第6圖繪示本發明又一實施方式對應第1圖中線段3之剖面圖。

第7圖繪示本發明又一實施方式對應第1圖中線段3之剖面圖。

第8圖繪示本發明又一實施方式對應第1圖中線段3之剖面圖。

請先同時參照第1圖以及第2圖，第1圖係本發明之一實施方式半導體晶片封裝體100的上視圖。第2圖繪示沿第1圖中線段2之剖面圖。

如第1圖以及第2圖所示，本發明之一實施方式的晶片封裝體100包含半導體晶片102、絕緣層104、重佈局金屬層106以及焊接墊108。如第2圖所示，半導體晶片102具有至少一導電墊102a、內連線結構102b以及電子元件102c。導電墊102a設置於半導體晶片102之一表面，內連線結構102b與電子元件102c設置於半導體晶片102內部，且電子元件102c透過內連線結構102b電性連接導電墊102a。其中，半導體晶片102例如可以是矽基底(silicon base)半導體晶片、鍺基底(germanium base)半導體晶片或其他III-V族基底之半導體晶片，但不以此為限。導電墊102a作為半導體晶片102之輸入/輸出(I/O)導電墊，其形狀、數目以及位置分布可如第2圖所示，但不以此為限，可依實際需求作對應之設計變更。導電墊102a的材質例如可以是銅、鋁、鎢等所組成之單層或多層金屬導體或導電高分子，但不以此為限。內連線結構102b例如可以是銅、鋁、鎢等所形成之金屬線路作為電性導通路徑，而電子元件102c例如可以是主動元件(active element)或被動元件(passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)、光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(physical sensor)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)、或噴墨頭(ink printer heads)等，但亦不以此為限。內連線結構102b和電子元件 102c形成於半導體晶片102內部，內連線結構102b兩端分別電性連接電子元件102c與導電墊102a，使位於半導體晶片102表面的導電墊102a作為輸入/輸出(I/O)導電墊，以對位於半導體晶片102內部的電子元件102c進行控制。

請繼續參照第2圖所示，絕緣層104設置於半導體晶片102之該表面上，絕緣層104具有至少一第一開口104a以暴露出部分導電墊102a。絕緣層104例如可以是氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料，形成絕緣層104的方式例如可以是以化學氣相沉積法(chemical vapor deposition，CVD)、旋轉塗佈法(spin coating)等製程方法將氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料全面沉積於半導體晶片102之該表面上並覆蓋半導體晶片102表面的導電墊102a，再搭配微影蝕刻製程，將半導體晶片102表面的導電墊102a上方的絕緣層104蝕刻出第一開口104a，以暴露出導電墊102a的一部分，而該部分暴露出的導電墊102a係作為導電墊102a與後續重佈局金屬層106電性連接處。

請繼續參照第2圖所示，重佈局金屬層106係設置於絕緣層104上且具有對應第一導電墊102a之重佈局金屬線路106a，重佈局金屬線路106a透過第一開口104a與導電墊102a連接。重佈局金屬層106的材質例如可以採用鋁(aluminum)、銅(copper)或鎳(nickel)或其他合適的金屬材料，以濺鍍(sputtering)、蒸鍍(evaporation)或其他適當之製程方法，將重佈局金屬層106全面沉積於絕緣層104上，再以微影蝕刻的方式圖案化，於絕緣層104上留下重佈局金屬線路106a，如第1圖所示，本實施例方式中各第一導電墊 102a均分別對應有一條重佈局金屬線路106a。

請繼續參照第2圖並搭配第1圖。焊接墊108亦配置於絕緣層104上且位於半導體晶片102之一側。焊接墊108係作為本實施方式之晶片封裝體100打接焊線(wire-bonding)處，焊接墊108的材質例如可以採用鋁(aluminum)、銅(copper)或鎳(nickel)或其他合適的金屬材料，焊接墊108形成的方式例如可以和前述之重佈局金屬層106同時或分別形成：將鋁(aluminum)、銅(copper)或鎳(nickel)或其他合適的導電材料，以濺鍍(sputtering)、蒸鍍(evaporation)或其他適當之製程方法沉積於絕緣層104上，再以微影蝕刻的方式圖案化，於絕緣層104上留下僅位於半導體晶片102一側的焊接墊108。其中值得注意的是，重佈局金屬線路106a延伸至僅位於半導體晶片102一側的焊接墊108，使配置於半導體晶片102之表面的導電墊102a電性連接於該側之焊接墊108，而這些僅位於半導體晶片102一側的焊接墊108例如可以作為後續焊線打接處。打接的焊線可進一步連接印刷電路板，使得本實施方式之半導體晶片封裝體100可透過焊接墊108、以及重佈局金屬線路106a，電性導通半導體晶片102表面的導電墊102a，使半導體晶片102藉由導電墊102a(輸入/輸出(I/O)導電墊)和印刷電路板之間進行訊號輸入或輸出；或是打接的焊線亦可進一步連接其他半導體晶片或是其他半導體中介片(interposer)，使半導體晶片102可和其他半導體晶片或是其他半導體中介片整合而成立體晶片堆疊(3D-IC stacking)結構。本發明之一特徵在於：透過特殊圖案之重佈局金屬層106，即例如利用微影蝕刻形成之各重佈局金屬線路106a，將分布於半導體晶 片102表面各處之各導電墊102a的電性連接路徑，全數集中至半導體晶片102的一側的各焊接墊108。據此本實施方式之半導體晶片封裝體100具有打線位置集中且統一於單一側的特徵，這將帶來焊線打接製程亦可集中且統一地在單一側進行，使得本實施方式之半導體晶片封裝體100的製程較為簡化並具有更高產出率(through put)的特點。

請參照第3圖並搭配第1圖以及第2圖，第3圖繪示第1圖中線段3之剖面圖。在本發明之一實施方式中，進一步包含第一鈍化層110覆蓋絕緣層104、重佈局金屬層106以及焊接墊108，其中第一鈍化層110具有至少一第二開口110a以暴露出部分焊接墊108。第一鈍化層110例如可以是氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料，形成第一鈍化層110的方式例如可以是以化學氣相沉積法(chemical vapor deposition，CVD)、旋轉塗佈法(spin coating)等製程方法將氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料全面沉積，並覆蓋半導體晶片102表面上的絕緣層104、重佈局金屬層106以及焊接墊108，再搭配微影蝕刻製程，將焊接墊108上方的第一鈍化層110蝕刻出第二開口112，以暴露出焊接墊108的一部分，而該部分暴露出的焊接墊108係作為後續焊線打接處。值得注意的是，本實施方式中的第一鈍化層110因為覆蓋住半導體晶片102表面的重佈局金屬層106，據此，水氣或其它污染便隔絕於重佈局金屬層106之外，避免了各重佈局金屬線路106a產生氧化或變質的問題。此外更重要的是，第一鈍化層110尚覆蓋了部分的焊接墊108，僅留下第二開口112供後續焊線打接，明確言之， 焊接墊108減少了暴露於水氣或其它污染的面積，即降低了焊接墊108產生氧化或變質的機會，同時，第一鈍化層110尚能提供焊接墊108於後續焊線打接過程中更良好的穩定性。眾所周知的是，通常晶片封裝體元件中最易產生問題的位置即在眾多銲接處，若有一處失效，就易造成整個晶片封裝體元件故障。據此，本實施方式之晶片封裝體100因為具有不易氧化、穩定度高的焊接墊108，此即提供了後續焊線打接更好的焊接環境，因此本實施方式之晶片封裝體100具有較習知技術更長的元件壽命以及更佳的可靠度(reliability)。

請參照第4圖並搭配第2圖，第4圖繪示第2圖中局部4之側視圖。在本發明之一實施方式中，重佈局金屬線路106a係由至少二直線部106a1以及至少一轉折部106a2所組成，其中二直線部106a1係沿不同方向延伸，轉折部106a2連接二直線部106a1，二直線部106a1之線寬W1小於轉折部106a2之線寬W2。如第2圖所示，重佈局金屬線路106a由導電墊102a延伸至焊接墊108的路徑上，會經過數個彼此之間具有高低差的平面(例如第2圖中的局部4)，這樣的地形高度差異例如可以是由於導電墊102a出現的位置會墊高後續絕緣層104在此處的高度所致，但不以此為限。重佈局金屬線路106a在經過這樣的地形高度差異時，在轉折處(如第2圖中局部4所示之a、b平面)特別容易產生斷線的問題，這是因為重佈局金屬層106全面沉積於絕緣層104上，再以微影蝕刻的方式圖案化留下重佈局金屬線路106a的過程中，不論對於金屬膜沉積製程或微影蝕刻製程，在不同方向的平面上維持相同的製程均勻性是具有高度製 程挑戰性的。換言之，膜沉積或是微影蝕刻製程在兩個彼此相鄰卻不同方向的平面之間，較容易產生製程變異(process variation)，而使預訂在兩個彼此相鄰卻不同方向的平面上所形成的重佈局金屬線路106a，彼此偏移錯位而無法銜接的情形，此即產生斷線的問題。對此，如第4圖所示，在本發明之一實施方式中，重佈局金屬線路106a係由三段相鄰但位於不同平面的直線部106a1，以及銜接此三段不同平面的直線部106a1的轉折部106a2所構成。值得注意的是，轉折部106a2的線寬W2較直線部106a1的線寬W1更寬，在本發明之一實施方式中，直線部106a1之線寬W1實質上係30~35微米，轉折部106a2之線寬W2係80~85微米。據此，即便位於不同平面的直線部106a1彼此偏移錯位(如第4圖箭頭所示)，線寬大的轉折部106a2依然可使發生偏移錯位的各直線部106a1連接起來。明確言之，本實施方式中特殊的重佈局金屬線路106a形態設計提供了更大的製程邊際(process margin)。當製程變異(process variation)發生，使在不同方向的平面上之金屬線路發生位置偏移時，仍能彼此順利連接而不致斷線。本實施方式中特殊的重佈局金屬線路106a形態可在特殊設計之光罩下，進行微影蝕刻製作，光罩的設計可以根據不同的電路設計，對應可能產生地形高度差異之處(例如第2圖中的局部4)設計較寬的線寬。轉折部106a2的形狀亦可針對不同需求作適當的調整，並不以第4圖所例示之態樣為限。

此外，為更進一步地提升本發明之晶片封裝體的元件壽命以及可靠度(reliability)，在焊接墊108的設計上可有以下各種不同的實施方式，以提供後續焊線打接更好的焊接 環境。

請先參照第5圖並搭配第1圖，第5圖繪示本發明之另一實施方式對應第1圖中線段3之剖面圖。在本實施方式之晶片封裝體中，進一步包含第二鈍化層114配置於第一鈍化層110上，其中第二鈍化層114亦具有第二開口112以暴露出部分焊接墊108。製作的方式例如可以是先以化學氣相沉積法(chemical vapor deposition，CVD)、或旋轉塗佈法(spin coating)等製程方法將氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料沉積形成第一鈍化層110，第一鈍化層110覆蓋半導體晶片102表面上的絕緣層104、重佈局金屬層106以及焊接墊108。接著再於第一鈍化層110上，以化學氣相沉積法、或旋轉塗佈法等製程方法將氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料沉積形成第二鈍化層114。最後，再以微影蝕刻製程，將焊接墊108上方的第一鈍化層110以及第二鈍化層114蝕刻出第二開口112，以暴露出焊接墊108的一部分，而該部分暴露出的焊接墊108即作為後續焊線打接處。在本實施方式中，第一鈍化層110例如可以包含氧化矽，而第二鈍化層114包含氮化矽，但不以此為限。值得注意的是，本實施方式之晶片封裝體較前述實施方式之晶片封裝體多了一層第二鈍化層114，能夠更進一步地降低焊接墊108產生氧化或變質的機會，同時，更能提供焊接墊108於後續焊線打接過程中更良好的穩定性。據此，本實施方式之晶片封裝體相較於前述實施方式之晶片封裝體，具有更不易氧化、穩定度更高的焊接墊108，此即提供了後續焊線打接更好的焊接環境，因此能更進一步地提高元件壽命以及可靠 度。此外，本實施方式之晶片封裝體中，重佈局金屬線路106a之態樣亦可參照前述實施方式(如第4圖所示)，即重佈局金屬線路106a可由至少二直線部106a1以及至少一轉折部106a2所組成，其中二直線部106a1係沿不同方向延伸，轉折部106a2連接二直線部106a1，二直線部106a1之線寬W1小於轉折部106a2之線寬W2。如前所述，本實施方式可同樣採用特殊的重佈局金屬線路106a形態設計，以提供更大的製程邊際(process margin)，當製程變異(process variation)發生，導致不同方向的平面上之金屬線路位置偏移時，仍能彼此順利連接而不致斷線。

請接著參照第6圖並搭配第1圖，第6圖繪示本發明又一實施方式對應第1圖中線段3之剖面圖。在本實施方式之晶片封裝體中，進一步包含第一焊點底層金屬(Under Bump Metallurgy，UBM)116配置於第二開口112內。和前述各實施方式之晶片封裝體不同的是，本實施方式之晶片封裝體較前述實施方式之晶片封裝體多了第一焊點底層金屬116配置於第二開口112內，第一焊點底層金屬116可避免銲線與焊接墊108發生反應導致元件失效的問題。第一焊點底層金屬116例如可包含低消耗速率的鎳(nickel，Ni)作為適當的阻障層材料，用以阻擋焊接墊與銲線之間擴散而形成脆性的金屬間化合物(intermetallic compound)，避免焊接處降低機械強度從而產生易斷裂的問題。然鎳對氧的活性較高，故尚可於鎳層上再鍍金(gold，Au)作為抗氧化層。如第6圖所示，在本發明之一實施方式中，第一焊點底層金屬116包含鎳(Ni)金屬層116a、鈀(Pd)金屬層116b以及金(Au)金屬層116c。鎳(Ni)金屬層116a配置於焊接墊108上；鈀(Pd) 金屬層116b配置於鎳金屬層116a上；金(Au)金屬層116c配置於鈀金屬層116b上。為使第一焊點底層金屬116與焊接墊108具有良好的歐姆接觸(Ohmic contact)，所以在沈積第一焊點底層金屬116之前，可先使用乾式或濕式化學蝕刻清洗法，將焊接墊108表面之氧化物加以清洗去除。製作第一焊點底層金屬116的方式，例如可以是先以蒸鍍(evaporation)、濺鍍(sputtering)、或化鍍(chemical plating)等金屬成膜製程沉積所欲的金屬膜層，再搭配微影蝕刻製程完成適當的圖案，但不以此方式為限。此外，本實施方式之晶片封裝體中，重佈局金屬線路106a之態樣亦可參照前述實施方式(如第4圖所示)，即重佈局金屬線路106a可由至少二直線部106a1以及至少一轉折部106a2所組成，其中二直線部106a1係沿不同方向延伸，轉折部106a2連接二直線部106a1，二直線部106a1之線寬W1小於轉折部106a2之線寬W2。如前所述，本實施方式同樣可採用特殊的重佈局金屬線路106a形態設計，以提供更大的製程邊際(process margin)，當製程變異(process variation)發生，導致不同方向的平面上之金屬線路位置偏移時，仍能彼此順利連接而不致斷線。

請接著參照第7圖並搭配第1圖，第7圖繪示本發明又一實施方式對應第1圖中線段3之剖面圖。在本實施方式之晶片封裝體中，進一步包含第二焊點底層金屬118完整覆蓋焊接墊108。本實施方式之第二焊點底層金屬118相較於前述實施方式之第一焊點底層金屬116的不同點在於：第二焊點底層金屬118係將焊接墊108完整覆蓋，而前述實施方式之第一焊點底層金屬116係配置於第二開口112內，因 此本實施方式中，第二焊點底層金屬118的面積係大於焊接墊108的面積；而前述實施方式之中，焊接墊108的面積係大於第一焊點底層金屬116的面積。第二焊點底層金屬118同樣可避免銲線與焊接墊108發生反應導致元件失效的問題。第二焊點底層金屬118例如可包含鎳作為適當的阻障層材料，用以阻擋焊接墊與銲線之間擴散而形成脆性的金屬間化合物，避免焊接處降低機械強度從而產生易斷裂的問題。 然鎳對氧的活性較高，故尚可於鎳層上再鍍金作為抗氧化層。如第7圖所示，在本發明之一實施方式中，第二焊點底層金屬118包含鎳(Ni)金屬層118a、鈀(Pd)金屬層118b以及金(Au)金屬層118c。鎳(Ni)金屬層118a完整覆蓋焊接墊108；鈀(Pd)金屬層118b完整覆蓋鎳金屬層118a；金(Au)金屬層完整覆蓋鈀金屬層118c。同樣地，為使第二焊點底層金屬118與焊接墊108具有良好的歐姆接觸，所以在沈積第二焊點底層金屬118之前，可先使用乾式或濕式化學蝕刻清洗法，將焊接墊108表面之氧化物加以清洗去除。製作第二焊點底層金屬118的方式，例如可以是先以蒸鍍(evaporation)、濺鍍(sputtering)、或化鍍(chemical plating)等金屬成膜製程沉積所欲的金屬膜層，再搭配微影蝕刻製程完成適當的圖案，但不以此方式為限。值得注意的是，在本發明之一實施方式中，第二焊點底層金屬118完整覆蓋重佈局金屬線路116a。製作的方式例如可以是在金屬成膜製程之後，在微影製程使用對應重佈局金屬線路116a圖案之光罩，如此不僅焊接墊108被第二焊點底層金屬118完整覆蓋，重佈局金屬線路116a亦被第二焊點底層金屬118完整覆蓋。據此本實施方式之晶片封裝體不僅具有避免銲線與焊 接墊108發生反應導致元件失效的功效，尚可保護晶片封裝體中所有重佈局金屬線路116a。此外，本實施方式之晶片封裝體中，重佈局金屬線路106a之態樣亦可參照前述實施方式(如第4圖所示)，即重佈局金屬線路106a可由至少二直線部106a1以及至少一轉折部106a2所組成，其中二直線部106a1係沿不同方向延伸，轉折部106a2連接二直線部106a1，二直線部106a1之線寬W1小於轉折部106a2之線寬W2。如前所述，本實施方式同樣可採用特殊的重佈局金屬線路106a形態設計，以提供更大的製程邊際(process margin)，當製程變異(process variation)發生，導致不同方向的平面上之金屬線路位置偏移時，仍能彼此順利連接而不致斷線。

請接著參照第8圖並搭配第1圖，第8圖繪示本發明又一實施方式對應第1圖中線段3之剖面圖。與第7圖所示本發明另一實施方式之晶片封裝體不同之處在於：本實施方式之晶片封裝體中，進一步包含第三鈍化層120覆蓋絕緣層104以及第二焊點底層金屬118，其中第三鈍化層120具有至少第三開口122以暴露出部分第二焊點底層金屬118。 第三鈍化層120例如可以是氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料，形成第三鈍化層120的方式例如可以是以化學氣相沉積法、旋轉塗佈法等製程方法將氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料全面沉積，並覆蓋半導體晶片102表面上的絕緣層104以及第二焊點底層金屬118，再搭配微影蝕刻製程，將第二焊點底層金屬118上方的第三鈍化層120蝕刻出第三開口122，以暴露出第二焊點底層金屬118的一部分，而該部分暴露出的第二焊點底層金 屬118係作為後續焊線打接處。值得注意的是，本實施方式中的第三鈍化層120因為覆蓋住半導體晶片102表面的第二焊點底層金屬118(包含焊接墊108上的第二焊點底層金屬118部分以及重佈局金屬線路106a上的第二焊點底層金屬118部分)，據此，水氣或其它污染更可進一步隔絕於焊接墊108以及重佈局金屬線路106a之外，避免焊接墊108以及重佈局金屬線路106a產生氧化或變質的問題。同時，第一鈍化層110尚能提供焊接墊108以及第二焊點底層金屬118於後續焊線打接過程中更良好的穩定性。據此，本實施方式之晶片封裝體因為具有更不易氧化、穩定度更高的焊接環境，因此本實施方式之晶片封裝體相較於第7圖所繪示本發明另一實施方式，具有更長的元件壽命以及更佳的可靠度(reliability)。此外，本實施方式之晶片封裝體中，重佈局金屬線路106a之態樣亦可參照前述實施方式(如第4圖所示)，即重佈局金屬線路106a可由至少二直線部106a1以及至少一轉折部106a2所組成，其中二直線部106a1係沿不同方向延伸，轉折部106a2連接二直線部106a1，二直線部106a1之線寬W1小於轉折部106a2之線寬W2。如前所述，本實施方式同樣可採用特殊的重佈局金屬線路106a形態設計，以提供更大的製程邊際(process margin)，當製程變異(process variation)發生，導致不同方向的平面上之金屬線路位置偏移時，仍能彼此順利連接而不致斷線。

再參照第8圖所示，在本發明之另一實施方式中，進一步包含第四鈍化層124配置於第三鈍化層120上，其中第四鈍化層124亦具有第三開口122以暴露出部分第二焊點底層金屬118。製作的方式例如可以是先以化學氣相沉積 法、或旋轉塗佈法等製程方法將氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料沉積形成第三鈍化層120，第三鈍化層120覆蓋半導體晶片102表面上的絕緣層104以及第二焊點底層金屬118。接著再於第三鈍化層120上，以化學氣相沉積法、或旋轉塗佈法等製程方法將氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料沉積形成第四鈍化層124。最後，再以微影蝕刻製程，將第二焊點底層金屬118(覆蓋焊接墊108的部分)上方的第一鈍化層110以及第二鈍化層114蝕刻出第二開口112，以暴露出第二焊點底層金屬118的一部分，而此部分暴露出的第二焊點底層金屬118即作為後續焊線打接處。值得注意的是，本實施方式之晶片封裝體較前述實施方式之晶片封裝體多了第二鈍化層114，能夠更進一步地降低第二焊點底層金屬118產生氧化或變質的機會，同時，更能提供後續焊線打接過程中更良好的穩定性。據此，本實施方式之晶片封裝體相較於前述實施方式之晶片封裝體，具有更不易氧化、穩定度更高的焊接環境，因此能更進一步地提高元件壽命以及可靠度。此外，本實施方式之晶片封裝體中，重佈局金屬線路106a之態樣亦可參照前述實施方式(如第4圖所示)，即重佈局金屬線路106a可由至少二直線部106a1以及至少一轉折部106a2所組成，其中二直線部106a1係沿不同方向延伸，轉折部106a2連接二直線部106a1，二直線部106a1之線寬W1小於轉折部106a2之線寬W2。如前所述，本實施方式可同樣採用特殊的重佈局金屬線路106a形態設計，以提供更大的製程邊際(process margin)，當製程變異(process variation)發生，導致不同方向的平面上之金屬線路位置偏移時，仍能彼此順利連接而不致 斷線。

最後要強調的是，在半導體晶片尺寸微縮而執行功能卻須增加的驅勢下，透過本發明所揭示之晶片封裝體的特殊結構，可有效縮減或免除習知技術中所必須具有之打線間距(wire-bonding area)，使得一定面積的半導體晶片封裝體中，半導體晶片所保留之可供佈線的晶片空間更大，進而使半導體晶片發揮更高的效能。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧半導體晶片

104‧‧‧絕緣層

108‧‧‧焊接墊

118‧‧‧第二焊點底層金屬

118a‧‧‧鎳金屬層

118b‧‧‧鈀金屬層

118c‧‧‧金金屬層

120‧‧‧第三鈍化層

122‧‧‧第三開口

124‧‧‧第四鈍化層

Claims (26)

1. 一種晶片封裝體，包含：一半導體晶片，具有至少一導電墊、一內連線結構以及一電子元件，該導電墊設置於該半導體晶片之一表面，該內連線結構與該電子元件設置於該半導體晶片內部，且該電子元件透過該內連線結構電性連接該導電墊；一絕緣層，設置於該半導體晶片之該表面上，其中該絕緣層具有至少一第一開口以暴露出部分該導電墊；一重佈局金屬層，設置於該絕緣層上且具有對應該導電墊之至少一重佈局金屬線路，該重佈局金屬線路透過該第一開口與該導電墊連接；以及至少一焊接墊，配置於該絕緣層上且位於該半導體晶片之一側，其中，該重佈局金屬線路延伸至該焊接墊，使配置於該半導體晶片之該表面上的該導電墊，電性連接於該側之該焊接墊。
2. 如請求項1的晶片封裝體，進一步包含一第一鈍化層覆蓋該絕緣層、該重佈局金屬層以及該焊接墊，其中該第一鈍化層具有至少一第二開口以暴露出部分該焊接墊。
3. 如請求項2的晶片封裝體，該第一鈍化層包含氧化矽。
4. 如請求項2的晶片封裝體，其中該重佈局金屬線路係由至少二直線部以及至少一轉折部所組成，其中該二直線 部係沿不同方向延伸，該轉折部連接該二直線部，該二直線部之線寬小於該轉折部之線寬。
5. 如請求項4的晶片封裝體，其中該至少二直線部之線寬係30~35微米，該至少一轉折部之線寬係80~85微米。
6. 如請求項2的晶片封裝體，進一步包含一第二鈍化層配置於該第一鈍化層上，其中該第二鈍化層亦具有該第二開口以暴露出部分該焊接墊。
7. 如請求項6的晶片封裝體，該第一鈍化層包含氧化矽，該第二鈍化層包含氮化矽。
8. 如請求項6的晶片封裝體，其中該重佈局金屬線路係由至少二直線部以及至少一轉折部所組成，其中該二直線部係沿不同方向延伸，該至少一轉折部連接該至少二直線部，該至少二直線部之線寬小於該至少一轉折部之線寬。
9. 如請求項8的晶片封裝體，其中該至少二直線部之線寬係30~35微米，該至少一轉折部之線寬係80~85微米。
10. 如請求項7的晶片封裝體，進一步包含一第一焊點底層金屬配置於該第二開口內。
11. 如請求項10的晶片封裝體，該第一焊點底層金屬包含： 一鎳金屬層，配置於該焊接墊上；一鈀金屬層，配置於該鎳金屬層上；以及一金金屬層，配置於該鈀金屬層上。
12. 如請求項11的晶片封裝體，其中該重佈局金屬線路係由至少二直線部以及至少一轉折部所組成，其中該至少二直線部係沿不同方向延伸，該至少一轉折部連接該至少二直線部，該至少二直線部之線寬小於該至少一轉折部之線寬。
13. 如請求項12的晶片封裝體，其中該至少二直線部之線寬係30~35微米，該至少一轉折部之線寬係80~85微米。
14. 如請求項1的晶片封裝體，進一步包含一第二焊點底層金屬完整覆蓋該焊接墊。
15. 如請求項14的晶片封裝體，該第二焊點底層金屬包含：一鎳金屬層，完整覆蓋該焊接墊；一鈀金屬層，完整覆蓋該鎳金屬層；以及一金金屬層，完整覆蓋該鈀金屬層上。
16. 如請求項14的晶片封裝體，其中該重佈局金屬線路係由至少二直線部以及至少一轉折部所組成，其中該二直線部係沿不同方向延伸，該轉折部連接該二直線部，該二直線部之線寬小於該轉折部之線寬。
17. 如請求項16的晶片封裝體，其中該二直線部之線寬係30~35微米，該轉折部之線寬係80~85微米。
18. 如請求項14的晶片封裝體，該第二焊點底層金屬完整覆蓋該重佈局金屬線路。
19. 如請求項18的晶片封裝體，其中該重佈局金屬線路係由至少二直線部以及至少一轉折部所組成，其中該二直線部係沿不同方向延伸，該轉折部連接該二直線部，該二直線部之線寬小於該轉折部之線寬。
20. 如請求項19的晶片封裝體，其中該二直線部之線寬係30~35微米，該轉折部之線寬係80~85微米。
21. 如請求項18的晶片封裝體，進一步包含一第三鈍化層覆蓋該絕緣層以及該第二焊點底層金屬，其中該第三鈍化層具有至少一第三開口以暴露出部分該第二焊點底層金屬。
22. 如請求項21的晶片封裝體，其中該重佈局金屬線路係由至少二直線部以及至少一轉折部所組成，其中該二直線部係沿不同方向延伸，該轉折部連接該二直線部，該二直線部之線寬小於該轉折部之線寬。
23. 如請求項22的晶片封裝體，其中該二直線部之線 寬係30~35微米，該轉折部之線寬係80~85微米。
24. 如請求項19的晶片封裝體，進一步包含一第四鈍化層配置於該第三鈍化層上，其中該第四鈍化層亦具有該第三開口以暴露出部分該第二焊點底層金屬。
25. 如請求項24的晶片封裝體，其中該重佈局金屬線路係由至少二直線部以及至少一轉折部所組成，其中該二直線部係沿不同方向延伸，該轉折部連接該二直線部，該二直線部之線寬小於該轉折部之線寬。
26. 如請求項25的晶片封裝體，其中該二直線部之線寬係30~35微米，該轉折部之線寬係80~85微米。