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CN108933086A - 具有经沉积鳍主体的FinFET - Google Patents

具有经沉积鳍主体的FinFET Download PDF

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CN108933086A CN201810473833.8A CN201810473833A CN108933086A CN 108933086 A CN108933086 A CN 108933086A CN 201810473833 A CN201810473833 A CN 201810473833A CN 108933086 A CN108933086 A CN 108933086A
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Abstract

在多种应用中，电子设备、系统及方法可包含具有经沉积鳍主体的鳍场效应晶体管FinFET。此FinFET可经实施作为集成电路的电路中的存取晶体管。在实施例中，具有经沉积鳍主体的FinFET阵列可经安置在数字线上。对于构成于存储器的存储器单元中的具有经沉积鳍主体的FinFET阵列，所述数字线可耦合到感测放大器。揭示额外设备、系统及方法。

Description

具有经沉积鳍主体的FinFET
技术领域
本发明涉及半导体，且明确来说，本发明涉及FinFET。
背景技术
半导体装置工业具有改进电子装置的操作的市场驱动需求。举例来说，期望改进各种类型晶体管装置的大小及/或避免各种类型晶体管装置的处理残留物。此类晶体管可用于多种应用中，例如(但不限于)存储器装置。一种此晶体管是鳍形场效应晶体管(FinFET)。FinFET可具有基于鳍的多栅极晶体管架构。例如FinFET的晶体管的改进可由装置设计及/或处理的进步解决。
发明内容
在第一方面中，提供一种制造鳍场效应晶体管的方法。所述方法包括：在衬底上形成从基底延伸的结构，其包含形成具有包含从所述基底延伸的电介质表面的第一电介质的所述结构，所述结构具有所述第一电介质内的第一导电区域；在所述电介质表面上沉积材料，从而形成鳍场效应晶体管的鳍主体；在与所述第一电介质的所述电介质表面相对的所述鳍主体的表面上形成接触所述鳍主体的第二电介质；在所述第二电介质上形成第二导电区域，所述第二导电区域通过所述第二电介质与所述鳍主体分离；及形成到所述鳍主体的掺杂区域。
在第二方面中，提供一种制造存储器装置的方法。所述方法包括：在衬底上形成从基底延伸的多个结构，其包含形成具有嵌入于第一电介质中且通过所述第一电介质与彼此分离的第一导电区域及第二导电区域的每一结构，每一结构具有从所述基底延伸且从所述结构中的所述第一导电区域延伸的第一电介质表面及从所述基底延伸且从所述结构中的所述第二导电区域延伸的第二电介质表面；在每一结构的所述第一及第二电介质表面上沉积材料，从而形成多个鳍场效应晶体管的多个鳍主体；在所述多个结构中的每一结构之间形成接触所述多个结构中的每一结构的所述经沉积材料的第二电介质，每一第二电介质包含嵌入于所述多个结构中的两个结构之间的所述第二电介质中的第三导电区域及第四导电区域，所述第三导电区域与所述第四导电区域通过所述第二电介质与彼此分离；形成到每一结构的所述经沉积材料的掺杂区域，所述掺杂区域形成在与所述基底相对的所述多个结构及第二电介质上；移除所述掺杂区域、所述鳍主体的所述经沉积材料及所述第二电介质的部分以界定所述多个鳍场效应晶体管，每一鳍场效应晶体管具有两个栅极；及将所述鳍场效应晶体管耦合到电荷存储元件。
在第三方面中，提供一种装置。所述装置包括：数字线；第一电介质；经沉积鳍主体，其从接触所述数字线的第一掺杂区域延伸到所述数字线远端的第二掺杂区域，所述经沉积鳍主体沉积在所述第一电介质上；第一栅极，其通过所述第一电介质与所述经沉积鳍主体分离；第二电介质，其邻近与所述第一电介质相对的所述经沉积鳍主体的侧上的所述经沉积鳍主体；及第二栅极，其通过所述第二电介质与所述经沉积鳍主体分离。
在第四方面中，提供一种装置。所述装置包括：若干数字线；多个鳍场效应晶体管，其安置在每一数字线上，每一数字线上的每一鳍场效应晶体管包含：第一电介质；经沉积鳍主体，其从接触所述数字线的第一掺杂区域延伸到所述数字线远端的第二掺杂区域，所述经沉积鳍主体沉积在所述第一电介质上；第一栅极，其通过所述第一电介质与所述经沉积鳍主体分离；第二电介质，其邻近与所述第一电介质相对的所述经沉积鳍主体的侧上的所述经沉积鳍主体；及第二栅极，其通过所述第二电介质与所述经沉积鳍主体分离；及多个存取线，每一存取线耦合到沿着所述存取线安置的多个鳍场效应晶体管的所述第一栅极或所述第二栅极中的一者。
在第五方面中，提供一种晶片。所述晶片包括：多个裸片，所述多个裸片中的每一裸片包含：数字线；鳍场效应晶体管，其耦合到所述数字线，所述鳍场效应晶体管具有：第一电介质；经沉积鳍主体，其从接触所述数字线的第一掺杂区域延伸到所述数字线远端的第二掺杂区域，所述经沉积鳍主体沉积在所述第一电介质上；第一栅极，其通过所述第一电介质与所述经沉积鳍主体分离；第二电介质，其邻近与所述第一电介质相对的所述经沉积鳍主体的侧上的所述经沉积鳍主体；及第二栅极，其通过所述第二电介质与所述经沉积鳍主体分离。
附图说明
图1是根据各种实施例的制造具有经沉积鳍主体的鳍形场效应晶体管的实例方法的特征的流程图。
图2是根据各种实施例的制造具有包含经沉积鳍主体的多个鳍形场效应晶体管的存储器装置的实例方法的特征的流程图。
图3到14说明根据各种实施例的形成装置中的阵列中的鳍形场效应晶体管的经沉积鳍主体的实例过程的特征。
图15是根据各种实施例的实例存储器装置的框图。
图16展示根据各种实施例的成品晶片。
图17展示根据各种实施例的电子系统的各种特征的框图。
具体实施方式
以下详细描述参考通过说明展示本发明的各种实施例的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践这些及其它实施例。可利用其它实施例，且可对这些实施例作出结构、逻辑及电变化。各种实施例不一定互相排斥，这是因为一些实施例可与一或多个其它实施例组合以形成新的实施例。因此，不应以限制意义理解以下详细描述。
在各种实施例中，可构成一种FinFET，其中经沉积膜作为FinFET的鳍主体。经沉积鳍主体是基本上通过沉积用于经沉积鳍主体的材料(而不会显著移除经沉积的材料)形成的鳍结构。鳍主体经构成以包含晶体管的沟道。鳍主体可为多晶(polycrystalline)(在本文中，也称为多晶(poly))半导体，其中经沉积膜十分薄。多晶可由多晶硅实现。可使用其它多晶半导体材料或半导体材料的组合，例如(但不限于)锗多晶合金。鳍主体的经沉积膜可具有纳米范围内的厚度，例如，在10到30纳米范围内的厚度。鳍主体的经沉积膜可经构造作为各种材料的多个膜。本文所教示的过程流可提供具有经沉积鳍主体的FinFET装置，同时避免小特征在装置中独立。举例来说，此处理可避免小于24nm的独立式特征。用于形成单元阵列的此类过程流可经执行为避免未对准的交叉点过程。单元阵列可为基于半导体的存储器装置中的存储器单元。
具有经沉积鳍主体的FinFET提供具有与常规FinFET不同的表面特性的装置。常规FinFET具有通过蚀刻材料块(例如(举例来说)通过干式蚀刻)形成的鳍主体。生长在表面上的厚的多晶膜可生长可横跨若干单元的十分大的晶粒。许多单元将因此“看到”晶体半导体材料，例如晶体硅，但通常，经蚀刻出的薄的鳍将包含晶粒边界中的一者且与不具有与大晶粒的晶粒边界的那些鳍相比具有十分不同的泄漏特性。与大的晶粒相关联的另一问题是晶体取向。<111>平面具有与<100>或<110>平面不同的迁移率且将在接通状态(Ion)中产生最大电流驱动的变化。栅极氧化物生长也可随着大晶粒的晶体取向而改变。另一方面，薄的经沉积膜在比鳍大小小得多的小晶体中更加无定形或结晶且由于许多小的多晶体在鳍内部的统计分布而提供更均匀材料。平均来说，材料可比不具有晶粒边界的鳍更差，但比含有大的晶粒边界的鳍更好。通过经沉积膜的许多小多晶晶粒的统计特性实现的均匀可胜过不具有晶粒边界的大晶粒内的与在经蚀刻鳍中具有大晶粒的晶粒边界的单元的较差性能组合的单元的更好性能。在许多实例中，可通过具有经沉积鳍主体的FinFET与常规FinFET相比的增强泄漏特性观测到本文所描述的具有经沉积鳍主体的FinFET与常规FinFET之间的差异。也可构成具有经沉积鳍主体的FinFET装置，其不具有作为FinFET处理的残留物(其通常伴随常规FinFET的形成)的在装置中独立的小特征。
具有经沉积鳍主体的FinFET可经制造用于若干不同应用。FinFET个别地或作为一群组可形成于集成电路中。举例来说，在集成电路装置中，FinFET可用作存取组件装置。在电子存储器中，电子存储器的存储器阵列的每一存储器单元可包含用于存取存储器单元的存储元件的FinFET。如本文教示，用于不同装置应用的具有鳍主体的一组FinFET的制造可包含用于鳍主体的沉积的类似制造技术。
图1是制造具有经沉积鳍主体的FinFET的实例方法100的实施例的特征的流程图。在110处，在衬底上形成从基底延伸的结构，其中所述结构具有带有从基底延伸的电介质表面的第一电介质，且所述结构具有所述第一电介质内的第一导电区域。在所述衬底上形成从所述基底延伸的所述结构可包含：形成从所述基底上方延伸到不超过所述结构的顶表面的水平面的所述第一导电区域；及形成所述第一电介质作为邻近且接触所述第一导电区域的第一区域的部分。所述第一电介质与所述第一区域可具有基本上相同的电介质氧化物组成。所述电介质氧化物组成可包含(但不限于)氧化硅。在所述衬底上形成从所述基底延伸的所述结构可包含；通过在所述衬底上形成导电区域以形成所述基底，其中所述导电区域经形成作为所述装置的数字线；及在所述数字线上且接触所述数字线形成掺杂区域使得形成从所述掺杂区域延伸的所述结构。
在120处，在电介质表面上沉积材料，从而形成鳍场效应晶体管的鳍主体。在所述电介质表面上沉积材料可包含沉积多晶硅材料。可使用其它多晶半导体材料。所述沉积可包含(但不限于)化学气相沉积、原子层沉积或其变化。
在130处，在与所述第一电介质的所述电介质表面相对的所述鳍主体的表面上形成接触所述鳍主体的第二电介质。所述第一电介质与所述第二电介质可由相同材料形成。此类电介质可包含氧化硅或高κ电介质材料。高κ电介质材料是具有高于二氧化硅的介电常数的介电常数(κ)的电介质材料。在140处，在所述第二电介质上形成第二导电区域，其中所述第二导电区域通过所述第二电介质与所述鳍主体分离。所述第二导电区域可由与所述第一导电区域相同的材料组成。举例来说，所述第一及第二导电区域可包含(但不限于)亚硝酸钛。
在150处，形成到所述鳍主体的掺杂区域。形成到所述鳍主体的所述掺杂区域可包含在基本上垂直于所述经形成鳍主体的所述经沉积材料的一部分上形成所述掺杂区域。所述掺杂区域与形成所述鳍主体的所述经沉积材料可由相同材料组成，但其中所述掺杂区域比所述经沉积材料更重地掺杂，所述经沉积材料可为未经掺杂或以小于所述掺杂区域的量级掺杂。举例来说，如果经掺杂，那么所述经沉积材料可以约1015cm-3掺杂，而所述掺杂区域可为1018cm-3。制造的FinFET可与FinFET经构造用于其的装置的一或多个其它组件耦合。
图2是制造具有包含经沉积鳍主体的多个FinFET的存储器装置的实例方法200的实施例的特征的流程图。在210处，在衬底上形成从基底延伸的多个结构，其包含形成具有嵌入于第一电介质中且通过所述第一电介质与彼此分离的第一导电区域及第二导电区域的每一结构。每一经形成结构具有从所述基底延伸且从所述结构中的所述第一导电区域延伸的第一电介质表面及从所述基底延伸且从所述结构中的所述第二导电区域延伸的第二电介质表面。形成从所述基底延伸的多个结构可包含沿着所述装置的数字线线形成所述基底。制造所述存储器装置可包含在垂直于所述数字线线的方向上图案化从而形成耦合到多个数字线的单元阵列，其中每一数字线与彼此物理且电分离。
在220处，在每一结构的所述第一及第二电介质表面上沉积材料，从而形成多个鳍场效应晶体管的多个鳍主体。沉积所述材料从而形成多个鳍场效应晶体管的多个鳍主体可包含以48nm阵列间距沉积所述材料。在于每一结构的所述第一及第二电介质表面上沉积材料之前，方法200或相同或类似于方法200的方法可包含：在每一结构的所述第一及第二电介质表面上形成薄的多晶半导体区域；且在每一结构的所述第一及第二电介质表面上沉积材料可包含在所述薄的多晶半导体区域上沉积所述材料，所述薄的多晶半导体区域相对于所述经沉积材料来说较薄。
方法200或类似于方法200的方法可包含沉积材料从而形成多个鳍主体包含通过化学气相沉积或通过原子层沉积来沉积所述材料。此类方法可包含沉积材料从而形成多个鳍主体包含形成具有在10埃到100埃的范围内的厚度的每一鳍主体。在每一结构的所述第一及第二电介质表面上沉积材料可包含在形成在形成于所述衬底上的导电区域上且接触所述导电区域的掺杂区域上沉积所述材料，所述导电区域经形成为所述装置的数字线。形成所述多个鳍场效应晶体管包含形成沉积在形成在所述导电区域上且接触所述导电区域的所述掺杂区域上的所述多个鳍场效应晶体管材料。
在230处，在所述多个结构中的每一结构之间形成接触所述多个结构中的每一结构的所述经沉积材料的第二电介质。每一第二电介质包含嵌入于所述多个结构中的两个结构之间的所述第二电介质中的第三导电区域及第四导电区域，其中所述第三导电区域与所述第四导电区域通过所述第二电介质与彼此分离。方法200或相同或类似于方法200的方法可包含形成所述第一、第二、第三及第四导电区域作为氮化钛栅极。其它导电材料可用作栅极。此类导电材料可为具有低欧姆电阻率的导电材料。
在240处，形成连接到所述经沉积材料的掺杂区域，其中所述掺杂区域形成在与所述基底相对的所述多个结构及第二电介质上。所述掺杂区域及所述经沉积材料可由多晶半导体材料形成，其中所述经沉积材料可未经掺杂或相对于所述掺杂区域轻掺杂。在250处，移除所述掺杂区域、所述鳍主体的所述经沉积材料及所述第二电介质的部分以界定所述多个鳍场效应晶体管，每一鳍场效应晶体管具有两个栅极。
在260处，将所述鳍场效应晶体管耦合到电荷存储元件。将所述鳍场效应晶体管耦合到电荷存储元件可包含形成电容器，所述电容器耦合到所述掺杂区域的部分、形成在与所述基底相对的所述多个结构及第二电介质上，在移除所述掺杂区域的部分之后剩余。
图3到14说明形成装置中的FinFET的经沉积鳍主体的过程的实施例的特征。图3是在装置的制造中具有形成在衬底3上的材料的结构302的横截面视图的表示。衬底3可为基于硅的衬底或基于其它半导体的衬底。图3中的此视图是沿着在此实例实施例中将是装置的数字线10的内容。数字线10经形成作为导电区域。举例来说，数字线10的导电材料可包含钨(W)。可使用其它导电材料，例如，具有低欧姆电阻率的导电材料。为了方便参考，认为横截面视图是在x-y平面中。
掺杂区域15可形成在数字线10上，且电介质区域320可形成在掺杂区域15上且接触掺杂区域15。掺杂区域15可为掺杂n型或p型半导体，且可经形成作为相对于待构成的FinFET的鳍主体来说的重掺杂区域，n+或p+。半导体可经实现为多晶半导体。任选地，势垒区域可形成于掺杂区域15与数字线10之间。电介质区域320可经形成为氧化物，例如(但不限于)氧化硅。牺牲区域325可形成在电介质区域320上。牺牲区域325可用于形成耦合到数字线10的各种结构。可用作牺牲区域325的适当材料是绝缘氮化物。氮化硅可用作牺牲区域325，尽管可使用其它材料。数字线10、电介质区域320及掺杂区域15可使用对基于半导体的装置中的材料区域的常规处理来形成。
在过程中的此点处，可在z方向上平行于数字线10图案化如图3中展示的具有形成在其上的材料区域的若干数字线，尽管为了易于论述起见在此处未展示。所述数字线可经形成作为具有所选择的间距的阵列的部分。举例来说，所述数字线可经形成具有48nm间距。此48nm间距可包含24nm的结构及24nm的空间。完成的结构中的数字线提供信号线。
图4说明在处理以移除牺牲区域325的所选择区域之后图3的结构302的变化。可通过用适当掩模蚀刻牺牲区域325来执行所选择区域的移除以在数字线10上提供图案。此图案可提供沟槽426，从而形成结构402。图案可经选择使得每一沟槽426沿着数字线10的方向可具有24nm的长度。沟槽426可沿着数字线10与彼此分离达牺牲区域325的24nm的长度。可实现其它沟槽图案。
图5说明在进行处理以填充沟槽426及进行化学机械抛光(CMP)之后图4的结构402的变化。在此处理中，每一沟槽426可填充有导电区域。举例来说，导电区域可由TiN形成。可使用其它导电材料。这些导电区域可经受间隔物蚀刻，使得在每一先前未填充的沟槽426中，剩余的导电区域具有与彼此分离的两个导电区域527。导电区域527可用于形成第一存取线。此类第一存取线可在z方向上基本上垂直于数字线10。第一存取线可为字线。两个导电区域527之间的分离区域可填充电介质材料528。电介质材料528可由与电介质区域320的材料相同的材料形成。电介质材料528可为氧化物，例如(但不限于)氧化硅。在填充沟槽426之后，可进行化学机械抛光(CMP)从而形成结构502。
图6说明在进行处理以使牺牲区域325的区段之间的材料凹进及填充牺牲区域325的区段之间的经移除区域以形成结构602之后图5的结构502的变化。在此处理中，两个导电区域527及电介质材料528可经蚀刻以使两个导电区域527及电介质材料528从牺牲区域325的顶表面626凹进。两个导电区域527及电介质材料528的经移除部分可填充有电介质区域629。电介质区域629的材料在组成方面可与电介质材料528的材料相同。电介质材料528及电介质区域629的材料中的一者或两者可为氧化物。接着，可进行CMP。
图7展示在蚀刻以移除牺牲区域325的剩余部分从而形成结构702之后图6的结构602的变化。可使用湿式蚀刻。在蚀刻之后，沿着数字线10的方向，材料的分离柱从电介质区域320延伸。每一柱包含通过电介质材料528分离的两个导电区域527及安置在两个导电区域527及电介质材料528上的电介质区域629。
图8展示在蚀刻以移除掺杂区域15上的柱之间的电介质区域320从而形成结构802之后图7的结构702的变化。蚀刻暴露具有在剩余电介质区域320上且通过电介质材料528分离的两个导电区域527及两个导电区域527及电介质材料528上的电介质区域629的柱之间的掺杂区域15的部分。结构802包含与数字线10上的掺杂区域15分离的导电区域527的重复对。
图9展示在邻近每一柱的两个导电区域527沉积栅极电介质930之后图8的结构802的变化。栅极电介质930可经实现为栅极氧化物。栅极电介质930可包含硅、高κ电介质或电介质材料的组合。栅极电介质的沉积可通过沉积栅极电介质930从而覆盖每一柱的两个导电区域527及结构802的掺杂区域15的暴露部分接着进行间隔物蚀刻以移除经沉积栅极电介质930的部分从而重新暴露掺杂区域15的部分来进行。电介质区域629可保持为电介质区域629，可由栅极电介质930的材料取代，或可为电介质区域629的材料与栅极电介质930的材料的组合。制造过程的此部分可为被制造的FinFET的鳍主体提供第一栅极电介质。任选地，将形成鳍主体的薄的材料区域934可沉积在第一栅极电介质上。沉积用于FinFET的鳍主体的第一电介质接着进行间隔物蚀刻沿着数字线10向结构902提供重复柱，其中两个导电区域527嵌入于安置在数字线10上的掺杂区域15上的电介质材料中。
图10展示在跨越表面沉积用于鳍主体的材料1035从而形成结构1002之后图9的结构902的变化。用于鳍主体的材料可为多晶半导体材料。多晶材料可为未经掺杂半导体材料或相对于掺杂区域15的掺杂水平来说轻掺杂的半导体材料。沉积材料1035可为与掺杂区域15相同的材料，但未经掺杂或相对于掺杂区域15的掺杂水平来说轻掺杂。每一导电区域527通过栅极电介质930与经沉积材料1035分离，栅极电介质930邻近每一柱的两个导电区域527。可在z方向上进行经沉积材料1035的处理从而形成图10中展示的与数字线10基本上平行的重复结构。在此点处，可使用各向同性蚀刻沿着数字线10的方向图案化经沉积材料1035。可进行此处理以按48nm间距形成具有30nm线/18nm沟槽图案的阵列。可实施其它图案。
图11展示在于结构1002的表面上沉积电介质材料1132从而形成结构1102之后图10的结构1002的变化。可沉积电介质材料1132以为被形成的FinFET提供第二栅极电介质。电介质材料1132可为氧化物。电介质材料1132可包含硅、高κ电介质或电介质材料的组合。电介质材料1132可具有与栅极电介质930相同的组成。沉积用于FinFET的鳍主体的第二电介质接着进行间隔物蚀刻沿着数字线10向结构1102提供通过沟槽1124分离的重复柱。
图12展示在于沟槽1124中沉积导电材料从而进行间隔物蚀刻以在沟槽1124中的电介质材料1132上形成两个导电区域1237及用电介质材料1236填充沟槽1124的剩余部分从而形成结构1202之后图11的结构1102的变化。电介质材料1236填充先前形成的沟槽1124中的两个导电区域1237之间的区域。电介质材料可具有与栅极电介质930及/或栅极电介质1132相同的组成。电介质材料1236可为氧化物。导电区域1237可由TiN组成。可使用其它导电材料。导电区域1237可由与导电区域527相同的材料组成。导电区域1237形成第二存取线的部分。此类第二存取线可基本上垂直于数字线10形成。第二存取线可为字线。进行处理以包含被形成阵列的z方向。
图13展示在进行CMP以移除电介质材料1132及1236的部分以暴露掺杂区域15远端的结构1202的顶部附近的经沉积材料1035的部分接着在数字线10的方向上跨越表面形成掺杂区域1340从而形成结构1302之后图12的结构1202的变化。掺杂区域1340可具有与掺杂区域15基本上相同的组成。掺杂区域1340可具有与掺杂区域15基本上相同的组成(掺杂方面有变化)。掺杂区域1340及掺杂区域15可具有与经沉积材料1035基本上相同的组成，但相对于经沉积材料1035来说更高度掺杂。
图14展示在移除掺杂区域1340、经沉积材料1035及电介质材料1236的部分从而形成结构1402之后图13的结构1302的变化。移除这些部分沿着数字线提供多个单元，例如单元1405。如同先前的图，图14展示沿着数字线10的横截面视图。数字线及存取线可通过任何合适的过程图案化，例如，使用193nm浸没式光刻。单元1405包含将掺杂区域15耦合到掺杂区域1340的鳍主体1035，其中鳍主体通过栅极电介质930及1132分别与栅极527及1237分离，且其中掺杂区域15耦合到数字线10。包含用于单元1405的FinFET的沟道的鳍主体1035可基本上垂直于包含数字线10的表面的平面安置。
单元1405中的每一者可进一步经处理为装置中的阵列的单元的部分。举例来说，单元1405中的每一者可经形成作为存储器装置的阵列的存储器单元。在处理所述阵列时，实现为相对于数字线10在z方向上延伸的栅极527及1237的存取线可在阵列的末端处经切割以避免短路。在实施例中，对于单元1405中的每一者，数字线将阵列连接到阵列外部的一或多个电路。对于存储器阵列，在每一单元1405经处理以将每一掺杂区域1340连接到个别电荷存储元件1442的情况下，数字线10可经由由包括鳍主体1035、掺杂区域15、掺杂区域1340、栅极527及1237及栅极电介质930及1132的FinFET形成的存取晶体管将感测放大器连接到例如每一电荷存储元件1442。沿着数字线10的所有FinFET可在一侧连接到数字线10，而每一FinFET在1340处的顶部可连接到个别电容器以保持信息电荷(+或-)。可使用其它类型的电荷存储元件。与电荷存储元件1442耦合的单元1405可用于动态随机存取存储器(DRAM)中。本文教示的多晶FinFET可用作三维(3D)快闪存储器中的选择器装置，且其可用于3D铁电存储器(FRAM)中。这些应用具有比DRAM更少的临界截止电流准则，这是因为电荷并未存储在电容器中且经受晶体管泄漏，但信息存储在铁电材料中或浮动多晶栅极中。经改进较小多晶装置也可具有NAND应用。在NAND中，多晶装置可大得多，这是因为其用于数字线选择而非单元元件。使用本文教示的技术的实施例平行于数字线10形成的区域1035的部分是到数字线10的FinFET的互连件的部分。形成FinFET的作为鳍主体的沟道的区域1035的材料及互连的部分可为多晶材料。栅极527及1237及数字线10的材料可为低欧姆材料。举例来说，栅极/存取线527及1237可包含TiN，且数字线10可包含W，尽管可使用其它低欧姆材料。平行于数字线10形成的区域1035的部分添加电容而不会显著减小电阻，且因此，使此部分处的信令变慢。然而，平行于数字线10形成的区域1035的部分使得区域1035的鳍主体(其延伸到掺杂区域1340)与导电数字线10之间的接触区比到区域1035的鳍主体的接触件更大且此接触区比直接到区域1035的鳍主体的较小接触区更可靠。
与图3到14相关联的处理可用以下阵列计数实施：关于24nm/24nm线/空间的数字线的193浸没式处理、关于24nm/72nm沟槽/线的存取线的193干式处理、关于30nm/18nm线/空间的数字线方向上的鳍主体的193浸没式处理、关于30nm/18nm线/空间的数字线着陆垫的193浸没式处理及关于30nm/18nm线/空间的存取线着陆垫的193浸没式处理。可使用其它阵列计数。
类似于与图3到14相关联的技术的处理可用于形成并不作为集成电路中的存储器单元阵列的部分的具有经沉积鳍主体的一或多个个别FinFET。可用适当的遮蔽进行此处理使得数字线10是耦合到仅一个单元1405以根据单元1405被制造于其中的集成电路的特定设计执行功能的信号线。
图15是实例存储器1500的实例实施例的框图。存储器1500可包含具有多个存储器单元的存储器阵列1501，其中每一存储器单元包含FinFET 1505。存储器阵列是可根据多个参数逻辑地布置的存储器单元的系统物理布置。在各种实施例中，可根据两个参数的值寻址每一存储器单元。两个参数可称为行及列。存储器单元可逻辑地定位在存储器阵列中且根据行的值及列的值唯一地标引。行及列不限于特定物理定向或线性关系，使得逻辑布置可极大地不同于物理布置。存储器阵列的一列可经布置为可由指派到列值的解码器同时存取的存储器单元群组。存储器阵列的一行可经布置为可由指派到行值的解码器同时存取的存储器单元群组。
存储器阵列1505的存储器单元的FinFET 1505可经实现为具有经沉积鳍主体的FinFET。可根据本文所教示的结构及处理构成及形成具有经沉积鳍主体的此类FinFET。每一FinFET可在FinFET 1505的一个端处耦合到若干数字线DL(0)、DL(1)…DL(N)中的一者且可在FinFET 1505的另一端处耦合到电容器，其中两个端通过FinFET 1505的鳍主体耦合到彼此。数字线DL(0)、DL(1)…DL(N)可耦合到感测放大器1540。感测放大器1540操作以确定从经由其FinFET 1505存取的所选择的存储器单元的电容器读取的信息的值。可通过存取线实现存取所选择的存储器单元，所述存取线可经构成为存取线WL(1)、WL(2)、WL(3)、WL(4)…WL(M-1)、WL(M)。存取线对可耦合到FinFET 1505。举例来说，WL(1)及WL(2)耦合到一组相同的FinFET 1505，WL(3)及WL(4)耦合到一组相同的FinFET 1505，…，WL(M-1)及WL(M)耦合到一组相同的FinFET 1505。一组存取线WL(1)、WL(2)、WL(3)、WL(4)…WL(M-1)、WL(M)上的信号可由存取线驱动器1550控制。
在各种实施例中，一种装置可包括：数字线；第一电介质；经沉积鳍主体，其从接触所述数字线的第一掺杂区域延伸到所述数字线远端的第二掺杂区域，所述经沉积鳍主体沉积在所述第一电介质上；第一栅极，其通过所述第一电介质与所述经沉积鳍主体分离；第二电介质，其邻近与所述第一电介质相对的所述经沉积鳍主体的侧上的所述经沉积鳍主体；及第二栅极，其通过所述第二电介质与所述经沉积鳍主体分离。所述经沉积鳍主体具有在10埃到100埃的范围内的厚度。接触所述数字线的所述第一掺杂区域可包含所述鳍主体的材料，其经掺杂到比所述鳍主体的所述材料更高的水平。接触所述数字线的所述第一掺杂区域、所述第一电介质、所述第一栅极、所述第二电介质、所述第二栅极及所述鳍主体可构成为所述装置中的存取晶体管。
在各种实施例中，一种装置可包括：若干数字线及安置在每一数字线上的多个鳍场效应晶体管。每一数字线上的每一鳍场效应晶体管可包含：第一电介质；经沉积鳍主体，其从接触所述数字线的第一掺杂区域延伸到所述数字线远端的第二掺杂区域，所述经沉积鳍主体沉积在所述第一电介质上；第一栅极，其通过所述第一电介质与所述经沉积鳍主体分离；第二电介质，其邻近与所述第一电介质相对的所述经沉积鳍主体的侧上的所述经沉积鳍主体；及第二栅极，其通过所述第二电介质与所述经沉积鳍主体分离。所述装置可包括多个存取线，每一存取线耦合到所述多个鳍场效应晶体管中的不同者的所述第一栅极及所述第二栅极。
此装置或类似或相同装置可包含若干特征。所述经沉积鳍主体可包含多晶半导体材料。安置在相同数字线上的直接邻近鳍场效应晶体管的所述经沉积鳍主体可由安置在所述第一掺杂区域上且接触与所述数字线接触的所述第一掺杂区域的区域耦合到彼此，所述区域由所述多晶半导体材料组成。所述多个鳍场效应晶体管的鳍场效应晶体管的第一栅极可通过氧化物与安置在所述相同数字线上的直接邻近鳍场效应晶体管的第二栅极分离。可构成具有48nm阵列间距的安置在所述若干数字线中的每一数字线上的所述多个鳍场效应晶体管。
图16说明经布置以提供多个电子组件的晶片1600的实例。晶片1600可经提供为其中可制造多个裸片1604的晶片。替代地，晶片1600可经提供为其中多个裸片1604已经处理以提供电子功能性且等待从晶片1600单切以用于封装的晶片。晶片1600可经提供为半导体晶片、绝缘体上半导体晶片或用于处理电子装置(例如集成电路芯片)的其它适当的晶片。晶片1600可根据关于图1到15的任何一或多个实施例制造。
使用各种遮蔽及处理技术，每一裸片1604可经处理以包含功能电路使得每一裸片1604经制造为具有与晶片1600上的其它裸片相同的功能性及封装结构的集成电路。替代地，使用各种遮蔽及处理技术，各组裸片1604可经处理以包含功能电路使得并非全部裸片1604都经制造为具有与晶片1600上的其它裸片相同的功能性及封装结构的集成电路。本文将具有集成于其上的提供电子能力的电路的封装裸片称为集成电路(IC)。
晶片1600可包含多个裸片，其中每一裸片包含信号线，其中具有经沉积鳍主体的FinFET耦合到所述信号线。在实施例中，晶片1600可包含多个裸片，其中多个裸片中的每一裸片1604包含数字线及耦合到数字线的FinFET，其中FinFET具有：第一电介质；经沉积鳍主体，其从接触数字线的第一掺杂区域延伸到数字线远端的第二掺杂区域，经沉积鳍主体沉积在第一电介质上；第一栅极，其通过第一电介质与经沉积鳍主体分离；第二电介质，其邻近与第一电介质相对的经沉积鳍主体的侧上的经沉积鳍主体；及第二栅极，其通过第二电介质与经沉积鳍主体分离。每一裸片1604可包含若干数字线，其中多个鳍场效应晶体管安置在每一数字线上。安置在若干数字线中的每一数字线上的多个FinFET可经构成而具有48nm阵列间距。裸片1405中的FinFET的经沉积鳍主体可包含多种材料组成。每一裸片中的数字线可耦合到每一裸片中的感测放大器。
图17展示系统1700的框图，系统1700包含具有包括经沉积鳍主体的FinFET的一或多个组件。经沉积鳍主体可以类似于或相同于根据本文所教示的各种实施例的结构的方式实现。此类结构可包含以类似于或相同于根据本文所教示的各种实施例的过程的过程构造的经沉积鳍主体。具有经沉积鳍主体的FinFET可安置在系统1700的组件的任何者中作为一或多个个别电路元件或一或多个电路的存取晶体管。
系统可包含操作地耦合到存储器1763的控制器1761。系统1700还可包含电子设备1767及外围装置1769。控制器1761、存储器1763、电子设备1767及外围装置1769中的一或多者可呈一或多个IC的形式。总线1766在系统1700的各种组件之间及/或之中提供导电性。在实施例中，总线1766可包含地址总线、数据总线及控制总线，其各自独立地配置。在替代实施例中，总线1766使用共同导电线以用于提供地址、数据或控制中的一或多者，其使用由控制器1761调节。控制器1761可以一或多个处理器的形式实现。
电子设备1767可包含额外存储器。系统1700中的存储器可由一或多种类型的存储器构造，例如(但不限于)动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、同步图形随机存取存储器(SGRAM)、双倍数据速率动态ram(DDR)、双倍数据速率SDRAM及基于磁的存储器。外围装置1769可包含显示器、成像装置、打印装置、无线装置、额外存储存储器及可结合控制器1761操作的控制装置。
本文所教示的具有经沉积鳍主体的FinFET可实施于控制器1761、存储器1763、电子设备1767、外围装置1769及总线1766中的一或多者中。在各种实施例中，系统1700可包含(但不限于)光纤系统或装置、电光系统或装置、光学系统或装置、成像系统或装置及信息处理系统或装置，例如无线系统或装置、电信系统或装置及计算机。
尽管本文已说明且描述了具体实施例，但所属领域的一般技术人员应了解，经计算以实现相同目的的任何布置可代替所展示的具体实施例。各种实施例使用本文描述的实施例的排列及/或组合。应理解，上文描述希望是说明性的而非限制性的，且本文采用的用语或术语是出于描述的目的。另外，在前述具体实施方式中可看出，各种特征一起被分组在单个实施例中以简化本发明。不应将揭示的此方法解译为反映所主张实施例需要比每一权利要求中明确所述更多的特征的意图。因此，所附权利要求书借此并入到具体实施方式中，其中每一权利要求本身独立作为单独实施例。

Claims (30)

1.一种制造鳍场效应晶体管的方法，所述方法包括：
在衬底上形成从基底延伸的结构，其包含形成具有包含从所述基底延伸的电介质表面的第一电介质的所述结构，所述结构具有所述第一电介质内的第一导电区域；
在所述电介质表面上沉积材料，从而形成鳍场效应晶体管的鳍主体；
在与所述第一电介质的所述电介质表面相对的所述鳍主体的表面上形成接触所述鳍主体的第二电介质；
在所述第二电介质上形成第二导电区域，所述第二导电区域通过所述第二电介质与所述鳍主体分离；及
形成到所述鳍主体的掺杂区域。
2.根据权利要求1所述的方法，其中在所述衬底上形成从所述基底延伸的所述结构包含：
形成从所述基底上方延伸到不超过所述结构的顶表面的水平面的所述第一导电区域；及
形成所述第一电介质作为邻近且接触所述第一导电区域的第一区域的部分。
3.根据权利要求2所述的方法，其中所述第一电介质及所述第一区域具有基本上相同的电介质氧化物组成。
4.根据权利要求1所述的方法，其中在所述衬底上形成从所述基底延伸的所述结构包含通过以下步骤形成所述基底：
在所述衬底上形成导电区域，所述导电区域经形成作为所述装置的数字线；及在所述数字线上且接触所述数字线形成掺杂区域使得形成从所述掺杂区域延伸的所述结构。
5.根据权利要求1所述的方法，其中在所述电介质表面上沉积材料包含沉积多晶硅材料。
6.根据权利要求1所述的方法，其中形成到所述鳍主体的所述掺杂区域包含在所述经沉积材料的基本上垂直于所述经形成鳍主体的一部分上形成所述掺杂区域。
7.一种制造存储器装置的方法，所述方法包括：
在衬底上形成从基底延伸的多个结构，其包含形成具有嵌入于第一电介质中且通过所述第一电介质与彼此分离的第一导电区域及第二导电区域的每一结构，每一结构具有从所述基底延伸且从所述结构中的所述第一导电区域延伸的第一电介质表面及从所述基底延伸且从所述结构中的所述第二导电区域延伸的第二电介质表面；
在每一结构的所述第一及第二电介质表面上沉积材料，从而形成多个鳍场效应晶体管的多个鳍主体；
在所述多个结构中的每一结构之间形成接触所述多个结构中的每一结构的所述经沉积材料的第二电介质，每一第二电介质包含嵌入于所述多个结构中的两个结构之间的所述第二电介质中的第三导电区域及第四导电区域，所述第三导电区域与所述第四导电区域通过所述第二电介质与彼此分离；
形成到每一结构的所述经沉积材料的掺杂区域，所述掺杂区域形成在与所述基底相对的所述多个结构及第二电介质上；
移除所述掺杂区域、所述鳍主体的所述经沉积材料及所述第二电介质的部分以界定所述多个鳍场效应晶体管，每一鳍场效应晶体管具有两个栅极；及
将所述鳍场效应晶体管耦合到电荷存储元件。
8.根据权利要求7所述的方法，其中形成从所述基底延伸的多个结构包含沿着所述装置的数字线线形成所述基底，且所述方法包含在垂直于所述数字线线的方向上图案化从而形成耦合到多个数字线的单元阵列，每一数字线与彼此物理且电分离。
9.根据权利要求8所述的方法，其中沉积所述材料从而形成多个鳍场效应晶体管的多个鳍主体包含以48nm阵列间距沉积所述材料。
10.根据权利要求7所述的方法，其中在于每一结构的所述第一及第二电介质表面上沉积材料之前，所述方法包含在每一结构的所述第一及第二电介质表面上形成薄的多晶半导体区域；且在每一结构的所述第一及第二电介质表面上沉积材料包含在所述薄的多晶半导体区域上沉积所述材料，所述薄的多晶半导体区域相对于所述经沉积材料来说较薄。
11.根据权利要求7所述的方法，其中所述方法包含形成所述第一、第二、第三及第四导电区域作为氮化钛栅极。
12.根据权利要求7所述的方法，其中沉积材料从而形成多个鳍主体包含通过化学气相沉积或通过原子层沉积来沉积所述材料。
13.根据权利要求7所述的方法，其中沉积材料从而形成多个鳍主体包含形成各自具有在10埃到100埃的范围内的厚度的鳍主体。
14.根据权利要求7所述的方法，其中在每一结构的所述第一及第二电介质表面上沉积材料包含在形成在导电区域上且接触形成在所述衬底上的导电区域的掺杂区域上沉积所述材料，所述导电区域经形成为所述装置的数字线。
15.根据权利要求14所述的方法，其中形成所述多个鳍场效应晶体管包含形成沉积在形成在所述导电区域上且接触所述导电区域的所述掺杂区域上的所述多个鳍场效应晶体管材料。
16.根据权利要求7所述的方法，其中将所述鳍场效应晶体管耦合到电荷存储元件包含形成电容器，所述电容器耦合到所述掺杂区域的部分，形成在与所述基底相对的所述多个结构及第二电介质上，在移除所述掺杂区域的部分之后剩余。
17.一种装置，其包括：
数字线；
第一电介质；
经沉积鳍主体，其从接触所述数字线的第一掺杂区域延伸到所述数字线远端的第二掺杂区域，所述经沉积鳍主体沉积在所述第一电介质上；
第一栅极，其通过所述第一电介质与所述经沉积鳍主体分离；
第二电介质，其邻近与所述第一电介质相对的所述经沉积鳍主体的侧上的所述经沉积鳍主体；及
第二栅极，其通过所述第二电介质与所述经沉积鳍主体分离。
18.根据权利要求17所述的装置，其中所述经沉积鳍主体具有在10埃到100埃的范围内的厚度。
19.根据权利要求17所述的装置，其中接触所述数字线的所述第一掺杂区域、所述第一电介质、所述第一栅极、所述第二电介质、所述第二栅极及所述鳍主体经构成为所述装置中的存取晶体管。
20.根据权利要求17所述的装置，其中接触所述数字线的所述第一掺杂区域包含所述鳍主体的材料，其经掺杂到比所述鳍主体的所述材料更高的水平。
21.一种装置，其包括：
若干数字线；
多个鳍场效应晶体管，其安置在每一数字线上，每一数字线上的每一鳍场效应晶体管包含：
第一电介质；
经沉积鳍主体，其从接触所述数字线的第一掺杂区域延伸到所述数字线远端的第二掺杂区域，所述经沉积鳍主体沉积在所述第一电介质上；
第一栅极，其通过所述第一电介质与所述经沉积鳍主体分离；
第二电介质，其邻近与所述第一电介质相对的所述经沉积鳍主体的侧上的所述经沉积鳍主体；及
第二栅极，其通过所述第二电介质与所述经沉积鳍主体分离；及
多个存取线，每一存取线耦合到沿着所述存取线安置的多个鳍场效应晶体管的所述第一栅极或所述第二栅极中的一者。
22.根据权利要求21所述的装置，其中安置在所述若干数字线中的每一数字线上的所述多个鳍场效应晶体管经构成而具有48nm阵列间距。
23.根据权利要求21所述的装置，其中所述经沉积鳍主体包含多晶半导体材料。
24.根据权利要求23所述的装置，其中安置在相同数字线上的直接邻近鳍场效应晶体管的所述经沉积鳍主体由安置在所述第一掺杂区域上且接触与所述数字线接触的所述第一掺杂区域的区域耦合到彼此，所述区域由所述多晶半导体材料组成。
25.根据权利要求21所述的装置，其中所述多个鳍场效应晶体管的鳍场效应晶体管的所述第一栅极通过氧化物与安置在所述相同数字线上的直接邻近鳍场效应晶体管的所述第二栅极分离。
26.一种晶片，其包括：
多个裸片，所述多个裸片中的每一裸片包含：
数字线；
鳍场效应晶体管，其耦合到所述数字线，所述鳍场效应晶体管具有：
第一电介质；
经沉积鳍主体，其从接触所述数字线的第一掺杂区域延伸到所述数字线远端的第二掺杂区域，所述经沉积鳍主体沉积在所述第一电介质上；
第一栅极，其通过所述第一电介质与所述经沉积鳍主体分离；
第二电介质，其邻近与所述第一电介质相对的所述经沉积鳍主体的侧上的所述经沉积鳍主体；及
第二栅极，其通过所述第二电介质与所述经沉积鳍主体分离。
27.根据权利要求26所述的晶片，其中每一裸片包含具有安置在每一数字线上的多个鳍场效应晶体管的若干数字线。
28.根据权利要求27所述的晶片，其中安置在所述若干数字线中的每一数字线上的所述多个鳍场效应晶体管经构成而具有48nm阵列间距。
29.根据权利要求26所述的晶片，其中所述经沉积鳍主体包含多个材料组成。
30.根据权利要求26所述的晶片，其中每一裸片中的所述数字线耦合到每一裸片中的感测放大器。
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