TW201440117A - 半導體結構製作方法 - Google Patents

Abstract

一種半導體結構之製作方法，該製作方法首先提供一基底，且該基底上包含有複數個軸心圖案與複數個虛設圖案。接下來於該等軸心圖案之側壁形成複數個第一側壁子，同時於該等虛設圖案之側壁形成複數個第二側壁子。在形成該等第一側壁子與該等第二側壁子之後，即移除該等第二側壁子與移除該等軸心圖案，並於該基底上形成複數個側壁子圖案。

Description

半導體結構製作方法

本發明有關於一種半導體結構之製作方法。

當元件發展至65奈米技術世代後，使用傳統平面式的金氧半導體(metal-oxide-semiconductor，MOS)電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體(Fin Field effect transistor，FinFET)元件取代平面電晶體元件之解決途徑。

由於FinFET元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性。更重要的是，由於FinFET元件的立體結構增加了閘極與鰭片狀之矽基體的接觸面積，因此可增加閘極對於通道區域的載子控制，從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering，DIBL)效應以及短通道效應(short channel effect)。此外，由於FinFET元件中同樣長度的閘極具有更大的通道寬度，因此可獲得加倍的汲極驅動電流。

雖然FinFET元件可獲得較高的汲極驅動電流，但FinFET元件仍然面對許多待解決的問題。舉例來說，由於鰭片結構纖長的輪廓特性，使得製程控制極其不易。因此，如何獲得提昇製程控制 度，並獲得具有預期輪廓的鰭片結構，一直是半導體業者努力的目標。

因此，本發明之一目的係在於提供一可解決上述問題之半導體結構之製作方法。

根據本發明所提供之申請專利範圍，係提供一種半導體結構之製作方法，該製作方法首先提供一基底，且該基底上包含有複數個軸心圖案(mandrel pattern)與複數個虛設圖案(dummy pattern)。接下來於該等軸心圖案之側壁形成複數個第一側壁子，同時於該等虛設圖案之側壁形成複數個第二側壁子。在形成該等第一側壁子與該等第二側壁子之後，即移除該等第二側壁子與移除該等軸心圖案，並於該基底上形成複數個側壁子圖案。

根據本發明所提供之申請專利範圍，另提供一種半導體結構之製作方法，該製作方法首先提供一基底，該基底上包含有複數個軸心圖案與複數個虛設圖案。接下來於該基底上形成複數個絕緣圖案，且該等絕緣圖案覆蓋部份各軸心圖案。待形成該等絕緣圖案後，係進行一回蝕刻製程，以移除各軸心圖案頂部的該等絕緣圖案。最後移除該等軸心圖案，以於該基底上形成複數個側壁子圖案。

根據本發明所提供之半導體結構製作方法，係採用側壁影像轉移(spacer image transfer，SIT)方法，於形成鰭片結構前先於基底上形成該等側壁子圖案，用以定義鰭片結構。值得注意的是，由於在形成側壁子圖案時，已特意製作出具有不連續(non-continuous) 輪廓的側壁子圖案，故可避免製作鰭片結構時，過於纖長的鰭片結構在製程中倒塌。簡單地說，根據本發明所提供之半導體結構製作方法，係可在不增加製程困難度的前提下，有效地提昇製程控制，並獲得輪廓良好，符合期望的鰭片結構。

100‧‧‧基底

102‧‧‧硬遮罩層

104‧‧‧絕緣層

110‧‧‧軸心圖案

112‧‧‧第一側壁子

114‧‧‧分段圖案

116‧‧‧間隔

118‧‧‧側壁子圖案

120‧‧‧虛設圖案

122‧‧‧第二側壁子

130、132、134‧‧‧保護層

136‧‧‧絕緣圖案

140‧‧‧鰭片結構

A-A’‧‧‧剖線

第1A圖至第5圖係為本發明所提供之半導體結構之製作方法之一第一較佳實施例之示意圖，其中第1B圖至第4B圖分別為第1A圖至第4A圖中沿A-A’剖線獲得之剖面示意圖。

第1A圖至第2B圖、第4A圖至第5圖、以及第6A圖至第7圖係為本發明所提供之半導體結構之製作方法之一第二較佳實施例之示意圖，其中第6B圖為第6A圖中沿A-A’剖線獲得之剖面示意圖。

第1A圖至第1B圖、第4A圖至第5圖、以及第8A圖至第10B圖係為本發明所提供之半導體結構之製作方法之一第三較佳實施例之示意圖，其中第8B圖與第10B圖分別為第8A圖與第10A圖中沿A-A’剖線獲得之剖面示意圖。

第1A圖至第1B圖、第4A圖至第5圖、以及第11A圖至第12B圖係為本發明所提供之半導體結構之製作方法之一第四較佳實施例之示意圖，其中第11B圖與第12B圖分別為第11A圖與第12A圖中沿A-A’剖線獲得之剖面示意圖。

請參閱第1A圖至第5圖，第1A圖至第5圖係為本發明所提供之半導體結構之製作方法之一第一較佳實施例之示意圖，其中第1B圖至第4B圖分別為第1A圖至第4A圖中沿A-A’剖線獲得 之剖面示意圖。如第1A圖與第1B圖所示，本較佳實施例首先提供一基底100，基底100可包含一矽覆絕緣(silicon-on-insulator，SOI)基底，如熟習該項技藝之人士所知，SOI基底由下而上可依序包含一矽基底、一底部氧化(bottom oxide，BOX)層、以及形成於底部氧化層上的半導體層，如一具單晶結構的矽層。另外，本較佳實施例提供之基底係可包含一塊矽(bulk silicon)基底。接下來，於基底100上形成一硬遮罩層102。在本較佳實施例中，硬遮罩層102包含一複合膜層，可以是一氧化矽層/氮化矽層/氧化矽層之複合膜層，但不限於此。

請繼續參閱第1A圖與第1B圖。接下來，於基底100上形成複數個軸心圖案110與複數個虛設圖案120，軸心圖案110與虛設圖案120可包含多晶矽材料，但不限於此。軸心圖案110以及軸心圖案110彼此之間的間距係可用以定義所欲形成的鰭片結構的距離；而虛設圖案120則用來降低定義鰭片結構時的微負載效應(micro-loading effect)。熟習該項技藝之人士應知，第1A圖中軸心圖案110與虛設圖案120之尺寸大小、相關位置與排列方等僅為例示，並不限於此。在基底100上形成軸心圖案110與虛設圖案120之後，係於基底100上全面性地形成一材料層例如一絕緣層104，如一原子層沈積氮化矽(atomic layer deposition silicon nitride，ALD-SiN)層，但不限於此。然而熟習該項技藝之人士應知，任何蝕刻率不同於軸心圖案110以及軸心圖案110之合適材料，皆可用以作為本較佳實施例所提供之材料層。如第1A圖與第1B圖所示，絕緣層104覆蓋軸心圖案110與虛設圖案120。

接下來請參閱第2A圖與第2B圖。接下來，回蝕刻絕緣 層104，例如進行一合適之乾蝕刻製程，以於軸心圖案110的側壁形成複數個第一側壁子112；同時於虛設圖案120的側壁形成複數個第二側壁子122。

請參閱第3A圖與第3B圖。在形成第一側壁子112與第二側壁子122之後，係於基底100上形成保護層130。值得注意的是，保護層130係覆蓋部分軸心圖案110與部分第一側壁子112，但保護層130係暴露出所有的虛設圖案120與所有的第二側壁子122。隨後，進行一蝕刻製程，移除暴露出來的部分軸心圖案110、部分第一側壁子112、所有的虛設圖案120與所有的第二側壁子122。換句話說，本實施例係於移除虛設圖案120與第二側壁子122的同時切割軸心圖案110與第一側壁子112，以形成複數個分段圖案(section patterns)114，且各分段圖案114之間更分別形成一間隔(gap)116，即各分段圖案114係藉由間隔116彼此分離。

請參閱第4A圖與第4B圖。在同時移除第二側壁子122、移除虛設圖案120、與切割軸心圖案110與第一側壁子112此一步驟之後，係移除保護層130，隨後更移除所有分段圖案114內的軸心圖案110，而於基底100上形成複數個側壁子圖案118，而這些側壁子圖案118即用以定義鰭片結構形成之位置及大小。且如第4A圖所示，在移除軸心圖案110之後，同一列的側壁子圖案118之間仍然存留有間隔116。

請參閱第5圖。在形成側壁子圖案118之後，係利用側壁子圖案118作為遮罩，圖案化硬遮罩層102，以定義出鰭片結構之位置與大小。隨後再透過硬遮罩層102圖案化基底100，而於基底 100上形成複數個半導體結構，即所需的鰭片結構140。

根據本較佳實施例所提供之半導體結構之製作方法，係於移除非必要的虛設圖案120與第二側壁子122時，同時切割軸心圖案110與第一側壁子112。所以，在移除第一側壁子112所附靠的軸心圖案110之後，側壁子圖案118即為所欲形成的鰭片結構的形狀，且可避免後續形成的側壁子圖案118以及鰭片結構140因為輪廓過於纖長而易於倒塌。因此，本較佳實施例所提供之半導體結構之製作方法係可有效地提升製程控制，並可獲得輪廓良好的鰭片結構。

請參閱第1A圖至第2B圖、第4A圖至第5圖、以及第6A圖至第7圖，上述圖式係為本發明所提供之半導體結構之製作方法之一第二較佳實施例之示意圖，其中第6B圖為第6A圖中沿A-A’剖線獲得之剖面示意圖。首先需注意的是，第二較佳實施例中與第一較佳實施例相同之構成元件係以相同的元件符號說明，且可包含相同的材料，故該等細節於此係不再贅述。另外第二較佳實施例中所述之各步驟係接續第1A圖至第2B圖所示之步驟進行，也就是說，本較佳實施例亦先提供一基底100，基底100上形成有一硬遮罩層102。隨後如第1A圖與第1B圖所示，於基底100上形成一複數個軸心圖案110與複數個虛設圖案120。接下來如第2A圖與第2B圖所示，於軸心圖案110之側壁形成複數個第一側壁子112以及於虛設圖案120之側壁形成複數個第二側壁子122。

請參閱第6A圖與第6B圖。在形成第一側壁子112與第二側壁子122之後，係於基底100上形成保護層132。值得注意的 是，保護層132係覆蓋部分軸心圖案110與部分第一側壁子112，但保護層132係暴露出所有的虛設圖案120與所有的第二側壁子122。隨後，進行一蝕刻製程，移除暴露出來的部分第一側壁子112與所有的第二側壁子122。換句話說，本實施例係於移除第二側壁子122的同時切割第一側壁子112，以於第一側壁子112之間分別形成一間隔116。隨後移除保護層132，是以基底100上係如第7圖所示，存留有虛設圖案120、軸心圖案110、以及由間隔116分離的第一側壁子112。

請重新參閱第4A圖與第4B圖。在移除保護層132之後，同時移除基底100上所有的軸心圖案110與虛設圖案120，而於基底100上形成複數個側壁子圖案118，而這些側壁子圖案118即用以定義鰭片結構形成之位置及大小。且如第4A圖所示，在移除軸心圖案110之後，同一列的側壁子圖案118之間仍然存留有間隔116。請參閱第5圖。在形成側壁子圖案118之後，係利用側壁子圖案118作為遮罩，圖案化硬遮罩層102，以定義出鰭片結構之位置與大小。隨後再透過硬遮罩層102圖案化基底100，而於基底100上形成複數個半導體結構，即所需的鰭片結構140。

根據本較佳實施例所提供之半導體結構之製作方法，係提供了另一個切割第一側壁子112的時點：於移除非必要的第二側壁子122時，同時切割第一側壁子112。所以，在移除第一側壁子112所附靠的軸心圖案110之後，側壁子圖案118即為所欲形成的鰭片結構的形狀，且可避免後續形成的側壁子圖案118以及鰭片結構140因為輪廓過於纖長而易於倒塌。因此，本較佳實施例所提供之半導體結構之製作方法亦可有效地提升製程控制，並可獲得輪廓良好的 鰭片結構。

請參閱第1A圖至第1B圖、第4A圖至第5圖、以及第8A圖至第10B圖，上述圖式係為本發明所提供之半導體結構之製作方法之一第三較佳實施例之示意圖，其中第8B圖與第10B圖係為第8A圖與第10A圖中沿A-A’剖線獲得之剖面示意圖。首先需注意的是，第三較佳實施例中與前述較佳實施例相同之構成元件係以相同的元件符號說明，且可包含相同的材料，故該等細節於此係不再贅述。另外第三較佳實施例中所述之各步驟係接續第1A圖至第1B圖所示之步驟進行，也就是說，本較佳實施例亦先提供一基底100，基底100上形成有一硬遮罩層102。隨後如第1A圖與第1B圖所示，於基底100上形成一複數個軸心圖案110與複數個虛設圖案120，接下來更於基底100上形成一覆蓋軸心圖案110與虛設圖案120的材料層，例如但不限於一絕緣層104。

請參閱第8A圖至第9圖。在形成絕緣層104之後，係於基底100上形成保護層134。值得注意的是，保護層134形成的位置係對應軸心圖案110，且同一列的保護層134之間係由間隔116彼此分離。隨後，進行一蝕刻製程，移除暴露出來的部分絕緣層104，以於基底100上形成複數個絕緣圖案136。隨後移除保護層134，而於基底100上獲得如與第9圖所示的絕緣圖案136。絕緣圖案136覆蓋部份各軸心圖案110，且同一列的絕緣圖案136之間係由間隔116彼此分離。

請參閱第10A圖與第10B圖。在形成絕緣圖案136之後，係進行一回蝕刻製程，以移除各軸心圖案110頂部的絕緣圖案136， 而於各軸心圖案110的側壁分別形成複數個第一側壁子112。如第10A圖所示，同一列中的各第一側壁子112係藉由間隔116彼此分離。

請重新參閱第4A圖與第4B圖。在形成第一側壁子112之後，同時移除基底100上所有的軸心圖案110與虛設圖案120，而於基底100上形成複數個側壁子圖案118，而這些側壁子圖案118即用以定義鰭片結構形成之位置及大小。且如第4A圖所示，在移除軸心圖案110之後，同一列的側壁子圖案118之間仍然存留有間隔116。請參閱第5圖。在形成側壁子圖案118之後，係利用側壁子圖案118作為遮罩，圖案化硬遮罩層102，以定義出鰭片結構之位置與大小。隨後再透過硬遮罩層102圖案化基底100，而於基底100上形成複數個半導體結構，即所需的鰭片結構140。

根據本較佳實施例所提供之半導體結構之製作方法，係提供了另一個切割第一側壁子112的時點：於製作第一側壁子112的同時，即切割第一側壁子112形成間隔116。所以，在移除第一側壁子112所附靠的軸心圖案110之後，側壁子圖案140即為所欲形成的鰭片結構的形狀，且可避免後續形成的側壁子圖案118以及鰭片結構140因為輪廓過於纖長而易於倒塌。因此，本較佳實施例所提供之半導體結構之製作方法亦可有效地提升製程控制，並可獲得輪廓良好的鰭片結構。

請參閱第1A圖至第1B圖、第4A圖至第5圖、以及第11A圖至第12B圖，上述圖式係為本發明所提供之半導體結構之製作方法之一第四較佳實施例之示意圖，其中第11B圖與第12B圖係 為第11A圖與第12A圖中沿A-A’剖線獲得之剖面示意圖。首先需注意的是，第四較佳實施例中與前述較佳實施例相同之構成元件係以相同的元件符號說明，且可包含相同的材料，故該等細節於此係不再贅述。另外第四較佳實施例中所述之各步驟係接續第1A圖至第1B圖所示之步驟進行，也就是說，本較佳實施例亦先提供一基底100，基底100上形成有一硬遮罩層102。隨後如第1A圖與第1B圖所示，於基底100上形成一複數個軸心圖案110與複數個虛設圖案120，接下來更於基底100上形成一覆蓋軸心圖案110與虛設圖案120的材料層，例如但不限於一絕緣層104。

請參閱第11A圖與第11B圖。在形成絕緣層104之後，係於基底100上形成保護層134。值得注意的是，保護層134形成的位置係對應軸心圖案110，同一列的保護層134之間係由間隔116彼此分離。更重要的是，本實施例中保護層134係暴露出所有的虛設圖案120。隨後，進行一蝕刻製程，移除暴露出來的部分絕緣層104，同時移除暴露出來的所有虛設圖案120，而於基底100上形成複數個絕緣圖案136。

請參閱第12A圖與第12B圖。在形成絕緣圖案136之後，係進行一回蝕刻製程，以移除各軸心圖案110頂部的絕緣圖案136，而於各軸心圖案110的側壁分別形成複數個第一側壁子112。如第12A圖所示，同一列中的各第一側壁子112係藉由間隔116彼此分離。

請重新參閱第4A圖與第4B圖。在形成第一側壁子112之後，係移除基底100上所有的軸心圖案110，而於基底100上形 成複數個側壁子圖案118，而這些側壁子圖案118即用以定義鰭片結構形成之位置及大小。且如第4A圖所示，在移除軸心圖案110之後，同一列的側壁子圖案118之間仍然存留有間隔116。請參閱第5圖。在形成側壁子圖案118之後，係利用側壁子圖案118作為遮罩，圖案化硬遮罩層102，以定義出鰭片結構之位置與大小。隨後再透過硬遮罩層102圖案化基底100，而於基底100上形成複數個半導體結構，即所需的鰭片結構140。

根據本較佳實施例所提供之半導體結構之製作方法，係於製作第一側壁子112的同時，即切割第一側壁子112形成間隔116以及移除非必要的虛設圖案120。

綜上所述，根據本發明所提供之半導體結構製作方法，係採用側壁影像轉移(spacer image transfer，SIT)方法，於形成鰭片結構前先於基底上形成該等側壁子圖案，用以定義鰭片結構。值得注意的是，在形成側壁子圖案時，本發明係提供了至少三個不同的時點：移除軸心圖案與虛設圖案的同時、移除第二側壁子的同時、以及製作第一側壁子的同時，切割第一側壁子以製作出具有不連續輪廓的側壁子圖案，故可避免製作鰭片結構時，過於纖長的鰭片結構在製程中倒塌。簡單地說，根據本發明所提供之半導體結構製作方法，係具有極大的製程彈性，並可在不增加製程困難度的前提下，有效地提昇製程控制，同時可獲得輪廓良好、符合期望的鰭片結構。

100‧‧‧基底

102‧‧‧硬遮罩層

110‧‧‧軸心圖案

112‧‧‧第一側壁子

114‧‧‧分段圖案

116‧‧‧間隔

130‧‧‧保護層

A-A’‧‧‧剖線

Claims (20)

1. 一種半導體結構之製作方法，包含有：提供一基底，該基底上包含有複數個軸心圖案(mandrel pattern)與複數個虛設圖案(dummy pattern)；於該等軸心圖案之側壁形成複數個第一側壁子，同時於該等虛設圖案之側壁形成複數個第二側壁子；移除該等第二側壁子；以及移除該等軸心圖案，以於該基底上形成複數個側壁子圖案。
2. 如申請專利範圍第1項所述之半導體結構製作方法，更包含於移除該等第二側壁子的同時，移除該等虛設圖案。
3. 如申請專利範圍第2項所述之半導體結構製作方法，更包含於移除該等第二側壁子與該等虛設圖案的同時，切割該等軸心圖案與該等第一側壁子，以形成複數個分段圖案(section patterns)。
4. 如申請專利範圍第3項所述之半導體結構製作方法，其中該等分段圖案之間更分別形成一間隔(gap)。
5. 如申請專利範圍第4項所述之半導體結構製作方法，其中該等間隔係於移除該等軸心圖案後存留於各側壁子圖案之間。
6. 如申請專利範圍第3項所述之半導體結構製作方法，其中同時移除該等第二側壁子、移除該等虛設圖案、與切割該等軸心圖案與該等第一側壁子之步驟，係進行於移除該軸心圖案之前。
7. 如申請專利範圍第1項所述之半導體結構之製作方法，更包含於移除該等軸心圖案之的同時，移除該等虛設圖案。
8. 如申請專利範圍第7項所述之半導體結構之製作方法，更包含於移除該等第二側壁子的同時，切割該等第一側壁子。
9. 如申請專利範圍第8項所述之半導體結構製作方法，其中該等第 一側壁子之間更分別形成一間隔。
10. 如申請專利範圍第9項所述之半導體結構製作方法，其中該等間隔係於移除該等軸心圖案與該等虛設圖案後存留於各側壁子圖案之間。
11. 如申請專利範圍第8項所述之半導體結構製作方法，其中同時移除該等第二側壁子以及切割該等軸心圖案與該等第一側壁子之步驟，係進行於移除該等軸心圖案與該等虛設圖案之前。
12. 如申請專利範圍第1項所述之半導體結構製作方法，其中該等側壁子圖案與該基底之間，更形成有一硬遮罩層。
13. 如申請專利範圍第12項所述之半導體結構製作方法，更包含透過該等側壁子圖案圖案化該硬遮罩層與該基底，以形成複數個半導體結構。
14. 一種半導體結構之製作方法，包含有：提供一基底，該基底上形成有複數個軸心圖案與複數個虛設圖案；於該基底上形成複數個絕緣圖案，且該等絕緣圖案覆蓋部份各該軸心圖案；進行一回蝕刻製程，以移除各軸心圖案頂部的該等絕緣圖案；以及移除該等軸心圖案，以於該基底上形成複數個側壁子圖案。
15. 如申請專利範圍第14項所述之半導體結構製作方法，更包含：於該基底上形成一絕緣層，且該絕緣層覆蓋該等軸心圖案與該等虛設圖案；以及移除部份該絕緣層，以形成該等絕緣圖案。
16. 如申請專利範圍第15項所述之半導體結構製作方法，其中該等絕緣圖案係暴露出所以該虛設圖案，且該虛設圖案係於該等軸心圖 案於該回蝕刻製程之後同時移除。
17. 如申請專利範圍第15項所述之半導體結構製作方法，更包含一移除該等虛設圖案之步驟，與移除部份該絕緣層之步驟同時進行。
18. 如申請專利範圍第14項所述之半導體結構製作方法，其中該等側壁子圖案與該基底之間，更形成有一硬遮罩層。
19. 如申請專利範圍第18項所述之半導體結構製作方法，更包含透過該等側壁子圖案圖案化該硬遮罩層與該基底，以形成複數個半導體結構。
20. 如申請專利範圍第14項所述之半導體結構製作方法，其中該等絕緣圖案之間，更分別形成有一間隔，且該等間隔係於移除該等軸心圖案與該等虛設圖案後存留於各側壁子圖案之間。