TW201448176A - 具有增強的接觸區之三維積體電路裝置 - Google Patents

Abstract

一種裝置包括具有一凹槽之一基板，凹槽具有一底部及多側，且從基板的上表面延伸進入基板中。這些側包括彼此橫向被配置之第一側與第二側。一堆疊體包括交替堆疊的主動層及絕緣層覆蓋在基板的表面與凹槽上面。至少某些主動層具有一上部及下部，其分別沿著在上表面及底部上面並實質上平行於上表面及底部之上及下平面延伸。主動層具有第一與第二朝上延伸部，其沿著第一側與第二側被設置以從它們所屬之主動層之下部延伸。導電條與該些主動層之第二朝上延伸部鄰接。導電條可包括在第二朝上延伸部之側上之側壁間隙壁，導電條藉由層間導體連接至覆蓋的導體。

Description

具有增強的接觸區之三維積體電路裝置 【0001】

本發明是有關於包括至少一陣列區及一相關接觸區之型式之三維積體電路(3D IC)裝置，且特別是提供位於層間導體(例如位元線插塞)之間的接觸區的增強的電性接觸以及交替堆疊的主動層及絕緣層中之逐漸變薄的半導體或導體主動層。

【0002】

高密度記憶體裝置被設計成包括快閃記憶體晶胞之陣列或其他型式之記憶體晶胞。在某些例子中，記憶體晶胞包括可被排列成3D架構之薄膜電晶體。

【0003】

在一個例子中，一種3D記憶體裝置包括複數個堆疊體之記憶體晶胞之NAND字串。這些堆疊體包括被絕緣層隔開之半導體條(亦稱為主動層)。3D記憶體裝置包括一陣列，其包括複數個字元線結構、複數個字串選擇結構以及接地選擇線，正交地排列在複數個堆疊體上面。包括電荷儲存結構之記憶體晶胞係形成於複數個堆疊體中之半導體條之側表面與字元線結構之間的交點。

【0004】

一種裝置包括一基板，此基板具有一上表面以及一從上表面延伸進入基板中之凹槽。凹槽具有一底部以及多個延伸在上表面與底部之間的側部。這些側部包括彼此橫向配置之第一側與第二側。一堆疊體包括交替堆疊的複數個主動層及複數個絕緣層，覆蓋在基板之上表面與凹槽上。至少某些主動層具有一上部及一下部，上部沿著一個在上表面上面且實質上平行於上表面之上平面延伸，而下部沿著一個在底部上面且實質上平行於底部之下平面延伸。每一個主動層具有第一與第二朝上延伸部，沿著第一側與第二側設置以從它們所屬之主動層之下部延伸。導電條與該些主動層之第二朝上延伸部鄰接。

【0005】

此裝置之某些例子可包括下述之一個或多個。導電條可包括在第二朝上延伸部之側上之側壁間隙壁。第二側可實質上垂直於上表面被配置，其中第一側係為一個與上表面夾出一銳角地被配置之向下及向內部傾斜的側。導電條可具有下端及上端，下端係在凹槽中並延伸至凹槽中之不同深度，上端被設計成用於藉由層間導體連接至覆蓋的導體。導電條之上端可以位於相同的水平面(相同的水平面係平行於上表面)，或位於相對於上表面之不同水平面。導電條之上端或導電條之上端與相鄰的第二朝上延伸部兩者可提供著陸區給層間導體。

【0006】

一種用於與一裝置之具交替堆疊的主動層及絕緣層之一堆疊體的主動層形成電性連接之方法，可被實現如下。一凹槽可被形成通過一基板之上表面，凹槽具有一底部以及多個延伸在上表面與底部之間的側部，這些側部包括彼此橫向被配置之第一與第二側。交替堆疊的主動層及絕緣層之一堆疊體係以下述方式形成在基板之上表面與凹槽上面。複數個主動層之每一個之上部係形成為沿著一上平面並在上表面上面且實質上平行於上表面。複數個主動層之每一個之一下部係形成為沿著一下平面並在底部上面且實質上平行於底部。複數個主動層之每一個之第一與第二朝上延伸部，係沿著第一側與第二側設置並從它們所屬的主動層之下部延伸。導電條鄰接複數個主動層之第二朝上延伸部。

【0007】

此方法之某些例子可包括下述之一個或多個。凹槽形成步驟可包括：形成第一側作為一個與上表面夾出一銳角地被配置之向下及向內部傾斜的第一側。導電條形成步驟可藉由形成導電條作為位於第二朝上延伸部之側上而非位於第一朝上延伸部之側上的側壁間隙壁而被實現。凹槽形成步驟可包括形成一實質上長方形的凹槽，具有第一、第二、第三及第四側，其中第一側及第三側係彼此相對，且係配置為與上表面夾出銳角地之向下及向內部傾斜的側部；以及導電條可被形成作為位於第二側及第四側之側壁間隙壁，而非位於第一側或第三側。層間導體可被形成以接觸導電條之上表面，上表面定義著陸區供層間導體用。著陸區可沿著實質上平行於上表面之一著陸區平面或與上表面夾出一銳角地延伸。著陸區可由導電條之上端及鄰接的第二朝上延伸部所建立。

【0008】

本發明之其他實施樣態及優點可在檢閱圖式、詳細說明以及下述申請專利範圍時獲得。

ML1、ML2、ML3．．．金屬層

102~105、112~115．．．半導體條

102B、103B、104B、105B、112A、113A、114A、115A．．．階梯結構

109、119．．．SSL閘極結構/字串選擇結構

125-1~125-N、254．．．字元線

126、127．．．接地選擇線

128、252．．．源極線

210A．．．IC裝置

212．．．半導體基板

212A．．．基板

214、214A．．．陣列區

216、216A．．．接觸區

218、218A．．．堆疊

220、220A、220B．．．主動層

222、222A．．．絕緣層

224、224A、224B．．．層間導體

226、226A．．．著陸區

227B．．．位置

228．．．凹槽

230．．．上表面

232．．．第一側

233．．．角度

234．．．第二側

235．．．底部

236．．．錐狀間隙壁

240．．．導電材料

242．．．導電條

244．．．間隙

245．．．層間介電/層間介電填充

247．．．第一朝上延伸部

248．．．第二朝上延伸部

250、1059．．．位元線

251．．．區塊

255．．．接地選擇線/閘極選擇線

256．．．字串選擇線

257．．．銳角

258、259．．．平面

260．．．平面視圖位置

262．．．絕緣間隙壁

266．．．區域

268．．．位置

270．．．絕緣材料

【0009】

第1圖係為一種3D NAND記憶體陣列結構之立體圖。為了說明的目的，從此圖移除絕緣材料以露出額外結構。
第2圖係為一IC裝置之一例子之一部分之簡化剖面圖，其顯示層間導體於一接觸區接觸著陸區。
第2A圖係為一影像，其顯示一層間導體如何可完全通過一個待與其電性接觸之主動層之一例子。
第3-13圖顯示層間導體於接觸區之連接至著陸區中的製程步驟之一個例子。
第3圖係為一基板之俯視平面圖，基板包括位在一凹槽接觸區之任一側上的陣列區，其中第3A及3B圖是沿著第3圖之線3A-3A及3B-3B。
第4-4B圖顯示在沿著接觸區中之一凹槽之第一側形成錐狀間隙壁之後的第3-3B圖之結構。
第5-5B圖顯示在一絕緣層接著一相當厚的導電材料之等向性(conformal)沈積之後的第4-4B圖之結構。
第6-6B圖顯示在導電材料之一非等向性蝕刻藉以從除了實質上垂直的第二側以外之所有表面移除導電材料之後的第5-5B圖之結構，一主動層之後續沈積是以第6A及6B圖中之虛線表示。
第7-7D圖顯示在重複第5-6B圖之沈積及蝕刻步驟以後之第6-6B圖之結構，用於建立覆蓋於陣列區與接觸區上之交替堆疊的主動及絕緣層。
第8圖係為第7圖之兩個並列結構之簡化俯視平面圖，但顯示由額外製程步驟所建立之陣列區中的位元線及源極線。
第9圖顯示在陣列區之內建立字元線在位元線上面之後的第8圖之結構。
第10圖係為第9圖之接觸區之放大視圖，其顯示第11圖所顯示之層間導體之平面視圖位置。
第11圖係為第10圖之一部分結構之剖面圖，其顯示層間導體通過絕緣間隙壁並接觸由導電條及導電層之鄰接的第一上部延伸所建立之著陸區。
第12-15圖顯示一替代第10-11圖所顯示之例子，關於層間導體如何連接至著陸區。
第12圖係為第9圖之接觸區之放大視圖，但以虛線畫出待蝕刻之一區域的輪廓。
第13圖顯示在蝕刻標示於第12圖中之區域之後的第12圖之結構，俾能使所有的著陸區位於單一平面中。
第14圖顯示第13圖之結構，但指出第15圖所顯示之層間導體將於何處被建立。
第15圖顯示在使一絕緣材料沈積在蝕刻出的區域之內且形成層間導體通過絕緣材料向下至著陸區之後的第13及14圖之結構。
第16圖係為一種包括一3D NAND記憶體陣列之積體電路之示意圖。

【0010】

下述說明一般將參考具體構造實施例及方法。吾人應理解到並未意圖將本發明限制於詳細揭露的實施例及方法，但本發明可能藉由使用其他特徵、元件、方法及實施例而實行。較佳實施例係被描述以說明本發明，而非限制其由下述申請專利範圍所定義之範疇。熟習本項技藝者將認定針對下述說明之各種等效變化。各種實施例中之相同元件通常以相同的參考數字表示。又，除非另有說明，否則專門用語絕緣體及導體表示電氣絕緣體及導電體。

【0011】

第1圖係為一種3D NAND記憶體陣列結構之立體圖。為了說明的目的，從此圖移除絕緣材料以露出額外結構。舉例而言，絕緣層係在堆疊中之半導體條(例如112-115)之間被移除，且在半導體條之堆疊之間被移除。

【0012】

多層陣列係形成於一絕緣層上，並包括複數條字元線125-1 WL、...、125-N WL，其與複數個堆疊等向性地形成。複數個堆疊包括半導體條112、113、114、115。相同平面中的半導體條係藉由階梯結構(亦稱為位元線結構)而電性耦接在一起。

【0013】

應用至偶數內存頁(even memory page)時，從整體結構之背面到前面，所顯示字元線編號從1上升至N。對奇數內存頁(odd memory page)而言，從整體結構之背面到前面，字元線編號從N遞減至1。

【0014】

階梯結構112A、113A、114A、115A終結在此結構之每個主動層中的半導體條(例如半導體條112、113、114、115)。如圖中顯示的，這些階梯結構112A、113A、114A、115A係電連接至不同的位元線，以供連接至解碼電路，用於選擇此陣列之內的平面。這些階梯結構112A、113A、114A、115A可以於定義複數個堆疊體之同時被圖案化。

【0015】

階梯結構102B、103B、104B、105B終結半導體條(例如半導體條102、103、104、105)。如圖中顯示的，這些階梯結構102B、103B、104B、105B係電連接至不同的位元線，以供連接至解碼電路，用於選擇此陣列之內的平面。這些階梯結構102B、103B、104B、105B可以於定義複數個堆疊體之同時被圖案化。

【0016】

任何半導體條之既定堆疊係耦接至階梯結構112A、113A、114A、115A或階梯結構102B、103B、104B、105B，而非兩者。堆疊之半導體條具有位元線端至源極線端方向或源極線端至位元線端方向之兩個相反方向之其中一個。舉例而言，堆疊之半導體條112、113、114、115具有位元線端至源極線端方向；而堆疊之半導體條102、103、104、105具有源極線端至位元線端方向。在一替代方法中，此方塊之一個主動層中的所有半導體條可終結於相同的階梯式結構中。

【0017】

此堆疊之半導體條112、113、114、115於一端由階梯結構112A、113A、114A、115A所終結，通過SSL閘極結構119、接地選擇線GSL 126、字元線125-1 WL至125-N WL、接地選擇線GSL 127，而於另一端由源極線128所終結。此堆疊之半導體條112、113、114、115並未到達階梯結構102B、103B、104B、105B。

【0018】

此堆疊之半導體條102、103、104、105於一端由階梯結構102B、103B、104B、105B所終結，通過SSL閘極結構109、接地選擇線GSL 127、字元線125-N WL至125-1 WL、接地選擇線GSL 126，而於另一端由一源極線所終結(被圖之其他部分遮住)。此堆疊之半導體條102、103、104、105並未到達階梯結構112A、113A、114A、115A。

【0019】

一層記憶體材料使字元線125-1 WL至125-N WL與半導體條112-115及102-105分離。接地選擇線GSL 126及GSL 127係與複數個堆疊(類似於字元線)等向性地形成。

【0020】

每個堆疊之半導體條於一端由階梯結構所終結，而於另一端由一源極線所終結。舉例而言，堆疊之半導體條112、113、114、115於一端由階梯結構112A、113A、114A、115A所終結，而於另一端上由源極線128所終結。於圖之近端，每隔一個堆疊之半導體條係由階梯結構102B、103B、104B、105B所終結；而每隔一個堆疊之半導體條係由一單獨的源極線所終結。於圖之遠端，每隔一個堆疊之半導體條係由階梯結構112A、113A、114A、115A所終結；以及每隔一個堆疊之半導體條係由一單獨的源極線所終結。

【0021】

位元線及字串選擇線係形成於圖案化導體層(例如金屬層ML1、ML2以及ML3)中。

【0022】

電晶體係形成於半導體條(例如112-115)與字元線125-1 WL至125-N WL之間的相交點。在這些電晶體中，半導體條(例如113)作為此裝置之通道區。半導體條(例如112-115)可作為閘極介電層(gate dielectric)以供電晶體用。

【0023】

字串選擇結構(例如119、109)係在定義字元線125-1 WL至125-N WL之相同的步驟期間被圖案化。電晶體係形成於半導體條(例如112-115)與字串選擇結構(例如119、109)之間的相交點。這些電晶體作為耦接至解碼電路之字串選擇開關，用於選擇此陣列中之特定堆疊。

【0024】

在一替代方法中，主動層係被圖案化成為字元線，且在堆疊體之間的通道可以是垂直的。舉例而言，參見共同擁有的美國專利申請公開號2012/0182808，申請日為2011年1月19日，名稱為"記憶體裝置，及其製造方法與操作方法( Memory Device, Manufacturing Method And Operating Method Of The Same)"，發明人為Hang-Ting Lue及Shi-Hung Chen，在此提出以作參考。

【0025】

第1圖所顯示之3D記憶體裝置使用手指VG(垂直閘極)，類似共同擁有的美國專利公開號2012/0182806，申請日為2011年4月1日，名稱為"具有交替記憶體字串方向及字串選擇結構之3D陣列之記憶體架構(Memory Architecture of 3D Array With Alternating Me mory String Orientation and String Select Structures)"，發明人為Shih-Hung Chen及Hang-Ting Lue。垂直閘極(VG)結構及其他3D結構可藉由使用非常薄的薄膜主動層(例如1至10毫微米厚)而被製出，可能是協助解決某些問題之一個解決方法。然而，使用這樣的薄膜主動層會造成層間導體連接至著陸區這方面的問題和挑戰。與完成接觸至非常薄的薄膜主動層相關的問題，將參考第2圖及2A圖並討論如下。

【0026】

第2圖係為包括一基板212A之一IC裝置210A之一部分之簡化剖面圖，此基板包括一陣列區214A及一接觸區216A。主動層220A及絕緣層222A之一交替堆疊218A覆蓋於陣列區與接觸區上面。層間導體224A延伸至主動層220A之著陸區226A。第2A圖係為一影像，其顯示由於主動層220B之薄型化，一層間導體224B如何可被形成俾能使其完全通過一主動層220B；這樣做可完成製造上關鍵的步驟，且可能將接觸區限制至層間導體224B之周邊。為了透視層間導體224B及主動層220B之相對尺寸，位於第2A圖之左下角之線係為50 nm長。除了通過主動層220B以外，薄膜主動層220B之使用必須在矽化物形成期間接著在層間導體224B之形成以後，處理一個由矽的消耗所導致的問題。這個問題係顯示於位置227B，其顯現為一較亮的區域，藉以指出主動層220B之內的矽之消耗。於一個例子中，當層間導體224B中之鎢接觸主動層220B中之矽時。薄膜的矽層於接觸區形成矽化鎢時被消耗而導致孔洞。

【0027】

第3-13圖顯示製程步驟之一個例子，用於層間導體224於接觸區216之連接至著陸區226。

【0028】

第3圖係為一基板212之俯視平面圖，基板212包括位在一凹槽接觸區216之任一側上的第一與第二陣列區214。接觸區216係藉由一凹槽228而形成，凹槽228從基板之一上表面230延伸進入基板212中。第3A及3B圖係沿著第3圖之線3A-3A以顯示第一側232，而沿著第3圖之線3B-3B以顯示第二側234，並顯示凹槽228。凹槽228係藉由第一側232，藉由連接第一側之第二側234，以及藉由底部235而被定義在兩側上。

【0029】

第4-4B圖顯示在沿著第一側232形成一錐狀間隙壁236之後的第3-3B圖之結構，俾能使凹槽228由實質上垂直的第二側234以及由錐狀間隙壁236所建立之傾斜的第一側232所定義。錐狀間隙壁236之表面相對於鉛垂線向下傾斜一角度233。關於錐狀間隙壁236之材料的選擇係部分藉由用於形成錐狀間隙壁236之期望製程而決定。在一個例子中，錐狀間隙壁係為多晶矽，但亦可使用其他材料，例如其他半導體或金屬。傾斜輪廓可藉由使用各種技術而做出。一項技術使用光刻以做出傾斜輪廓。當以像第3A及3B圖之凹槽228(具有其垂直側)之溝槽開始時，將一光阻塗敷至大部分的陣列區214以保護第二側234同時使第一側232曝光。之後接著一非等向性蝕刻，或以某些離子轟擊蝕刻，用於在第一側232上形成傾斜輪廓。於此技術中，可能不需要建立錐狀間隙壁236。另一項技術使用一蝕刻製程。一蝕刻止擋層(例如一氮化層)係沈積在像凹槽228之溝槽之底部235上。在蝕刻止擋層沈積之後，一種例如多晶矽之材料係沈積在凹槽228之內。在凹槽228內的大部分材料係被移除，而沿著界定凹槽228之所有四個側232、234留下類似於錐狀間隙壁236之一錐狀間隔層。藉由使用一光阻罩幕及適當的蝕刻步驟，沿著第二側234之錐狀間隔層係被移除，只沿著第一側232留下錐狀間隙壁236。

【0030】

第5-5B圖顯示在一絕緣層222之等向性地沈積，接著相當厚的一層導電材料240之等向性地沈積之後的第4-4B圖之結構。在一個例子中，絕緣層222係為一種氧化物(例如二氧化矽)；亦可使用例如SiN、SiON及Al₂O₃之其他材料。絕緣材料亦可以是多層，例如氧化矽/氮化矽/氧化矽(ONO)、氧化矽/高k介電/氧化矽(O/high-k/O)。於此例子，導電材料240係為摻雜的多晶矽(使用例如As、P之摻質)，但是亦可譬如使用例如單一金屬或金屬(包括Al、Cu、W、Ti、Co、Ni)之組合之材料。導電材料240亦可是例如TiN/TaN/AlCu之金屬化合物，或例如大量摻雜的矽化物(包括TiSi、CoSi)之半導體化合物。第5圖中之虛線表示第3圖之側232、234之位置。

【0031】

第6-6B圖顯示在導電材料240之一非等向性蝕刻之後的第5-5B圖之結構。這樣做可從在底部235之上，在凹槽228之內以及在陣列區214之上表面230上面的水平表面移除部分導電材料240。傾斜的第一側232係以角度233傾斜，角度233係大到足以確保導電材料240亦在非等向性蝕刻期間從傾斜的第一側232被移除。角度233主要取決於用於錐狀間隙壁236之特殊材料與所使用的非等向性蝕刻。然而，屬於非等向性蝕刻之方向性特徵之非等向性導致側壁間隙壁之形成在主動層之朝上延伸部上，藉以沿著第二側234提供大致上垂直地延伸的導電材料240之導電條242。導電材料240係完全從傾斜的第一側232被移除，如第6A圖所示，而在第6B圖中，導電條242係顯示位於第二側234。之後接著的是虛線所顯示之一主動層220之等向性地沈積，其遵循絕緣層222及導電條242之輪廓。主動層220係為一種半導體或導電材料(例如多晶矽)，但亦可使用例如如上所述關於導電材料240之其他材料。一種替代順序可被使用於主動及絕緣層220、222之沈積。此外，導電條242可藉由除在定義凹槽228之所有表面上沈積導電材料240之外而建立。舉例而言，導電條242可藉由圖案化蝕刻而非側壁間隙壁製程，或藉由其他技術而建立。

【0032】

第7-7D圖顯示在重複第5-6B圖之沈積及蝕刻步驟以後之第6圖之結構，用於建立覆蓋於陣列區214與接觸區216上之交替堆疊的主動層220及絕緣層222之一堆疊體218。第7A-7D圖係為相對於第7圖之放大剖面圖。層220、222之堆疊體218等向性地延伸在陣列區214之上表面230上面，且亦等向性地延伸在凹槽接觸區216上面，其係在底部235、傾斜的第一側232與第二側234上面。第7-7A圖表示在凹槽228之內的主動層220及絕緣層222之堆疊體218已被切割，俾能使一間隙244將堆疊體分割成左右側。分開凹槽228內之主動層220及絕緣層222允許使用兩個第二側234供晶胞之不同區塊(如以第8圖中之區塊251所顯示)用。堆疊體218包括分別沿著第一側232與第二側234之在凹槽228之內的主動層220之第一朝上延伸部247與第二朝上延伸部248。堆疊體218之建立然後接著以一絕緣材料(例如氧化矽)覆蓋此結構。

【0033】

第8圖係為在蝕刻主動層220及絕緣層222之堆疊體218以在陣列區214中建立局部位元線250及源極線252之層以後的第7圖之兩個並列結構之簡化俯視平面圖。於某些例子中，同時蝕刻整個堆疊體218。相同的蝕刻圖案可能會或可能不會用於局部位元線250之每個區塊251。處理步驟一般並未影響接觸區216。於某些例子中，源極線252可對應至第1圖中之源極線128。位元線250係為在主動層之內的局部位元線。如以下更詳細討論的，層間導體224係用於將局部位元線250之層連接至全域位元線(未顯示)，例如顯示為一般從第1圖中之左上朝右下延伸之最上面的元件之全域位元線。

【0034】

第9圖顯示在陣列區214之內建立字元線254之後的第8圖之結構之俯瞰圖。字元線254對應至第1圖中之字元線125-1至125-N。又於一端建立的是一條閘極選擇線255，而於相反端建立的是一條字串選擇線256。接地選擇線255係對應至第1圖之接地選擇線126、127，並用於將源極線252連接至局部位元線250。字串選擇線256係對應至第16圖中之字串選擇線1064。於此例子中，使用主動層220以形成局部位元線。於其他例子中，可使用主動層220來建立源極線而非位元線。

【0035】

在形成第9圖之結構之後，參見第10圖，一層間介電填充245係形成在陣列區214及接觸區216上面。層間介電245可以是例如氧化矽之一絕緣體或如上參考絕緣層222所述。如以下所討論的，接觸通道可形成於層間介電245中以露出由第一朝上延伸部247與他們相鄰的導電條242所建立之著陸區226。通道可以以層間導體填滿。如上所述，包括全域位元線、字串選擇線等等之陣列區結構可形成在層間介電上面並與層間導體接觸。

【0036】

第10圖係為包括接觸區216之第9圖之一部分結構之放大俯瞰或佈局圖。第10圖顯示關於第11圖所顯示之層間導體224之平面視圖位置260。第11圖係為顯示由導電條242及相鄰的主動層220之朝上延伸部247所建立之著陸區226之第10圖之一部分結構之剖面圖。垂直導電條242具有在於凹槽之不同深度接觸堆疊之各個主動層之凹槽中之多個下側，並具有名義上位於沿著平面258、259之多個上側，於此“名義上”意味著它們是在製程之限制之內以及在製造變化之內位在平面上。導電條被設計成用於連接或提供接觸著陸區，以供於凹槽之不同深度之對應的主動層通過層間導體224連接至覆蓋的導體。絕緣間隙壁262係形成於主動層220中，位於覆蓋於著陸區226上之位置。這樣做的一種方法是用於為每個層間導體224形成一通道，俾能使其通過層間介電245及通過覆蓋於著陸區226上之主動層220供那個層間導體用。之後接著氧化或氮化通向通道之主動層220之表面，用於從主動層之氧化材料建立絕緣間隙壁262。如第11圖所示，層間導體與導電條接觸，層間導體具有一標稱寬度(nominal width)，於此“標稱”意味著在製程之限制之內以及在製造變化之內具有所命名的寬度。雖然未顯示於這張圖中，但是主動層可以比那個標稱寬度來的更薄。然而，這些導電條於它們的上側可具有一間距(從一條導電條之中心至其相鄰的導電條之中心的距離)，其至少與層間導體之標稱寬度一樣大，或大於層間導體之標稱寬度。這提供顯著的對準裕度，藉以簡化結構之製造，即使對可能是大約十或二十毫微米(或更小)厚的主動層而言，其可被視為一臨界厚度。於此臨界厚度下，欲藉由使用一垂直通道完成接觸至個別的主動層，且形成結構是具有合理的可靠度，是非常難以達到的。

【0037】

或者，通道可以與一絕緣層成一直線以建立絕緣間隙壁262。導電材料接著被沈積在通道之內以通過層間介電245、通過絕緣間隙壁262中之開口部，並向下至著陸區226以建立層間導體224。因此，層間導體224延伸通過層間介電245、通過覆蓋的主動層220並向下至著陸區226。依此方式，層間導體224接觸相關的著陸區226，但係與覆蓋的主動層220電性絕緣。在一個使用主動層220以形成局部位元線之實施例中，層間導體224將供局部位元線250用之著陸區226連接至全域位元線(未顯示)。於此例子中，在接觸區216之內的著陸區226沿著兩個不同的平面258、259延伸，每個平面258、259與上表面230夾出一銳角257。因此，於此例子中，導電條242之上端相對於上表面230係位於不同水平面。

【0038】

第12-15圖顯示一替代第10-11圖所顯示之例子，關於層間導體224如何連接至著陸區226。

【0039】

第12圖係為第9圖之結構之中央部分之放大視圖，其顯示接觸區216但以虛線畫出待被蝕刻之一區域266的輪廓。第13圖係為在蝕刻區域266之後，沿著第12圖之線13-13之剖面圖。在蝕刻區域266之後，所有的著陸區226沿著被配置實質上平行於上表面230之單一平面延伸。因此，於此例子中，垂直導電條242具有在於凹槽中之不同深度接觸堆疊之各自的主動層之凹槽中的多個下側，並具有名義上位於單一平面中之多個上側。導電條係被設計成用於連接或提供接觸著陸區，以供於凹槽之不同深度之對應的主動層通過層間導體224連接至覆蓋的導體。

【0040】

第14圖顯示第13圖之結構，但表示位於將建立層間導體224之位置268。第15圖顯示在使一絕緣材料270沈積在第13圖之蝕刻出的區域266內之後的第13及14圖之結構。導電條242之上端提供接觸著陸區226以供覆蓋的層間導體224連接至對應的主動層220。接觸著陸區226係位於相對於基板212之上表面230之相同水平面，從而平行於上表面230。絕緣材料270之一例係為二氧化矽，但亦可使用如上所述關於絕緣層222之其他絕緣材料。然後形成開口部通過絕緣材料270接著形成層間導體224通過絕緣材料270向下至著陸區226。雖然第12-15圖所說明之程序需要一額外罩幕以建立區域266，但與關於第10及11圖所說明之程序比較而言，在接觸著陸區226與未被選取的絕緣層222之間的絕緣，利用第12-15圖之程序可以變得更大。

【0041】

第16圖係為包括一3D NAND記憶體陣列之一積體電路之示意圖。積體電路1075包括在一個半導體基板212上之一3D NAND快閃記憶體陣列。基板212包括一陣列區214與一凹槽接觸區216，而交替堆疊之主動層220及絕緣層222之一堆疊體218位於陣列區214及凹槽接觸區216兩者。一列解碼器1061耦接至複數條字元線1062，並沿著記憶體陣列1060的列來排列。一行解碼器1063耦接至複數條SSL線1064(包括字串選擇結構)，其沿著對應於記憶體陣列1060中的堆疊之行來排列，用於讀取及程式化來自陣列1060中之記憶體晶胞之資料。一平面解碼器1058係通過位元線1059而耦接至記憶體陣列1060中之複數個平面。在匯流排1065上之位址被供應給行解碼器1063、列解碼器1061及平面解碼器1058。於此例子中，方塊1066中之感測放大器及資料輸入結構係通過資料匯流排1067而耦接至行解碼器1063。資料係通過資料輸入線1071而從積體電路1075上之輸入/輸出埠或從積體電路1075內部或外部之其他資料源被供應給方塊1066中之資料輸入結構。在所顯示的實施例中，其他電路1074被包括在積體電路上，例如一通用處理器或特殊用途的應用電路，或提供由NAND快閃記憶體晶胞陣列所支持之系統單晶片(system-on-a-chip)功能性之模組之組合。資料係通過資料輸出線1072而從方塊1066中之感測放大器被供應給積體電路1075上之輸入/輸出埠，或供應給積體電路1075內部或外部之其他資料目標。

【0042】

藉由使用偏壓配置狀態機器1069被實施於此例子中之一控制器，控制通過方塊1068中之單一或多重電壓源所產生或提供之偏壓配置電源電壓(例如讀取、抹除、編程、抹除確認及程式驗證電壓)之施加。

【0043】

控制器可能藉由使用如習知技藝已知的特殊用途的邏輯電路而被實施。在替代實施例中，控制器包括一通用處理器，其可能被實施在相同的積體電路上，其執行一電腦程式來控制此裝置之操作。在又其他實施例中，特殊用途的邏輯電路及一通用處理器之組合可能被利用於控制器之實行。

【0044】

上述說明可能已使用例如之上、之下、頂端、底部、在上面，在下面等等之專門用語。這些專門用語可能使用於說明及申請專利範圍中以協助理解本發明，且不具有限制意義之用途。任何及所有專利申請及印刷出版物上文提到的係併入作參考。

【0045】

雖然參考上述較佳實施例及例子揭露了本發明，但吾人應理解到這些例子係意圖成為例示而非限制意義。期待熟習本項技藝者在本發明之精神以及以下申請專利範圍之範疇之內將想到這些修改及組合。

ML1、ML2、ML3．．．金屬層

102~105．．．半導體條

102B、103B、104B、105B．．．階梯結構

109．．．SSL閘極結構/字串選擇結構

112~115．．．半導體條

112A、113A、114A、115A．．．階梯結構

119．．．SSL閘極結構/字串選擇結構

125-1~125-N．．．字元線

126、127．．．接地選擇線

128．．．源極線

Claims (20)

1. 【第1項】

   一種裝置，包括： 一基板，包括一上表面以及從該上表面延伸進入該基板中之一凹槽； 該凹槽具有一底部以及多個延伸在該上表面與該底部之間的側部，該些側部包括彼此橫向被配置之第一側與第二側； 一堆疊體包括交替堆疊的複數個主動層及複數個絕緣層，覆蓋於該基板之該上表面與該凹槽上； 各該主動層具有一上部及一下部，該上部沿著該上表面上面且實質上平行於該上表面之一上平面延伸，而該下部沿著在該底部上面且實質上平行於該底部之一下平面延伸； 各該主動層包括第一朝上延伸部與第二朝上延伸部，沿著該第一側與該第二側設置並自它們所屬之該些主動層之該些下部延伸；及 複數個導電條，與該些主動層之該些第二朝上延伸部鄰接。
2. 【第2項】

   如申請專利範圍第1項所述之裝置，其中該些導電條包括多個在該些第二朝上延伸部之側上之側壁間隙壁。
3. 【第3項】

   如申請專利範圍第1項所述之裝置，其中該些第二朝上延伸部係實質上垂直配置於該上表面，而該些第一朝上延伸部係與該上表面夾出向下及向內部傾斜的一銳角。
4. 【第4項】

   如申請專利範圍第1項所述之裝置，其中： 該凹槽係為一實質上長方形的凹槽，具有與該第一側相對的一第三側以及與該第二側相對的一第四側；及 該第二側及該第四側係實質上垂直配置於該上表面，而該第一側及該第三側係被配置與該上表面夾出向下及向內部傾斜的銳角。
5. 【第5項】

   如申請專利範圍第1項所述之裝置，其中該上平面及該下平面實質上彼此平行。
6. 【第6項】

   如申請專利範圍第1項所述之裝置，其中該些導電條具有下端及上端，該些下端係在該凹槽中，該些上端係藉由多個層間導體連接至多個覆蓋的導體。
7. 【第7項】

   如申請專利範圍第6項所述之裝置，其中至少某些的該些導電條之該些上端係位於相同水平面，該相同水平面係平行於該上表面。
8. 【第8項】

   如申請專利範圍第6項所述之裝置，其中該些上端係位於相對於該上表面之不同水平面。
9. 【第9項】

   如申請專利範圍第6項所述之裝置，其中該些導電條之該些上端提供多個著陸區給該些層間導體。
10. 【第10項】

    如申請專利範圍第6項所述之裝置，其中該些導電條之該些上端及鄰接的該些第二朝上延伸部係提供多個著陸區給該些層間導體。
11. 【第11項】

    如申請專利範圍第1項所述之裝置，其中該些第一朝上延伸部係連接它們所屬之該些主動層之該些上部及該些下部。
12. 【第12項】

    如申請專利範圍第1項所述之裝置，其中： 該上表面包括與該凹槽相鄰的一陣列區；以及 包括交替堆疊的該些主動層及該些絕緣層之該堆疊體係包括一記憶體陣列之多個元件，位於該陣列區。
13. 【第13項】

    一種用於與一裝置之具交替堆疊的主動層及絕緣層之堆疊體的該些主動層形成電性連接之方法，該方法包括以下步驟： 形成一凹槽在一基板中，該基板包括一上表面，而該凹槽從該上表面延伸進入該基板中，該凹槽具有一底部以及多個延伸在該上表面與該底部之間的側部，該些側部包括彼此橫向被配置之第一側與第二側； 形成包括交替堆疊的主動層及絕緣層之一堆疊體在該基板之該上表面與該凹槽上面； 該堆疊體之形成步驟包括： 形成各該主動層之一上部以沿著一上平面且在該上表面上面並實質上平行於該上表面；及 形成各該主動層之一下部以沿著一下平面且在該底部上面並實質上平行於該底部；以及 形成各該主動層之第一與第二朝上延伸部成為沿著該第一側與該第二側被設置，且該些第一與第二朝上延伸部並自它們所屬的該些主動層的該些下部延伸；及 在該堆疊體形成步驟期間，形成多條導電條，其與該些主動層之該些第二朝上延伸部鄰接。
14. 【第14項】

    如申請專利範圍第13項所述之方法，其中該凹槽形成步驟包括：形成該第一側以作為一向下及向內部傾斜的該第一側，其被配置與該上表面夾出一銳角。
15. 【第15項】

    如申請專利範圍第14項所述之方法，其中： 該凹槽形成步驟包括：形成實質上垂直配置於該上表面之該第二側； 該些導電條形成步驟包括：沿著該底部及該凹槽之該些側部沈積一層之導電材料，且非等向性蝕刻該導電材料；及 選擇該傾斜的第一側之該銳角，俾能使該導電材料係在該導電材料之非等向性地蝕刻期間而從沿著該底部與該第一側被移除，同時沿著該第二側留下導電材料藉以形成一導電條。
16. 【第16項】

    如申請專利範圍第14項所述之方法，其中： 該凹槽形成步驟包括：形成一實質上長方形的凹槽，具有該第一側、該第二側、一第三側及一第四側，其中該第一側及該第三側係彼此相對且係為與該上表面夾出銳角地被配置之向下及向內部傾斜的側部；及 該些導電條形成步驟包括：形成該些導電條作為多個側壁間隙壁，其位於該第二側及該第四側，而非位於該第一側或該第三側。
17. 【第17項】

    如申請專利範圍第13項所述之方法，其中： 該些導電條形成步驟包括：形成該些導電條作為多個側壁間隙壁，其位於該些第二朝上延伸部之側上，而非位於該些第一朝上延伸部之側上。
18. 【第18項】

    如申請專利範圍第13項所述之方法，更包括以下步驟：形成接觸該些導電條之上表面之多個層間導體，該些上表面定義多個著陸區供該些層間導體之用。
19. 【第19項】

    如申請專利範圍第18項所述之方法，其中該些著陸區實質上沿著平行於該上表面之一著陸區平面或與該上表面夾出一銳角地延伸。
20. 【第20項】

    如申請專利範圍第13項所述之方法，更包括以下步驟：形成接觸多個著陸區之多個層間導體，該些著陸區係由該些導電條之該些上端及相鄰的該些第二朝上延伸部所建立。