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TW201430850A - 菊鍊串接裝置 - Google Patents

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TW201430850A
TW201430850A TW103113209A TW103113209A TW201430850A TW 201430850 A TW201430850 A TW 201430850A TW 103113209 A TW103113209 A TW 103113209A TW 103113209 A TW103113209 A TW 103113209A TW 201430850 A TW201430850 A TW 201430850A
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TW103113209A
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Hong Beom Pyeon
Jin-Ki Kim
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Mosaid Technologies Inc
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Abstract

一種用於以菊鍊串接配置的串聯式耦接裝置之技術。裝置以菊鍊串接配置加以耦接，使得於菊鍊串接中，第一裝置之輸出耦接至隨後之第二裝置之輸入，以便於從第一裝置將例如資料、位址以及命令資訊之資訊，以及控制信號傳送到第二裝置。以菊鍊耦接的裝置包含序列輸入(SI)以及序列輸出(SO)。透過SI輸入資訊至裝置。透過SO從裝置輸出資訊。以菊鍊串接之前一個裝置的SO耦接至以菊鍊串接之後一個裝置的SI。透過裝置的SI輸入至前一個裝置之資訊係通過該裝置並透過該裝置的SO從該裝置輸出。此資訊接著透過前一個裝置之SO以及後一個裝置之SI的連結而傳送至下一個裝置的SI。

Description

菊鍊串接裝置
本發明有關於菊鍊串接裝置。
今日到處可見到電腦為基礎之系統並以成功地進入日常生活使用的許多裝置中，如手機、手提電腦、汽車、醫學裝置、個人電腦等等。普遍地，社會已大量倚賴以電腦為基礎之系統來處理日常生活的工作，如平衡支票簿的簡單工作到頗為如預測天氣之複雜的工作。隨著技術增進，越來越多工作遷移到以電腦為基礎之系統。這造成社會變得越來越倚賴這些系統。
典型的以電腦為基礎之系統包含系統板以及非必要的一或更多的周邊裝置，如顯示單元、儲存單元等等。系統板包含一或更多處理器、記憶體子系統以及其他邏輯，如序列裝置介面、網路裝置控制器、硬碟控制器等等。
於特定系統板上使用之處理器的種類通常取決於系統執行的工作類型。例如，執行限定的一組工作之系統，如監控汽車引擎產生的排放物並且調整空氣/燃料混合物以 確保引擎完全燃燒燃料，可使用簡單專門的處理器，特別用來執行這些工作。令一方面，執行許多不同工作的系統，如管理許多使用者並且進行許多不同的應用，可使用一或更多複雜的處理器，其本質上為一般目的者，組態成執行高速計算並且操縱資料以將服務使用者請求的回應時間降至最小。
記憶體子系統係保存處理器使用之資訊(如指令、資料值)的貯存。記憶體子系統典型包含控制器邏輯以及一或更多記憶體裝置。控制器邏輯典型組態成將記憶體裝置與處理器接介，並讓處理器儲存與擷取資訊至與自記憶體裝置。記憶體裝置保存真實的資訊。
與處理器類似，記憶體子系統中使用的裝置類型通常係由電腦系統所執行的工作類型驅使。例如，電腦系統可具有必須於沒有碟驅動器幫助下開機而以及執行不常改變的一組軟體例行程序之工作。此時，記憶體子系統可使用非依電性裝置，如快閃記憶體裝置，以儲存軟體例行程序。其他電腦系統可執行非常複雜的工作，需要大的高速資料貯存以保存大量的資訊。此時，記憶體子系統可使用高速高密度的動態隨機存取記憶體(DRAM)裝置以儲存大量的資訊。
目前，硬碟驅動器具有可儲存20至40 Gigabytes資料之高密度，但體積也相當大。然而，快閃記憶體，亦稱為固態驅動器，受到歡迎，因為其之高密度、非依電性以及相對於硬碟驅動器的小尺寸。快閃記憶體技術係根據 EPROM以及EEPROM技術。選擇“快閃”一詞係因為可在一時間抹除大量的記憶體單元，有別於個別抹除每一個位元組之EEPROM。相對於單層級單元，多層級單元(MLC)進一步增加快閃記憶體密度。熟悉該項技藝者可了解快閃記憶體可組態成NOR快閃或NAND快閃，其中NAND快閃具有每給定面積較高的密度，因為其較緊密之記憶體陣列的結構。為了後續說明，對快閃記憶體之參照應該理解為NOR或NAND或其他類型的快閃記憶體。
記憶體子系統中的裝置經常使用平行互連方案互連。此方案涉及將裝置互連使得位址與資料資訊以及控制信號以平行方式耦合至裝置。各裝置可包含多個輸入/輸出，以便於平行傳送資料與位址資訊以及控制信號至裝置。
與在記憶體子系統中使用平行互連相關的一個缺點在於其通常需要大量的互連於裝置之間，以並行地將資訊以及信號傳送至裝置。這增加實施這些子系統的板子之複雜度。此外，與大量互連相關的不好的效果會傾向於限制這些子系統的性能，例如串擾。並且，包含於這些子系統中的裝置數量會受限於互連所載送之信號的傳播延遲。
此處所述之技術係藉由提供將裝置以菊鍊串接配置耦合之技術來克服上述缺點，其使用比平行互連實施較少以及較短的連結。將裝置以菊鍊配置組態可允許裝置比平行互連實施以更高速操作，因使用了較少且較短的互連可使 整體實施更不受不好的效果影響，如傳播延遲以及串擾。此外，較少且較短的連結傾向於降低實施的複雜度。這降低的複雜度進一步使含有裝置的子系統能於更小的面積中實施，因此允許子系統佔用較小的面積。
根據於此所述之技術的態樣，裝置以菊鍊串接配置耦接，使得以菊鍊串接的前一個裝置之輸出耦接以菊鍊串接的下一個裝置之輸入，以便於將資訊(如資料、位址、以及命令資訊)以及控制信號(如致能信號)從前一個裝置傳送到下一個裝置。
於技術的一實施例中，以菊鍊串接的各裝置包含序列輸入(SI)以及序列輸出(SO)。透過裝置的SI將資訊輸入至裝置。類似地，從裝置透過其SO輸出資訊。以菊鍊串接的一裝置的SO耦接至以菊鍊串接之下一個裝置的SI。於裝置中設置電路以使透過SI輸入至以菊鍊串接的前一個裝置之資訊通過裝置並透過SO從裝置輸出。此資訊接著透過前一個裝置之SO以及下一個裝置SI之間的連結傳送至以菊鍊串接之下一個裝置的SI。被傳送的資訊可接著透過其SI被輸入至下一個裝置。
此外，時脈信號耦接至以菊鍊串接之裝置。由裝置使用時脈信號以便於從一裝置傳送資訊至以菊鍊串接的下一個裝置。
根據於此所述之技術的其他態樣，由裝置用來例如使資料透過SI輸入至裝置並且透過SO自裝置輸出之控制信號(如致能信號)係傳送於以菊鍊串接之裝置之間，如上 所述。在此，設置電路以使輸入至以菊鍊串接之前一個裝置的控制信號傳播通過裝置，並且自裝置透過一輸出傳送至以菊鍊串接之下一個裝置的輸入。傳送的控制信號接著透過該輸入而輸入至下一個裝置。
根據本發明之原理，快閃記憶體系統可具有複數個串聯連接之快閃記憶體裝置。系統之快閃記憶體裝置可包含具有序列輸入資料埠以及序列資料輸出埠之序列資料鏈結介面、用以接收第一輸入致能信號之控制輸入埠，以及用於發送第二輸入致能信號之控制輸出埠。輸入致能信號用於控制序列資料鏈結介面以及記憶庫之間的資料傳輸之電路。快閃記憶體裝置組態成接收來自外部來源之序列輸入資料以及控制信號，並提供資料與控制信號至外部裝置。外部來源以及外部裝置可為系統內之其他快閃記憶體。於本發明之一實施例中，當於系統中序列地串接裝置時，裝置可進一步輸出“回響(echo)”接收到之IPE以及OPE信號之控制埠至外部裝置。這允許系統具有點對點連接之信號埠以形成菊鍊串接方法(相對於廣播/多分支串接方案)。
這些系統可使用獨特裝置識別符以及目標裝置選擇位址方法，而不使用有限之硬體實體裝置選擇接腳，因此整個系統以記憶體密度而言可很容易地擴張而不會犧牲掉整體性能。於本發明之一些實施例中，快閃記憶體裝置之每一個可包含獨特的裝置識別符。裝置可組態成剖析序列輸入資料中之目標裝置資訊欄位，以將目標裝置資訊與裝置 的獨特裝置識別碼作關聯。裝置可在處理任何接收到的額外輸入資料之前剖析目標裝置資訊欄位。若記憶體裝置並非目標裝置，其可忽略序列輸入資料，因此節省額外的處理時間與資源。
110a-e‧‧‧裝置
210a-e‧‧‧裝置
310a-e‧‧‧雙埠裝置
900、1000、1100、1400‧‧‧邏輯
902、1002、1102‧‧‧輸入緩衝器
904、1004、1104‧‧‧輸入緩衝器
906、1006、1106‧‧‧輸入緩衝器
908、1008‧‧‧輸入閂鎖器控制
910、1010‧‧‧串聯至並聯暫存器
912、1012‧‧‧輸出閂鎖器控制
914、1014‧‧‧資料暫存器
916、1016‧‧‧位址暫存器
918、1018‧‧‧命令譯碼器
920、1020、1120‧‧‧選擇器
924、1024‧‧‧頁緩衝器
926、1026、1126‧‧‧邏輯OR閘
928、1028、1128‧‧‧輸出緩衝器
930、1030、1130‧‧‧選擇器
950‧‧‧記憶體
1110‧‧‧SCLK輸入緩衝器
1112、1114‧‧‧邏輯AND閘
1116、1118、1120、1122‧‧‧閂鎖器
1210a-c‧‧‧裝置
1450a-c‧‧‧裝置
1402‧‧‧資料輸出暫存器
1404‧‧‧OPE輸入緩衝器
1406‧‧‧SCLK輸入緩衝器
1408‧‧‧AND閘
1410‧‧‧資料輸出閂鎖器
1412‧‧‧OPE狀態閂鎖器
1414‧‧‧選擇器
1416‧‧‧SO輸出緩衝器
1418‧‧‧OPEQ輸出緩衝器
從由附圖圖解的本發明之範例實施例的更詳細說明，使發明內容更加清楚。附圖中，類似符號係指遍及不同圖中之相同的部份。圖並非按比例繪製，而重點放在本發明之說明實施例上。
第1圖為包含組態為串聯菊鍊串接配置之複數個單埠裝置的範例裝置組態的方塊圖。
第2圖為包含組態為具有串接時脈之串聯菊鍊串接配置之複數個單埠裝置的範例裝置組態的方塊圖。
第3圖為包含組態為串聯菊鍊串接配置之複數個雙埠裝置的範例裝置組態的方塊圖。
第4圖為包含組態為具有各種致能信號之輸入以及輸出之串聯菊鍊串接配置之複數個單埠裝置的範例裝置組態的方塊圖。
第5圖為包含組態為具有各種致能信號之輸入以及輸出之串聯菊鍊串接配置之複數個雙埠裝置的範例裝置組態的方塊圖。
第6圖為包含組態為串聯菊鍊串接配置之具有多個平行輸入以及多個平行輸出之複數個雙埠裝置的範例裝置組 態的方塊圖。
第7圖為描述與執行於單一裝置以及組態為序列菊鍊串接配置之複數個裝置上之讀取操作相關的時序之時序圖。
第8圖為與描述在組態為串聯菊鍊串接配置之裝置之間傳送的資訊有關之時序之時序圖。
第9圖為針對單埠裝置之範例序列輸出控制邏輯的高度方塊圖。
第10圖為針對雙埠裝置之範例序列輸出控制邏輯之高度方塊圖。
第11圖為一裝置用之範例序列輸出控制邏輯的詳細方塊圖。
第12圖為包含範例序列輸出控制邏輯並且組態為串聯菊鍊串接配置之裝置的範例組態的方塊圖。
第13圖為描述與包含範例序列輸出控制邏輯之裝置的輸入與輸出相關之時序的範例時序圖。
第14圖為用來傳送包含以菊鍊串接之第一裝置的記憶體中之資料至以菊鍊串接之第二裝置之範例序列輸出控制邏輯方塊圖。
第15圖為描述與使用範例序列輸出控制邏輯傳送包含以菊鍊串接之第一裝置的記憶體中之資料至以菊鍊串接之第二裝置相關的時序之時序圖。
於下描述本發明之較佳實施例。
第1圖為包含組態為串聯菊鍊串接配置之複數個單埠裝置110a-e的範例裝置組態的方塊圖。裝置110a-e例示性為記憶體裝置，各包含記憶體(未圖示)，其可包含動態隨機存取記憶體(DRAM)單元、靜態隨機存取記憶體(SRAM)單元、快閃記憶體單元等等。各裝置110包含序列輸入(SI)、序列輸出(SO)、時脈(SCLK)輸入以及晶片選擇(CS#)輸入。
SI係用來傳送資訊(如命令、位址以及資料資訊)進入裝置110。SO用來從裝置110傳送資訊。SCLK輸入用來提供外部時脈信號至裝置110以及CS#輸入用來提供晶片選擇信號至裝置110。可與此處所述之技術一起使用之裝置的範例為描述於先前包含之美國專利申請案第11/324,023號中的多獨立序列鏈結(MISL)記憶體裝置。
以菊鍊串接配置之SI以及SO連接於裝置110之間，使得以菊鍊串接之較前面的裝置110之SO耦接至以菊鍊串接之下一個的裝置110之SI。例如，裝置110a的SO耦接至裝置110b的SI。各裝置110的SCLK輸入提供有來自記憶體控制器(未圖示)的時脈信號。時脈信號透過共同的鏈結分布至各裝置110。將於下描述，SCLK係尤其用來於裝置110中包含的各個暫存器閂鎖輸入至裝置110之資訊。
可在提供至SCLK輸入之時脈信號的不同時間閂鎖輸入至裝置110的資訊。例如。於單資料速率(SDR)實施 中，可在SCLK時脈信號的上升或下降緣閂鎖在SI輸入至裝置110之資訊。替代地，於雙資料速率(DDR)實施中，SCLK時脈信號的上升以及下降緣皆用於閂鎖在SI輸入之資訊。
各裝置之CS#輸入為傳統選擇裝置之晶片選擇。此輸入耦接至共同鏈結，其使所有裝置110的晶片選擇信號共同確立(assert)並且因而同時選擇所有裝置110。
第2圖為包含組態為具有串接時脈之串聯菊鍊串接配置之複數個單埠裝置210a-e的範例裝置組態的方塊圖。各裝置210包含如上述之SI、SO、SCLK輸入以及CS#輸入。此外，各裝置210包含時脈輸入(SCLKO)。SCLKO為輸出SCLK信號輸入至裝置210的輸出。
參考第2圖，裝置210之SI以及SO如上述以串聯菊鍊串接配置耦接。另外，裝置的SCLK輸入以及SCLKO亦以串聯菊鍊串接配置耦接，使得以菊鍊串接之較前面的裝置210之SCLKO耦接至以菊鍊串接配置之下一個裝置210之SCLK輸入。因此，例如，裝置210a之SCLKO耦接至裝置210b之SCLK輸入。
注意到當時脈信號傳播經過以菊鍊串接的裝置時會產生延遲。可使用內部延遲補償電路，如鎖延遲迴路(DLL)電路，來排除此延遲。
第3圖為包含組態為串聯菊鍊串接配置之複數個雙埠裝置310a-e的範例裝置組態的方塊圖。各裝置310包含每一個埠之SI以及SO、SCLK輸入以及CS#輸入，如上 所述。參照第3圖，裝置310上的第一埠的SI標示為“SI0”以及第二埠之SI標示為“SI1”。類似地，第一埠的SO標示為“SO0”以及第二埠標示為“SO1”。每一個埠的SI以及SO如上述般連接於裝置310之間。因此，例如，裝置310a上的埠0之SO提供至裝置310b上的埠0之SI。類似地，裝置310a上的埠1之SO提供至裝置310b上的埠1之SI。
第4圖為包含組態為具有各種致能信號之輸入以及輸出之串聯菊鍊串接配置之複數個單埠裝置的範例裝置組態的方塊圖。各裝置410包含SI、SO、CS#輸入、SCLK輸入，如上述。另外，各裝置410包含輸入埠致能(IPE)輸入、輸出埠致能(OPE)輸入、輸入埠致能輸出(IPEQ)以及輸出埠致能輸出(OPEQ)。IPE輸出係用於輸入IPE信號至裝置。IPE信號由裝置用來致能SI，使得當IPE確立時，資訊透過SI序列地輸入至裝置410。類似地，OPE輸入係用來輸入OPE信號至裝置。OPE信號由裝置用來致能SO，使得當OPE確立時，資訊自裝置410透過SO序列地輸出。IPEQ以及OPEQ為分別自裝置輸出IPE以及OPE信號之輸出。類似地，OPEQ信號可為延遲的OPE信號，或OPE信號的某衍生物。如上述，CS#輸入以及SCLK輸入耦接至不同的鏈結，分別分配CS#以及SCLK信號至裝置410a-d。
如上述，SI以及SO自一裝置以菊鍊串接配置耦接至下一裝置。此外，以菊鍊串接配置之前一裝置410的 IPEQ以及OPEQ分別耦接至以菊鍊串接配置之下一個裝置410的IPE輸入以及OPE輸入。此配置允許IPE與OPE信號從一裝置410以串列菊鍊串接的方式傳送至下一裝置。
第5圖為包含組態為具有各種致能信號之輸入以及輸出之串聯菊鍊串接配置之複數個雙埠裝置510a-d的範例裝置組態的方塊圖。各裝置510包含如上述之CS#輸入、SCLK輸入以及各埠之SI、SO、IPE、OPE、IPEQ以及OPEQ。埠1以及埠2之SI、SO、IPE、OPE、IPEQ以及OPEQ分別標示為SI1、SO1、IPE1、OPE1、IPEQ1以及OPEQ1以及SI2、SO2、IPE2、OPE2、IPEQ2以及OPEQ2。
如上述般，各裝置510的CS#輸入耦接至單一鏈節以同時選擇所有裝置510。類似地，如上述般，各裝置510的SCLK耦接至單一鏈節，其組態成同時分配時脈信號至所有裝置510。並且，如上述般，SI、SO、IPE、OPE、IPEQ以及OPEQ耦接於裝置之間，使得以菊鍊串接之前一個裝置的SO、IPEQ以及OPEQ分別耦接至以菊鍊串接之後來的裝置的SI、IPE以及OPE以及OPE輸入。例如，裝置510a之SO1、SO2、IPEQ1、IPEQ2、OPEQ1以及OPEQ2分別耦接至裝置510b之SI1、SI2、IPE1、IPE2、OPE1以及OPE2。
提供至裝置510a之SI、IPE以及OPE之SI、IPE以及OPE信號係來自例如記憶體控制器(未圖示)。裝置 510d透過SO、IPEQ以及OPEQ提供資料以及控制信號回到記憶體控制器。
第6圖為包含組態為串聯菊鍊串接配置之具有多個序列輸入(SI0至SIn)以及多個序列輸出(SO0至SOn)之複數個雙埠裝置610a-d的範例裝置組態的方塊圖。另外，各裝置610具有SCLK輸入以及CS#輸入，如上所述。
各裝置610使用之序列輸入(SI0至SIn)以及多個序列輸出(SO0至SOn)使資訊得以用序列方式分別輸入以及輸出自裝置610。可分配特定任務給各輸入以輸入特定類型的資訊(如位址、命令、資料)及/或信號(如致能信號)至裝置610。類似地，可分配特定任務給各輸出以從裝置610輸出特定類型的資訊及/或信號。例如，一或更多輸入可分配有致能將輸入至裝置610的位址資訊之任務。類似地，例如，一或更多輸出可分配有從裝置610輸出位址資訊之任務。
各裝置610的序列輸入以及序列輸出之數量典型取決於某些因素，如位址線的數量、命令大小以及資料寬度大小。這些因素會受到裝置係如何使用於特定系統應用中的影響。例如，與需要大量資訊之資料貯存的系統應用相比，需要用來儲存小量資訊之資料貯存的系統應用可使用有較少位址以及資料線的裝置，並且因此較少輸入/輸出。
第7圖為與描述與執行於單一裝置以及組態為序列菊 鍊串接配置之複數個裝置上之讀取操作相關的時序之時序圖。參考第7圖，確立CS#以選擇所有的裝置。藉由透過SI確立IPE以及與讀取操作關聯之時脈資訊於裝置中開始讀取操作。例示地，此資訊包含指示將執行讀取操作之命令(CMD)以及指示哪裡讀取資料之記憶體中的起始位置之列位址(Col.ADD)以及行位址(Row ADD)。
於時間“tR”，從記憶體讀取請求的資料並放至於包含於裝置中之特別內部資料緩衝器。tR的長度典型由包含記憶體之單元的特性所決定。於時間tR之後，確立OPE以致能從內部資料緩衝器經由SO至以菊鍊串接之下一個裝置之資料序列傳輸。例示地，在SCLK的上升緣，從內部緩衝器在SO輸出序列地輸出資料。延遲從以菊鍊串接之裝置輸出的資料多達一個時脈週期以控制例如與傳播控制信號(如IPE以及OPE)相關的潛時。將於後詳述，使用時脈同步化之閂鎖器執行該潛時控制。
快閃核心架構實施中之串接記憶體裝置的一些操作範例顯示於下列表1中。表1列出目標裝置位址(TDA)、可能的操作(OP)碼以及列位址、行/排位址之對應狀態以及輸入資料。
於本發明之一些實施例中，顯示於第1-6圖中之系統的各裝置可具有獨特的裝置識別符，用來作為序列輸入資料中之目標裝置位址(tda)。當接收序列輸入資料時，快閃記憶體裝置剖析系列輸入資料中的目標位址欄位，並且藉由關聯目標裝置位址以及裝置的獨特識別碼來判斷是否裝置為目標裝置。
表2顯示根據本發明之較佳實施例之輸入資料流的較佳輸入順序，包含連同第1-6圖描述之系統。命令、位址以及資料從最大有效位元開始序列地位移進入以及離開各 記憶體裝置。
參考第4圖，裝置410a-d可以當輸入埠致能(IPE)為高位準(IPE)並在序列時脈(SCLK)之上升緣取樣之序列輸入信號(SIP)操作。命令順序以一位元組目標裝置位址(“tda”)以及一位元組的操作碼，亦可替換地稱為命令(表1中的“cmd”，開始。藉由以在最大有效位元之一位元目標裝置位址開始序列輸入信號，裝置可在處理接收到的任何額外的輸入資料之前剖析目標裝置位址欄位。若記憶體裝置非目標裝置，其則在處理前傳送序列輸入資料至另一資料，因此節省額外處理時間與資源。
在1位元組的cmd碼之後，將1位元組的TDA位移 至裝置中。最大有效位元(MSB)從SIP開始並於序列時脈(SCLK)之上升緣閂鎖各位元。取決於命令，一位元組的命令碼之後可尾隨列位址位元組、行位址位元組、排位址位元組、資料位元組及/或組合或無。
第8圖為描述在組態為串聯菊鍊串接配置之裝置之間傳送的資訊有關之時序之時序圖。如上述，確立CS#以選擇裝置。藉由於SCLK後續的上升緣確立IPE以及時脈資料至裝置中而將資訊輸入至以菊鍊串接之第一裝置。IPE於不到一個週期中從第一裝置傳播至第二裝置。此致能資訊係在資訊時控進入第一裝置後的一個週期從第一裝置的SO時控進入第二裝置的SI。針對以菊鍊串接的後續裝置重複此。因此，例如，在從於第一裝置之資料的閂鎖點算起SCLK之第三個上升緣時將資訊輸入至以串聯菊鍊串接的第三裝置。
第9圖為針對單埠裝置之範例序列輸出控制邏輯900的方塊圖。邏輯900包含IPE用之輸入緩衝器902、SI(SIP)用之輸入緩衝器904、OPE用之輸入緩衝器906、輸入閂鎖器控制908、串聯至並聯暫存器910、輸出閂鎖器控制912、資料暫存器914、位址暫存器916、命令譯碼器918、選擇器920、頁緩衝器924、邏輯OR閘926、輸出緩衝器928、選擇器930以及記憶體950。
輸入緩衝器902為傳統低電壓電晶體至電晶體(LVTTL)邏輯緩衝器，組態成緩衝在緩衝器之輸入提供至裝置之IPE信號的狀態。緩衝器902的輸出提供至輸入 閂鎖器控制908，其閂鎖IPE信號的狀態並提供IPE信號之閂鎖狀態至輸入緩衝器904以及選擇器920。輸入緩衝器904為LVTTL緩衝器，組態成緩衝透過SI輸入提供至裝置之資訊。輸入緩衝器904由輸入閂鎖器控制908的輸出致能。當被致能時，提供至SI輸入之資訊由緩衝器908提供至串聯至並聯暫存器910以及選擇器930之輸入。當從輸入閂鎖器控制908提供之IPE信號的閂鎖狀態指示IPE信號為確立時致能輸入緩衝器904。提供至串聯至並聯暫存器910之資訊由暫存器910從串聯轉換成並連的形式。串聯至並聯暫存器910之輸出提供至資料暫存器914、位址暫存器916以及命令譯碼器918。
資料暫存器914以及位址暫存器916分別保存透過SI移供至裝置資料以及位址資訊。命令譯碼器918組態成解譯透過SI輸入至裝置之命令。這些命令進一步用來控制裝置之操作。例如，“寫入記憶體”命令可用來令裝置將包含於資料暫存器914之資料寫入至包含於裝置中在由位址暫存器916指定的位址之記憶體950。
輸入緩衝器916為LVTTL緩衝器，組態成緩衝提供至裝置之OPE輸入的OPE信號。緩衝器906之輸出係傳送至輸出閂鎖器控制912，其閂鎖OPE信號之狀態。輸出閂鎖器控制輸出閂鎖的OPE信號狀態至OR閘926。OR閘926為傳統的邏輯OR閘，其之輸出用來致能/取消輸出緩衝器928之輸出。
選擇器920為傳統的2至1多工器，其輸出由信號 DAISY_CHAIN選擇的兩個輸入之一。如前述，這些輸入之一為來自輸入閂鎖器控制908之IPE的閂鎖狀態。另一輸入設定至邏輯低之狀況。信號DAISY_CHAIN指示裝置是否耦接至以串聯菊鍊串接配置之一或更多其他裝置。例示地，若裝置耦接至以串聯菊鍊串接配置之一或更多其他裝置，則此信號為確立的。確立DAISY_CHAIN信號導致提供至選擇器920之IPE信號的閂鎖狀態從選擇器920輸出。當未確立DAISY_CHAIN信號時，輸入至選擇器920之邏輯低狀況從選擇器920輸出。
頁緩衝器924為傳統的資料緩衝器，其組態成保存從記憶體950讀取之資訊。選擇器930為傳統的2至1多工器，其輸出由信號ID_MATCH選擇的兩個輸入之一。選擇器930之一輸入係從頁緩衝器924之輸出提供並且另依輸入係從SI輸入緩衝器904之輸出提供。選擇器930之輸出提供至輸出緩衝器928。信號ID_MATCH指示透過SI發送至裝置之特定命令係定址給該裝置。若命令係定址給該裝置，確立ID_MATCH，導致頁緩衝器924之輸出從選擇器930輸出。若無確立ID_MATCH，SI緩衝器904之輸出(亦即輸入至裝置的SI信號狀態)會從選擇器930輸出。
記憶體為組態成保存資料之傳統記憶體。記憶體950可為包含單元之隨機存取記憶體(RAM)，如靜態RAM(SRAM)、動態RAM(DRAM)或快閃記憶體單元，其可使用透過SI輸入至裝置之位址定址。
操作上，確立之IPE信號由輸入緩衝器902緩衝並傳送至輸入閂鎖器控制908，其閂鎖IPE之確立狀態。此閂鎖狀態提供至選擇器920以及至輸入緩衝器904以致能此緩衝器904。輸入至輸入緩衝器904之命令、位址以及資料資訊則傳送至串聯至並聯暫存器910，其將資訊從串聯轉換成並聯形式並且將命令、位址以及資料資訊分別提供給命令解譯器、位址暫存器916以及資料暫存器914。緩衝器904之輸出亦提供至選擇器930。若ID_MATCH未確立，則緩衝器904之輸出會出現在選擇器930的輸出，其則會提供給輸出緩衝器928的輸入。若DAISY_CHAIN為確立，則IPE之閂鎖狀態會出現在選擇器920之輸出並提供至OR閘926的第一輸入。OR閘926遞送IPE的狀態至輸出緩衝器928以致能輸出緩衝器928。這將允許輸入至SI輸入之資訊在SO從裝置輸出。
藉由確立OPE以及ID_MATCH將來自頁緩衝器924的資料自裝置輸出。詳言之，OPE確立之狀態係提供至輸入緩衝器906，其則將此狀態提供至輸出閂鎖器控制912，其閂鎖此狀態。閂鎖之確立狀態提供至OR閘926的第二輸入，其輸出一信號以致能輸出緩衝器928。確立ID_MATCH致能頁緩衝器924之輸出出現在選擇器930的輸出。選擇器930的輸出提供至已致能的輸出緩衝器928，其在裝置的SO輸出輸出來自裝置之資料。
注意到，若DAISY_CHAIN未確立，輸出緩衝器928僅由OPE致能。這允許裝置用於非菊鍊串聯串接配置 中。
第10圖為雙埠裝置之範例序列輸出控制邏輯1000之方塊圖。針對每一個埠，輸入以及控制路徑邏輯1000包含IPE輸入緩衝器1002、SI輸入緩衝器1004、OPE輸入緩衝器1006、輸入閂鎖器控制1008、串聯至並聯暫存器1010、輸出閂鎖器控制1012、資料暫存器1014、位址暫存器1016、命令譯碼器1018、選擇器1020、頁緩衝器1024、邏輯OR閘1026、輸出緩衝器1028以及選擇器1030，其分別與上述IPE輸入緩衝器902、SI輸入緩衝器904、OPE輸入緩衝器906、輸入閂鎖器控制908、串聯至並聯暫存器910、輸出閂鎖器控制912、資料暫存器914、位址暫存器916、命令譯碼器918、選擇器920、頁緩衝器924、邏輯OR閘926、輸出緩衝器928以及選擇器93相同。
第11圖為可與此所述之技術一起使用之序列輸出控制邏輯1100之另一實施例的詳細方塊圖。邏輯1100包含IPE輸入緩衝器1102、SI輸入緩衝器1104、OPE輸入緩衝器1106、SCLK輸入緩衝器1110、邏輯AND閘1112與1114、閂鎖器1116、1118、1120與1122、選擇器1124與1130、邏輯OR閘1126以及SO輸出緩衝器1128。緩衝器1104、1106、1108與1110為傳統之LVTTL緩衝器，分別組態成緩衝SI、IPE、OPE與SCLK信號。
AND閘1112組態成當IPE為確立時輸出輸入至SI的 資訊至閂鎖器1116。閂鎖器1116組態成當緩衝器1110提供時脈信號(SCLK)時閂鎖該資訊。DATA_OUT代表從包含於裝置中之記憶體(未圖示)讀取之資料的狀態。AND閘1114組態成當OPE為確立時輸出DATA_OUT狀態。AND閘1114的輸出提供給閂鎖器1118，其組態成當緩衝器1110提供時脈信號時閂鎖DATA_OUT的狀態。緩衝器1106組態成緩衝提供至裝置的IPE信號。緩衝器1106的輸出係由閂鎖器1120閂鎖。類似地，緩衝器1108組態成緩衝提供至裝置之OPE信號。閂鎖器1122組態成由緩衝器1108輸出之OPE的狀態。選擇器1124與1130為傳統的2至1多工器，各包含兩個輸入。選擇器1124之輸入由上述的ID_MATCH信號選擇作為選擇器1124的輸出。一輸出接收由閂鎖器1118維持之DATA_OUT的閂鎖狀態。當ID_MATCH為確立時，選擇此輸入作為從選擇器1124的輸出。另一輸出接收由閂鎖器1116維持之SI的閂鎖狀態。當ID_MATCH未確立時，選擇此輸入作為從選擇器1124的輸出。
由上述的DAISY_CHAIN信號選擇選擇器1130之輸入作為選擇器1130的輸出。至選擇器1130之一輸出接收由閂鎖器1120維持之IPE的閂鎖狀態並且另一輸入連接至邏輯零。當DAISY_CHAIN為確立時，選擇IPE之閂鎖狀態作為從選擇器1130的輸出。類似地，當DAISY_CHAIN未確立時，選擇邏輯零作為從選擇器1130的輸出。
OR閘1126為傳統的邏輯OR閘，其組態成提供致能/取消信號至輸出緩衝器1128。OR閘1126接收選擇器1130之輸出以及由閂鎖器1122維持之OPE之閂鎖狀態。這些輸出之一可用來提供致能信號給緩衝器1128以致能緩衝器的輸出。緩衝器1128為緩衝輸出信號SO之傳統的緩衝器。如上述，由OR閘1126的輸出致能/取消緩衝器1128。
操作上，當IPE為確立時，透過SI輸入至裝置之資訊係提供給閂鎖器1116。閂鎖器1116例示地在IPE確立後SCLK之第一向上轉變時閂鎖此資訊。類似地，閂鎖器1120在SCLK轉變時閂鎖IPE的狀態。假設ID_MATCH未確立，閂鎖器之1116輸出會經由選擇器1124提供至緩衝器1128。類似地，確立之IPE係從緩衝器1106傳送至閂鎖器1120，於該處亦例示地在SCLK之第一向上轉變時進行閂鎖。假設DAISY_CHAIN為確立，則IPE的閂鎖狀態係提供於選擇器1130之輸出並且傳送至OR閘1126以提供致能信號至緩衝器1128。接著SI之閂鎖狀態從該裝置透過緩衝器1128作為SO輸出地傳送。
當DAISY_CHAIN未確立，選擇輸入至選擇器1130之邏輯零，以從選擇器1130輸出邏輯零。此有效地取消IPE而不致能緩衝器1128。
例示地，在OPE確立後的下一個向上轉變時，OPE的確立狀態閂鎖於1122，並且DATA_OUT的狀態閂鎖於閂鎖器1118。假設ID_MATCH為確立，則選擇器1124選 擇DATA_OUT之閂鎖狀態並提供緩衝器1128的輸入。同時，來自閂鎖器1122之OPE的閂鎖確立狀態通過OR閘1126以致能緩衝器1128，其令DATA_OUT的閂鎖狀態自裝置作為輸出SO輸出。
第12圖為包含範例序列輸出控制邏輯並且組態為串聯菊鍊串接配置之裝置的範例組態的方塊圖。此配置包含三個裝置1210，組態成以菊鍊串接之前一個裝置的輸出耦接至以菊鍊串接之下一個裝置的輸入，如上述。從一裝置至下一個裝置之資訊與資料的傳送參照下列第13圖描述。
第13圖為描述與顯示於第12圖中之裝置的輸入與輸出相關之時序的範例時序圖。詳言之，此圖描述各裝置中之序列輸出控制邏輯1100有關於將於各裝置1210之SI輸入所輸入之資訊送至裝置1210之SO輸出之操作。
參照第11、12以及13圖，假設DAISY_CHAIN為確立。當在裝置1210a IPE為確立時，在裝置之SI輸入的資訊係經由上述之裝置的序列輸出控制邏輯1100送至裝置1210a的輸出。詳言之，於IPE確立後的SCLK之各上升緣例示地時控資料進入裝置1210a。資訊以及IPE的狀態經由上述之邏輯1100傳播並分別在裝置之SO以及IPEQ輸出自裝置1210a離開。這些輸出提供給裝置1210b之SI以及IPE輸入，經由上述之裝置1210b的序列輸出控制邏輯1100，並於一時脈週期後在裝置的SO以及IPEQ輸出處自裝置1210b輸出。這些輸出分別於圖中由S2與P2代 表。類似地，裝置1210b之SO以及IPEQ輸出分別提供至裝置1210c之SI以及IPE，經由上述之裝置1210c的序列輸出控制邏輯1100，於一時脈週期後在裝置的SO以及IPEQ輸出處自裝置1210c輸出。這些輸出分別於圖中由S3與P3代表。
於上述菊鍊串接配置中，針對SDR操作，以菊鍊串接的信號之輸出潛時可用下列方公式決定：輸出_潛時=N＊時脈_週期_時間
其中：“輸出_潛時”為資料之輸出潛時“N”為以菊鍊串接配置的裝置數量，以及“時脈_週期_時間”為時脈(如SCLK)操作之時脈週期時間。
例如，假設第12圖中顯示之以菊鍊串接的時脈_週期_時間為10奈米秒。在裝置1210c之SO的資料總輸出潛時為3＊10奈米秒或30奈米秒。
於DDR操作的情況中，時脈的兩緣皆可作為輸入資料之閂鎖點以及輸出資料的改變點。因此，總潛時為SDR操作的一半。
注意到於上述說明中，輸入至裝置1210之資訊係針對SDR操作於一時脈週期之後輸出以及針對DDR操作於半時脈週期後輸出。引進此潛時以考量到啟動輸出緩衝器 1128的時間。
第14圖為用來傳送包含以菊鍊串接之第一裝置1450a的記憶體中之資料至以菊鍊串接之第二裝置1450b之邏輯1400方塊圖。邏輯1400包含資料輸出暫存器1402、OPE輸入緩衝器1404、SCLK輸入緩衝器1406、AND閘1408、資料輸出閂鎖器1410、OPE狀態閂鎖器1412、選擇器1414、SO輸出緩衝器1416以及OPEQ輸出緩衝器1418。
資料輸出暫存器1402為傳統的暫存器，其組態成儲存讀取自包含於裝置1450中之記憶體的資料。暫存器1402例示地為並聯至串聯資料暫存器，其載入來自記憶體之並聯的資料並串聯輸出資料至閘1408的輸入。SCLK提供由暫存器1402用來傳送資料至閘1408的時脈。如所示，資料暫存器1402組態成保存包含位元D0至D7之一位元組的資料，其中D0為位元組的最小有效位元(LSB)以及D7為該位元組的最大有效位元(MSB)。從記憶體並聯載入一位元組之資料於暫存器1402。接著從暫存器位移的資料係從MSB一位元一位元地提供至閘1408的輸出。
緩衝器1404以及1406分別為用來緩衝輸入信號OPE以及SCLK之傳統的LVTTL緩衝器。OPE信號從緩衝器1404之輸出(OPEI)傳送至閘1408。SCLK信號從緩衝器1406之輸出傳送至資料輸出暫存器1402以及閂鎖器1410與1412以提供時脈至這些構件。
閘1408為傳統的邏輯AND閘，其組態成當OPE為確立時傳送資料輸出暫存器1402的輸出(DATA_OUT)至閂鎖器1410。閘1408的輸出指定為“DBIT”。閂鎖器1410與1412為組態成分別閂鎖DBIT以及OPE信號的狀態之傳統的閂鎖器。選擇器1414為由信號ID_MATCH控制之傳統的兩輸入2至1多工器。資料輸入之一接收DBIT的閂鎖狀態。此狀態係當ID_MATCH為確立時從選擇器1414輸出。另一輸入接收透過SI輸入至裝置1450a之序列資訊(SI0)。此資訊係當ID_MATCH未確立時從選擇器1414輸出。
緩衝器1416與1418為組態成分別緩衝輸出選擇器1414以及閂鎖器1406的輸出之傳統的緩衝器。緩衝器1416的輸出作為SO(SO0)離開裝置1450a並且緩衝器1418的輸出作為OPEQ(OPEQ0)離開裝置1450a。
第15圖為描述與使用邏輯1400傳送包含於裝置1450a中的記憶體中之一位元組的資料至裝置1415b相關的時序之時序圖。參考第14與15圖，在OPE於輸入緩衝器1404提供至裝置1450a之後沒多久OPEI為確立。OPEI提供至閘1408以致使於資料輸出暫存器1402的D7中出現的資料在SCLK的下一個上升緣閂鎖於閂鎖器1408。並且，此下一個上升緣令資料於資料輸出暫存器1402中右移，使D6中的資料位移至D7、D5中的資料位移至D6以及以此類推。閂鎖器1410之輸出係出現在選擇器1414，其假設ID_MATCH確立，輸出資料之閂鎖狀態 至緩衝器1416。緩衝器1416從裝置1450a作為SO0輸出此閂鎖狀態，其提供至以菊鍊串接的下一個裝置1450b之SI輸入(SI1)。同時，亦在OPE確立後的第一時脈之上升緣，OPE的狀態閂鎖於閂鎖器1412。閂鎖1412的輸出係傳送至緩衝器1418，其從裝置1450a作為OPEQ(OPEQ0)輸出OPE的閂鎖狀態，其提供給以菊鍊串接的下一個裝置1450b之OPE輸入(OPE1)。針對位元D6至D0重複此程序。
雖然已參照本發明之較佳實施例特別顯示與描述本發明，熟悉該項技藝者應該了解到可作出各種形式與細節上的變化而不悖離由所附之申請專利範圍包含之本發明的範疇。
210a-e‧‧‧裝置

Claims (62)

  1. 一種半導體記憶體裝置，包含：記憶體；序列資料鏈結介面，其組態成在序列資料輸入埠接收序列輸入資料，並傳送序列輸出資料至序列資料輸出埠；控制輸入，用以接收第一輸入致能信號，該第一輸入致能信號用於使該記憶體裝置處理該序列輸入資料；控制輸出，用以輸出第二輸入致能信號；以及回應該第一輸入致能信號之控制電路，該控制電路控制該序列資料鏈結介面以及該記憶體之間的資料傳送。
  2. 如申請專利範圍第1項之半導體記憶體裝置，其中該記憶體包含複數個記憶庫。
  3. 如申請專利範圍第1項之半導體記憶體裝置，其中該第二輸入致能信號為該第一輸入信號的延遲。
  4. 如申請專利範圍第1項之半導體記憶體裝置，其中該第二輸入致能信號衍生自該第一輸入信號。
  5. 如申請專利範圍第1項之半導體記憶體裝置，其中該資料傳送係根據時脈信號的上升與下降緣而以雙資料速率發生。
  6. 如申請專利範圍第1項之半導體記憶體裝置，其中該序列資料鏈結介面進一步組態成將序列輸入資料轉換為平行資料，並傳送該資料至該記憶體。
  7. 如申請專利範圍第6項之半導體記憶體裝置，其中該序列資料鏈結介面進一步組態成將來自該記憶體之平行 資料轉換為序列輸出資料。
  8. 如申請專利範圍第1項之半導體記憶體裝置，其中該控制電路組態成在該序列輸入埠接收可執行指令，以控制至該記憶體之該序列輸入資料的傳送以及來自該記憶體之該序列輸出資料的傳送。
  9. 如申請專利範圍第8項之半導體記憶體裝置，進一步包含獨特裝置識別符。
  10. 如申請專利範圍第9項之半導體記憶體裝置，其中該控制電路回應目標裝置位址而控制該記憶體之該存取，該目標裝置位址對應於與該裝置關聯之該獨特裝置識別符，該目標裝置位址包含於該序列輸入資料之目標裝置位址欄位。
  11. 如申請專利範圍第8項之半導體記憶體裝置，其中該控制電路控制該資料至該序列輸入資料之位址欄位中所識別的該記憶體中的該位置之該傳送。
  12. 如申請專利範圍第1項之半導體記憶體裝置，其中該記憶體、該序列資料鏈結介面以及該控制電路位於具有單側墊架構之單一封裝內。
  13. 如申請專利範圍第1項之半導體記憶體裝置，其中該記憶體包含非依電性記憶庫。
  14. 如申請專利範圍第13項之半導體記憶體裝置，其中該非依電性記憶庫為快閃記憶庫。
  15. 如申請專利範圍第13項之半導體記憶體裝置，其中該非依電性記憶庫為NAND快閃記憶庫。
  16. 如申請專利範圍第1項之半導體記憶體裝置，進一步包含：用以接收第一輸出致能信號之第二控制輸入，該第一輸出致能信號用以使該記憶體裝置發送序列輸出資料至外部裝置；以及用以輸出第二輸出致能信號之第二控制輸出。
  17. 一種控制於半導體記憶體裝置中之序列資料鏈結介面以及記憶庫之間的資料傳送之方法，該方法包含：在序列資料鏈結介面接收序列輸入資料流；在控制輸入接收第一輸入致能信號；根據該輸入致能信號致能該序列輸入資料之處理，以儲存資料至記憶庫中或自記憶庫存取資料；從控制輸出發送第二輸入致能信號；以及從該序列資料鏈結介面發送序列輸出資料流。
  18. 如申請專利範圍第17項之方法，進一步包含剖析該序列輸入資料流，以擷取裝置位址、命令、以及該記憶庫之記憶庫位址。
  19. 如申請專利範圍第17項之方法，其中該命令為寫入命令，以及處理進一步包含：將該序列輸入資料轉換成平行資料；以及傳送該平行資料至該記憶庫。
  20. 如申請專利範圍第17項之方法，其中該命令為讀取命令，以及處理進一步包含：在該記憶庫以及該序列資料鏈結介面之間傳送平行資 料；以及將該平行資料轉換成序列輸出資料。
  21. 如申請專利範圍第17項之方法，其中該半導體記憶體裝置為快閃記憶體裝置。
  22. 如申請專利範圍第21項之方法，其中該快閃記憶體裝置為NAND裝置。
  23. 一種具有複數個串聯之快閃記憶體裝置之快閃記憶體系統，包含：第一快閃記憶體裝置，具有序列資料輸入埠、序列資料輸出埠、控制輸入埠、以及控制輸出埠，該第一快閃記憶體裝置組態成從外部來源裝置接收序列輸入資料以及輸入致能信號，並且發送序列輸出資料以及第二輸入致能信號；以及第二快閃記憶體裝置，具有序列資料輸入埠、序列資料輸出埠、以及控制輸入埠，該第二快閃記憶體裝置組態成在該控制輸入埠接收該第一快閃記憶體裝置之該序列輸出資料作為序列輸入資料以及接收來自該第一快閃記憶體裝置之該第二輸入致能信號。
  24. 如申請專利範圍第23項之快閃記憶體系統，其中該第二輸入致能信號為該第一輸入信號的延遲。
  25. 如申請專利範圍第23項之快閃記憶體系統，其中該第二輸入致能信號衍生自該第一輸入致能信號。
  26. 如申請專利範圍第23項之快閃記憶體系統，其中該外部來源裝置為控制器。
  27. 如申請專利範圍第23項之快閃記憶體系統，其中該外部來源裝置為快閃記憶體裝置。
  28. 如申請專利範圍第23項之快閃記憶體系統，其中該第二快閃記憶體裝置進一步包含控制輸出埠，以及進一步組態成發送序列輸出資料以及第三輸入致能信號至外部目標裝置。
  29. 如申請專利範圍第28項之快閃記憶體系統，其中該複數個快閃記憶體裝置之各快閃記憶體裝置具有獨特裝置識別碼。
  30. 如申請專利範圍第29項之快閃記憶體系統，其中該複數個快閃記憶體裝置之各快閃記憶體裝置組態成剖析序列輸入資料之目標裝置位址欄位，以藉由使該目標裝置位址與該裝置之該獨特裝置識別碼關聯來判斷該裝置是否為該目標裝置。
  31. 如申請專利範圍第30項之快閃記憶體系統，其中該複數個快閃記憶體裝置之各快閃記憶體裝置進一步組態成於處理接收到的任何額外的序列輸入資料之前，剖析該目標裝置位址欄位。
  32. 如申請專利範圍第31項之快閃記憶體系統，其中該複數個快閃記憶體裝置之各快閃記憶體裝置進一步組態成若該記憶體裝置並非該目標裝置，則忽略該序列輸入資料。
  33. 如申請專利範圍第23項之快閃記憶體系統，其中該第一快閃記憶體裝置進一步包含第二控制輸入埠以 及第二控制輸出埠，並且組態成從外部來源裝置接收輸出致能信號，並且發送第二輸出致能信號；以及該第二快閃記憶體裝置進一步包含第二控制輸入埠，並組態成從該第一快閃記憶體裝置接收該第二輸出致能信號。
  34. 如申請專利範圍第23項之快閃記憶體系統，其中單一時脈信號於串接信號中傳遞至該複數個串聯之快閃記憶體裝置的各快閃記憶體裝置。
  35. 如申請專利範圍第23項之快閃記憶體系統，其中單一時脈信號傳遞至該複數個串聯之快閃記憶體裝置的各快閃記憶體裝置，並且該快閃記憶體系統之該輸出延遲預定的潛時。
  36. 如申請專利範圍第23項之快閃記憶體系統，其中該複數個快閃記憶體裝置的各快閃記憶體裝置進一步包含：快閃記憶庫；序列資料鏈結介面，組態成在序列資料輸入埠接收序列輸入資料並且傳送該序列輸入資料至該快閃記憶庫，並傳送序列輸出資料至序列資料輸出埠；以及控制電路，其控制該序列資料鏈結介面以及該快閃記憶庫之間的資料傳送，以及該序列資料鏈結介面以及該序列資料輸出埠之間的資料傳送。
  37. 如申請專利範圍第36項之快閃記憶體系統，其中該快閃記憶庫為NAND快閃記憶碼。
  38. 一種半導體記憶體裝置，包含：記憶體；獨特裝置識別碼；序列資料鏈結介面，其組態成在序列資料輸入埠接收序列輸入資料；以及控制電路，回應於與該獨特裝置識別碼關聯之該序列輸入資料中之目標裝置位址欄位，以控制對該記憶體之存取。
  39. 如申請專利範圍第38項之半導體記憶體裝置，其中該記憶體包含複數個記憶庫。
  40. 如申請專利範圍第38項之半導體記憶體裝置，其中：該序列資料鏈結進一步組態成傳送序列輸出資料至序列資料輸出埠，該序列輸入資料以及序列輸出資料包含目標裝置位址資訊；以及該控制電路組態成控制該序列資料鏈結介面以及該記憶體之間的資料傳送，以及該序列資料鏈結介面以及該序列資料輸出埠之間的資料傳送。
  41. 如申請專利範圍第40項之半導體記憶體裝置，其中該資料傳送係根據時脈信號的上升與下降緣而以雙資料速率發生。
  42. 如申請專利範圍第40項之半導體記憶體裝置，其中該序列資料鏈結介面進一步組態成將序列輸入資料轉換為平行資料，並傳送該資料至該記憶體。
  43. 如申請專利範圍第42項之半導體記憶體裝置，其中該序列資料鏈結介面進一步組態成將來自該記憶體之平行資料轉換為序列輸出資料。
  44. 如申請專利範圍第43項之半導體記憶體裝置，其中該控制電路組態成接收可執行指令，以控制至該記憶體之該序列輸入資料的傳送以及來自該記憶體之該序列輸出資料的傳送。
  45. 如申請專利範圍第38項之半導體記憶體裝置，其中以可執行指令編程該控制電路，以剖析序列輸入資料之該目標裝置位址欄位，並且控制該資料至位址欄位中所識別的該記憶體中的該位置之該傳送。
  46. 如申請專利範圍第38項之半導體記憶體裝置，其中該記憶體、該序列資料鏈結介面、以及該控制電路位於具有單側墊架構之單一封裝內。
  47. 如申請專利範圍第38項之半導體記憶體裝置，其中該記憶體包含非依電性記憶庫。
  48. 如申請專利範圍第47項之半導體記憶體裝置，其中該非依電性記憶庫為快閃記憶庫。
  49. 如申請專利範圍第47項之半導體記憶體裝置，其中該非依電性記憶庫為NAND快閃記憶庫。
  50. 一種控制於半導體記憶體裝置中之序列資料鏈結介面以及記憶庫之間的資料傳送之方法，該方法包含：在序列資料鏈結介面接收序列輸入資料流，該序列輸入資料流包含目標裝置位址、命令、以及記憶庫位址資 訊；剖析該序列輸入資料流，以擷取目標裝置位址、命令、以及該記憶庫之記憶庫位址；以及若該目標裝置位址與獨特裝置識別符關聯，則處理該序列輸入資料流。
  51. 如申請專利範圍第50項之方法，進一步包含從該序列資料鏈結介面發送序列輸出資料流。
  52. 如申請專利範圍第50項之方法，其中該命令為寫入命令，以及處理進一步包含：將該序列輸入資料轉換成平行資料；以及傳送該平行資料至該記憶庫。
  53. 如申請專利範圍第50項之方法，其中該命令為讀取命令，以及處理進一步包含：在該記憶庫以及該序列資料鏈結介面之間傳送平行資料；以及將該平行資料轉換成序列輸出資料。
  54. 如申請專利範圍第50項之方法，其中該半導體記憶體裝置為快閃記憶體裝置。
  55. 如申請專利範圍第50項之方法，其中該半導體記憶體裝置為NAND裝置。
  56. 一種具有複數個串聯之快閃記憶體裝置之記憶體系統，包含：第一記憶體裝置，具有：(a)記憶體， (b)獨特裝置識別符，(c)序列資料輸入埠，(d)序列資料輸出埠，該第一記憶體裝置組態成在該序列資料輸入埠從外部來源裝置接收序列輸入資料，以及從該序列資料輸出埠發送序列輸出資料，該序列輸入資料以及序列輸出資料包含目標裝置位址資訊，該第一記憶體裝置並進一步組態成若該目標裝置位址與獨特裝置識別符關聯，則處理該序列輸入資料；以及第二記憶體裝置，具有：(a)獨特裝置識別符，(b)序列資料輸入埠，與該第一記憶體裝置之該序列資料輸出埠通訊，以及(c)序列資料輸出埠，該第二記憶體裝置組態成在該第二記憶體裝置之該序列資料輸入埠接收該第一記憶體裝置之序列輸出資料，並且若該目標裝置位址與獨特裝置識別符關聯，則處理該序列輸入資料。
  57. 如申請專利範圍第56項之記憶體系統，其中該外部來源裝置為控制器。
  58. 如申請專利範圍第56項之記憶體系統，其中該外部來源裝置為記憶體裝置。
  59. 如申請專利範圍第56項之記憶體系統，其中該第二記憶體裝置進一步組態成發送序列輸出資料至外部目標 裝置。
  60. 如申請專利範圍第56項之記憶體系統，其中該複數個記憶體裝置之各記憶體裝置進一步組態成若該目標裝置位址與獨特裝置識別符不關聯，則旁通該序列資料而不作處理。
  61. 如申請專利範圍第56項之記憶體系統，其中該記憶體為快閃記憶體。
  62. 如申請專利範圍第56項之記憶體系統，其中該記憶體為NAND快閃記憶體。
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