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TW201438176A - 包括鎢及矽化鎢之半導體裝置及其製造方法 - Google Patents

包括鎢及矽化鎢之半導體裝置及其製造方法 Download PDF

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TW201438176A
TW201438176A TW103105145A TW103105145A TW201438176A TW 201438176 A TW201438176 A TW 201438176A TW 103105145 A TW103105145 A TW 103105145A TW 103105145 A TW103105145 A TW 103105145A TW 201438176 A TW201438176 A TW 201438176A
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朱宏斌
高登 哈勒
保羅Ｄ 隆恩
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美光科技公司
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Abstract

某些實施例包括一種半導體裝置，其具有形成於一基板上之包括介電材料與多晶矽之複數個交替疊層之一堆疊結構。此一半導體裝置可進一步包括：至少一個開口，其具有一高縱橫比且延伸至該堆疊結構中達毗鄰該基板之一位準；一第一多晶矽通道，其形成於毗鄰該基板之該開口之一下部部分中；一第二多晶矽通道，其形成於該開口之一上部部分中；及WSiX材料，其安置於該開口中之該第一多晶矽通道與該第二多晶矽通道之間。該WSiX材料毗鄰於該基板且可用作一蝕刻著陸層及用以接觸該開口中之該第一多晶矽通道及該第二多晶矽通道兩者之一導電觸點。其他實施例包括製作半導體裝置之方法。

Description

包括鎢及矽化鎢之半導體裝置及其製造方法
隨著半導體工業之發展，三維(3D)半導體裝置被廣泛地探討。然而，包括多個堆疊疊層(例如，層)及延伸至該等疊層中之高縱橫比開口(例如，孔)之3D半導體裝置之結構以及製造此等3D半導體裝置之技術呈現某些實施挑戰。
100‧‧‧半導體裝置/裝置
102‧‧‧基板
104‧‧‧堆疊結構
104A‧‧‧介電材料
104B‧‧‧多晶矽
106‧‧‧開口
108‧‧‧隔離襯裡
110A‧‧‧第一多晶矽通道/通道
110B‧‧‧第二多晶矽通道
112‧‧‧鎢及矽化鎢材料
200‧‧‧半導體裝置/3D半導體裝置
202‧‧‧基板
204‧‧‧第一堆疊結構/第一結構
204A‧‧‧介電材料
204B‧‧‧多晶矽
206A‧‧‧第一開口
206B‧‧‧第二開口
208A‧‧‧第一隔離襯裡
208B‧‧‧第二隔離襯裡
210A‧‧‧第一多晶矽通道
210B‧‧‧第二多晶矽通道
212‧‧‧鎢及矽化鎢材料
224‧‧‧第二堆疊結構
R‧‧‧凹部
圖1係根據本發明之一實施例之圖解說明之一3D半導體裝置之一部分之一剖面圖。
圖2A至圖2F係根據本發明之一實施例之圖解說明製作一3D半導體裝置之一技術之一實例之剖面圖。
圖3係根據本發明之一實施例之圖解說明製作一3D半導體裝置之一程序之一流程圖。
在實施例之以下詳細說明中，參考形成本文之一部分之附圖，且在該等附圖中以圖解方式展示其中可實踐本發明之實施例之特定說明性實施例。充分詳細地闡述此等實施例以使得熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可在不背離本文中所呈現之實施例之範疇之情況下做出邏輯、機械及電改變。
近期，3D半導體裝置(例如，3D NAND記憶體裝置)因嚴峻之規 模挑戰而開始使用。然而，包括堆疊疊層及延伸至該等堆疊疊層中之高縱橫比開口之3D半導體裝置加強對3D半導體裝置之結構及形成3D半導體裝置之技術兩者之挑戰。
關於3D半導體裝置之形成之一個問題係控制蝕刻著陸。當製造3D半導體裝置時，用作堆疊疊層中之一蝕刻著陸層之一材料(例如，一膜)可不能有效地停止進一步蝕刻。該蝕刻著陸層可太容易被蝕穿(例如，藉由一原位蝕刻)。另一方面，蝕刻著陸層在蝕刻程序之後可難以移除，且因此可不利地影響一觸點(例如，一插塞)之形成。另外，蝕刻著陸層可變成一障壁，此可阻礙(例如)3D半導體裝置中之多通道之間的一導電接觸。
如本文件中所使用之術語「水平面」定義為平行於一基板(諸如，晶圓或晶粒)之習用平面或表面之一平面，而不管基板之定向如何。術語「垂直」係指垂直於如上文所定義之水平面之一方向。諸如「在...上」、「在...上方」及「在...之下」之介詞係相對於基板之頂部表面上之習用平面或表面而定義，而不管基板之定向如何。
在本文中所闡述之實施例中，「鎢及矽化鎢」(WSiX)材料可用作用於形成一3D半導體裝置之一蝕刻著陸層。3D半導體裝置可包括介電材料(例如，一個氧化物)與導電材料(例如，經導電摻雜多晶矽)之經堆疊多個交替疊層及延伸至該等經堆疊多個交替疊層中之高縱橫比開口。WSiX材料亦可用作一導電觸點(例如，一導電插塞)以提供在經堆疊多個交替疊層內之多晶矽通道之間的一電接觸。
圖1圖解說明根據本發明之一實施例之形成於一基板102上方(例如，其上)之一半導體裝置100的一部分。
半導體裝置100包括形成於基板102上方之一堆疊結構104。堆疊結構104包括介電材料104A與多晶矽104B之複數個交替水平疊層(例如，疊層)。在某些實施例中，介電材料104A可包括(例如)氧化矽或 原矽酸四乙酯(TEOS)。
半導體裝置100亦包括延伸至堆疊結構104中達毗鄰於基板102之一位準的至少一個垂直開口(例如，一開口106)。開口106可呈一柱形狀且具有一高縱橫比。一開口之一縱橫比係定義為該開口之一深度對該開口之一直徑之一比。舉例而言，開口106之深度(例如，長度)可為約2μm，且開口106之直徑可為約60nm至100nm。在某些實施例中，開口106可具有形成(例如，沈積)於開口106之一內側壁上之一隔離襯裡108。因此，該開口之高縱橫比可(例如)介於約20與33之間。在某些實施例中，隔離襯裡108可包括氧化物材料或氮化物材料。
半導體裝置100進一步包括：一第一多晶矽通道110A，其形成於毗鄰於基板102之開口106之一下部部分中；一第二多晶矽通道110B，其形成於開口106之一上部部分中；及WSiX材料112，其形成於開口106中之第一多晶矽通道110A與第二多晶矽通道110B之間。
WSiX材料112可在深處(例如，達大於2微米之一深度)形成(例如，藉由一沈積程序)於開口106中。毗鄰於通道110A之WSiX材料112可充當一蝕刻著陸層，以在形成裝置100之一程序期間停止進一步蝕刻，且亦可充當一導電觸點以在裝置100正操作時提供開口106中之第一多晶矽通道110A與第二多晶矽通道110B之間之一電接觸。
在某些實施例中，堆疊結構104可包括毗鄰於堆疊結構104之一頂部表面之一個氮化物材料。堆疊結構104之頂部表面與堆疊結構104之一底部表面係相對地定位，其中堆疊結構104之底部表面接近於基板102。
在某些實施例中，如上文所闡述之半導體裝置100可為一記憶體裝置。舉例而言，一記憶體裝置可包含一基板及形成於該基板上之一堆疊結構。該堆疊結構可包括介電材料與多晶矽之複數個交替疊層。半導體裝置亦可包含延伸至堆疊結構中達毗鄰基板之一位準之至少一 個開口。該開口可包括：一第一多晶矽通道，其形成於毗鄰基板之該開口之一下部部分中；一第二多晶矽通道，其形成於該開口之一上部部分中；及WSiX材料，其安置於該開口中之第一多晶矽通道與第二多晶矽通道之間作為一導電觸點以接觸該開口中之第一多晶矽通道及第二多晶矽通道兩者。
圖2A至圖2F係根據本發明之一實施例之圖解說明製作一半導體裝置200之一技術之一實例之剖面圖。
首先參考圖2A，一第一堆疊結構204形成於一基板202上。第一堆疊結構204可包括介電材料204A與多晶矽204B之第一複數個交替疊層，該等交替疊層在基板202上方水平延伸。在某些實施例中，介電材料204A可包括(例如)氧化矽或TEOS。
至少一個第一開口206A垂直形成(例如，藉由濕式或乾式蝕刻)至第一堆疊結構204中達毗鄰於基板202之一位準。
在填充第一開口206A之前，一第一隔離襯裡208可形成於第一開口206A之一內側壁上。在某些實施例中，第一隔離襯裡208可包括氧化物材料或氮化物材料。
一第一多晶矽通道210A可藉由將多晶矽沈積於第一多晶矽通道210A中而形成於第一開口206A中。在某些實施例中，第一多晶矽通道210A可藉由使用多晶矽而形成於第一開口206A中以至少部分地填充第一開口206A。
參考圖2B，移除(例如，藉由一濕式或乾式蝕刻程序)第一開口206A中之第一多晶矽通道210A之一上部部分以形成一凹部「R」。
參考圖2C，WSiX材料212沈積於第一堆疊結構204之一頂部表面上以至少部分地填充凹部「R」。
參考圖2D，(例如)藉由一化學機械平坦化(CMP)程序而移除沈積於第一結構204之頂部表面上之WSiX材料212之一部分，且因此曝露 填充至凹部「R」中之WSiX材料212之一部分。
參考圖2E，一第二堆疊結構224形成於第一堆疊結構204之頂部表面及WSiX材料212之所曝露部分上。第二堆疊結構224包括介電材料(例如，氧化矽或TEOS)204A與多晶矽204B之第二複數個交替疊層。
參考圖2F，至少一個第二開口206B蝕刻(例如，藉由一濕式或乾式蝕刻程序)至第二堆疊結構224中以曝露形成於第一堆疊結構204之第一開口206A(如圖2A中所展示)中之WSiX材料212之一部分。第二開口206B可具有一柱形狀。第二開口206B可具有一高縱橫比。舉例而言，第二開口206B可具有大於2微米之一深度及小於70奈米之一直徑。
在填充第二開口206B之前，一第二隔離襯裡208B可形成於第二開口206B之一內側壁上。在某些實施例中，第二隔離襯裡208B可包括氧化物材料或氮化物材料。
在此之後，將多晶矽沈積至第二開口206B中以形成一第二多晶矽通道210B。因此，第二開口206B與WSiX材料212接觸。在某些實施例中，使用多晶矽來至少部分地填充第二開口206B以形成第二多晶矽通道210B。
因此，WSiX材料212在深處嵌入至第二開口206B中且嵌入於第一多晶矽通道210A之頂部上，且可在3D半導體裝置200之操作期間電接觸第一多晶矽通道210A及第二多晶矽通道210B兩者。在製作3D半導體裝置200之程序期間，WSiX材料212可充當一蝕刻著陸層以控制(例如，以停止)進一步蝕刻至第一多晶矽通道210A中，且因此亦防止進一步蝕刻至在下方且毗鄰於第一多晶矽通道210A的基板202中。
圖3係根據本發明之一實施例之圖解說明製作一半導體裝置之一方法300之一流程圖。
現在參考圖2A至圖2D及圖3，可見，在302處，於一基板202上形成一第一堆疊結構204。第一結構204包括介電材料204A與多晶矽204B之第一複數個交替疊層。
第一堆疊結構204亦包括延伸至毗鄰基板202之一位準之至少一個第一開口206A。可(例如)藉由一濕式或乾式蝕刻程序來形成至少一個第一開口206A。
至少一個第一開口206A包括可藉由將多晶矽沈積於第一開口206A之一下部部分內來形成之一第一多晶矽通道210A。至少一個第一開口206A亦包括可藉由將WSiX沈積於第一開口206A之一上部部分內而形成的WSiX材料212。因此，WSiX材料212接觸第一多晶矽通道210A。
在某些實施例中，至少一個第一開口206A可包括(例如)藉由一原位蒸汽產生(ISSG)程序而形成於第一開口206A之一內側壁上之一第一隔離襯裡208A。在一項實施例中，藉由一高溫氧化(HTO)程序來形成第一隔離襯裡208A。舉例而言，在約600℃或大於600℃及約900℃或小於900℃之一溫度及約100毫托或大於100毫托及約500毫托或小於500毫托之一壓力下，使用一氧化二氮(N2O)及二氯矽烷(SiH2Cl2)氣體，藉由低壓化學汽相沈積(LPCVD)來形成HTO。
在304處，在第一堆疊結構204及WSiX材料212上形成一第二堆疊結構224，WSiX材料212沈積至第一堆疊結構204中之第一開口206A之一上部部分中。亦參考圖2E，第二堆疊結構224包括介電材料204A與多晶矽204B之第二複數個交替疊層。
在306處，在第二堆疊結構224中形成至少一個第二開口206B以曝露沈積至第一堆疊結構204之至少一個第一開口206A中之WSiX材料212之一部分。(亦參考圖2F)。可(例如)藉由一濕式或乾式蝕刻程序而形成至少一個第二開口206B。
在308處，藉由將多晶矽沈積於第二開口206B中而形成一第二多晶矽通道210B，且第二多晶矽通道210B因此與WSiX材料212接觸地放置。在某些實施例中，藉由用多晶矽至少部分地填充第二開口206B而形成第二多晶矽通道210B。在某些實施例中，在將多晶矽沈積至第二開口206B中以形成第二多晶矽通道210B之前，一第二隔離襯裡208藉由一ISSG程序而形成於第二開口206B之一內側壁上。
因此，WSiX材料212與第一多晶矽通道210A及第二多晶矽通道210B兩者電接觸，且可充當一蝕刻著陸層以在製作半導體裝置100之程序期間停止進一步蝕刻。
雖然，本文中闡述若干項實施例，但此等實施例並不意欲為窮盡性的。儘管本文中已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，目的在於達成相同目的之任何配置可替代所展示之特定實施例。本申請案意欲涵蓋本發明之任何改動形式及變化形式。應理解，上述說明意欲為說明性而非限制性。研究上述說明後，熟習此項技術者旋即將明瞭上述實施例之組合及其他實施例。
提供本發明之摘要以符合37 C.F.R.§ 1.72(b)，其需要允許讀者快速斷定技術性發明之性質之一摘要。在理解本發明摘要將不用於解釋或限制申請專利範圍之情況下提交本發明摘要。另外，在上述實施方式中，可見，出於精簡揭示內容之目的而將各種特徵一起聚集於一單項實施例中。揭示內容之此方法不應解釋為限制申請專利範圍。因此，特此將以下申請專利範圍併入至實施方式中，其中每一請求項獨立地作為一單獨實施例。
100‧‧‧半導體裝置/裝置
102‧‧‧基板
104‧‧‧堆疊結構
104A‧‧‧介電材料
104B‧‧‧多晶矽
106‧‧‧開口
108‧‧‧隔離襯裡
110A‧‧‧第一多晶矽通道/通道
110B‧‧‧第二多晶矽通道
112‧‧‧鎢及矽化鎢材料

Claims (25)

  1. 一種半導體裝置，其包含：一堆疊結構，其在一基板上方，該堆疊結構包括介電材料與導電材料之複數個交替疊層；一開口，其延伸至該堆疊結構中達毗鄰該基板之一位準；一第一多晶矽通道，其在毗鄰該基板之該開口之一下部部分中；及一第二多晶矽通道，其在該開口之一上部部分中；及WSiX材料，其在該開口中之該第一多晶矽通道與該第二多晶矽通道之間且與該第一多晶矽通道及該第二多晶矽通道接觸。
  2. 如請求項1之半導體裝置，其中該介電材料包含原矽酸四乙酯(TEOS)。
  3. 如請求項1之半導體裝置，其中該介電材料包含氧化矽。
  4. 如請求項1之半導體裝置，其中該開口具有一高縱橫比。
  5. 如請求項1之半導體裝置，其中該堆疊結構包括毗鄰該堆疊結構之一頂部表面的一個氮化物材料，該頂部表面與接近於該基板之該堆疊結構之一底部表面相對地定位。
  6. 如請求項1之半導體裝置，進一步包括該開口之一內側壁上之一隔離襯裡。
  7. 如請求項6之半導體裝置，其中該隔離襯裡包含氧化物材料。
  8. 如請求項6之半導體裝置，其中該隔離襯裡包含氮化物材料。
  9. 一種製作一半導體裝置之方法，其包含：在一基板上方形成一第一堆疊結構，該第一堆疊結構包括介電材料與導電材料之第一複數個交替疊層；在該第一堆疊結構中形成一第一開口達毗鄰該基板之一位準； 用多晶矽填充該第一開口以形成一第一多晶矽通道；移除該第一多晶矽通道之一上部部分以形成該第一開口中之一凹部；在該凹部中且與該第一多晶矽通道接觸地形成WSiX材料；在該第一堆疊結構及該WSiX材料上方形成一第二堆疊結構，該第二堆疊結構包括介電材料與導電材料之第二複數個交替疊層；在該第二堆疊結構中形成曝露該第一開口中之該凹部中之該WSiX材料之一部分之一第二開口，其中該WSiX材料作為一蝕刻著陸材料而控制進一步蝕刻；及用多晶矽填充該第二開口以形成與該WSiX接觸之一第二多晶矽通道。
  10. 如請求項9之方法，其中該WSiX材料導電地接觸該第一多晶矽通道及該第二多晶矽通道兩者。
  11. 如請求項9之方法，進一步包含在用多晶矽填充該第一開口以形成該第一多晶矽通道之前，在該第一開口之一內側壁上形成一第一隔離襯裡。
  12. 如請求項9之方法，進一步包含在用多晶矽填充該第二開口以形成該第二多晶矽通道之前，在該第二開口之一內側壁上形成一第二隔離襯裡。
  13. 如請求項9之方法，進一步包含在於該第一堆疊結構及該WSiX材料上方形成該第二堆疊結構之前，平坦化該第一堆疊結構及該WSiX材料以曝露該WSiX材料之該部分。
  14. 如請求項13之方法，其中平坦化該第一堆疊結構及該WSiX材料包含化學機械平坦化(CMP)該第一堆疊結構及該WSiX材料。
  15. 如請求項13之方法，其中藉由該平坦化來移除該第一堆疊結構 之一頂部表面上之該WSiX材料的一部分。
  16. 如請求項9之方法，其中該第二開口具有一高縱橫比。
  17. 如請求項9之方法，其中該第二開口經形成以具有大於2微米之一深度及小於70奈米之一寬度。
  18. 如請求項9之方法，其中在該凹部中形成該WSiX材料包含填充該凹部。
  19. 一種製作一半導體裝置之方法，其包含：在一基板上形成包括介電材料與多晶矽之第一複數個交替疊層之一第一堆疊結構，該第一堆疊結構包括延伸至毗鄰該基板之一位準之一第一開口，且該第一開口包括在其一下部部分內之一第一多晶矽通道及在其一上部部分內之WSiX材料，該WSiX材料接觸該第一多晶矽通道；在該第一堆疊結構及該WSiX材料上形成包括介電材料與多晶矽之第二複數個交替疊層之一第二堆疊結構；在該第二堆疊結構中形成一第二開口以曝露該第一堆疊結構之該第一開口中之該WSiX材料之一部分；及將多晶矽沈積於該第二開口中以形成與該WSiX材料接觸之一第二多晶矽通道。
  20. 如請求項19之方法，其中藉由一乾式或濕式蝕刻來形成該第一開口。
  21. 如請求項19之方法，其中藉由一乾式或濕式蝕刻來形成該第二開口。
  22. 如請求項19之方法，其中該沈積包含用該多晶矽填充該第二開口以形成該第二多晶矽通道。
  23. 如請求項19之方法，進一步包含藉由一原位蒸汽產生(ISSG)程序或HTO而在該第一開口之一內側壁上形成一第一隔離襯裡。
  24. 如請求項19之方法，進一步包含在將多晶矽沈積於該第二開口中以形成該第二多晶矽通道之前，藉由一ISSG程序或HTO而在該第二開口之一內側壁上形成一第二隔離襯裡。
  25. 一種記憶體裝置，其包含：一基板；及一堆疊結構，其在該基板上方，該堆疊結構包括介電材料與多晶矽之複數個交替疊層；及一開口，其延伸至該堆疊結構中達毗鄰該基板之一位準，該開口包括形成於毗鄰該基板之該開口之一下部部分中之一第一多晶矽通道及形成於該開口之一上部部分中之一第二多晶矽通道，其中該開口進一步包括在該開口中之該第一多晶矽通道與該第二多晶矽通道之間且與該第一多晶矽通道及該第二多晶矽通道接觸的WSiX材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799029B (zh) * 2021-12-23 2023-04-11 南亞科技股份有限公司 半導體裝置與其製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US8963156B2 (en) 2013-02-22 2015-02-24 Micron Technology, Inc. Semiconductor devices including WiSX
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9299767B1 (en) * 2014-09-26 2016-03-29 Intel Corporation Source-channel interaction in 3D circuit
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9773805B1 (en) * 2016-06-20 2017-09-26 Micron Technology, Inc. Integrated structures and methods of forming integrated structures
KR102653233B1 (ko) 2016-10-25 2024-03-29 삼성전자주식회사 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법
KR101914038B1 (ko) * 2017-02-02 2018-11-01 주식회사 에이치피에스피 3차원 플래시 메모리 소자의 제조방법
US10923493B2 (en) * 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
US10930658B2 (en) 2019-06-24 2021-02-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11152388B2 (en) 2019-10-15 2021-10-19 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11335694B2 (en) 2019-12-03 2022-05-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11276701B2 (en) 2020-02-11 2022-03-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11798811B2 (en) * 2020-06-26 2023-10-24 American Air Liquide, Inc. Iodine-containing fluorocarbon and hydrofluorocarbon compounds for etching semiconductor structures
US11545430B2 (en) * 2020-08-28 2023-01-03 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
US11996151B2 (en) * 2021-05-10 2024-05-28 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5948703A (en) 1998-06-08 1999-09-07 Advanced Micro Devices, Inc. Method of soft-landing gate etching to prevent gate oxide damage
KR100505456B1 (ko) 2002-11-27 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
KR100828030B1 (ko) * 2006-10-25 2008-05-08 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법
KR100780774B1 (ko) * 2006-11-07 2007-11-30 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자 및 그 제조방법
KR100838394B1 (ko) 2007-01-03 2008-06-13 주식회사 하이닉스반도체 하드마스크층을 이용한 반도체소자의 식각 방법
DE102007009913B4 (de) * 2007-02-28 2012-10-18 Advanced Micro Devices, Inc. Plasmaätzprozess mit hoher Ausbeute für Zwischenschichtdielektrika
JP2009224468A (ja) 2008-03-14 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置
US7838341B2 (en) * 2008-03-14 2010-11-23 Ovonyx, Inc. Self-aligned memory cells and method for forming
JP2010135672A (ja) 2008-12-08 2010-06-17 Toshiba Corp 半導体記憶装置の製造方法
KR101078732B1 (ko) 2009-06-24 2011-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20110003041A (ko) 2009-07-03 2011-01-11 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 장치 및 및 그 제조방법
JP2011035228A (ja) 2009-08-04 2011-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101062849B1 (ko) * 2009-10-30 2011-09-07 주식회사 하이닉스반도체 반도체 장치 및 그 제조 방법
US9397093B2 (en) * 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
KR20130005434A (ko) 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자
US8963156B2 (en) 2013-02-22 2015-02-24 Micron Technology, Inc. Semiconductor devices including WiSX

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799029B (zh) * 2021-12-23 2023-04-11 南亞科技股份有限公司 半導體裝置與其製造方法

Also Published As

Publication number Publication date
US20140239303A1 (en) 2014-08-28
US20150162246A1 (en) 2015-06-11
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