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CN105074924B - 包含wisx的半导体装置及其制造方法 - Google Patents

包含wisx的半导体装置及其制造方法 Download PDF

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CN105074924B CN201480009947.7A CN201480009947A CN105074924B CN 105074924 B CN105074924 B CN 105074924B CN 201480009947 A CN201480009947 A CN 201480009947A CN 105074924 B CN105074924 B CN 105074924B
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Abstract

一些实施例包含一种半导体装置，其具有形成于衬底上的包含电介质材料与多晶硅的多个交替叠层的堆叠结构。此半导体装置可进一步包含：至少一个开口，其具有高纵横比且延伸到所述堆叠结构中达邻近所述衬底的水平；第一多晶硅沟道，其形成于所述开口的邻近所述衬底的下部部分中；第二多晶硅沟道，其形成于所述开口的上部部分中；及WSiX材料，其安置于所述开口中介于所述第一多晶硅沟道与所述第二多晶硅沟道之间。所述WSiX材料邻近于所述衬底且可用作蚀刻着陆层及用以接触所述开口中的所述第一多晶硅沟道及所述第二多晶硅沟道两者的导电触点。其它实施例包含制作半导体装置的方法。

Description

包含WISX的半导体装置及其制造方法
优先权申请案
本申请案主张2013年2月22日提出申请的序列号为13/774,599的美国申请案的优先权权益，所述美国申请案以全文引用的方式并入本文中。
背景技术
随着半导体工业的发展，三维(3D)半导体装置被广泛地探讨。然而，包含多个经堆叠叠层(例如，层)及延伸到所述叠层中的高纵横比开口(例如，孔)的3D半导体装置的结构以及制造此类3D半导体装置的技术呈现一些实施挑战。
附图说明
图1是图解说明根据本发明的一实施例的3D半导体装置的一部分的横截面图。
图2A到2F是图解说明根据本发明的一实施例的制作3D半导体装置的技术的实例的横截面图。
图3是图解说明根据本发明的一实施例的制作3D半导体装置的过程的流程图。
具体实施方式
在实施例的以下详细说明中，参考形成本文的一部分且其中以图解方式展示其中可实践本发明的实施例的特定说明性实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本文中所呈现的实施例的范围的情况下做出逻辑、机械及电改变。
近年来，3D半导体装置(例如，3D NAND存储器装置)因严峻的规模挑战而开始使用。然而，包含经堆叠叠层及延伸到所述经堆叠叠层中的高纵横比开口的3D半导体装置强加对3D半导体装置的结构及形成3D半导体装置的技术两者的挑战。
关于3D半导体装置的形成的一个问题是控制蚀刻着陆。当制造3D半导体装置时，用作经堆叠叠层中的蚀刻着陆层的材料(例如，膜)可能不能有效地停止进一步蚀刻。所述蚀刻着陆层可能太容易被蚀穿(例如，通过原位蚀刻)。另一方面，蚀刻着陆层在蚀刻过程之后可能难以移除，且因此可能不利地影响触点(例如，插塞)的形成。另外，蚀刻着陆层可变成势垒，其可阻碍(例如)3D半导体装置中的多沟道之间的导电接触。
如本文件中所使用的术语“水平面”定义为平行于衬底(例如，晶片或裸片)的常规平面或表面的平面，而不管衬底的定向如何。术语“垂直”是指垂直于如上文所定义的水平面的方向。例如“在……上”、“在……上方”及“在……下方”的介词是相对于衬底的顶部表面上的常规平面或表面而定义，而不管衬底的定向如何。
在本文中所描述的实施例中，“钨及硅化钨”(WSiX)材料可用作用于形成3D半导体装置的蚀刻着陆层。3D半导体装置可包含电介质材料(例如，氧化物)与导电材料(例如，经导电掺杂多晶硅)的经堆叠多个交替叠层及延伸到所述经堆叠多个交替叠层中的高纵横比开口。WSiX材料还可用作导电触点(例如，导电插塞)以提供经堆叠多个交替叠层内的多晶硅沟道之间的电接触。
图1图解说明根据本发明的一实施例的形成于衬底102上方(例如，其上)的半导体装置100的一部分。
半导体装置100包含形成于衬底102上方的堆叠结构104。堆叠结构104包含电介质材料104A与多晶硅104B的多个交替水平叠层(例如，叠层)。在一些实施例中，电介质材料104A可包含(例如)氧化硅或原硅酸四乙酯(TEOS)。
半导体装置100还包含延伸到堆叠结构104中达邻近于衬底102的水平的至少一个垂直开口(例如，开口106)。开口106可呈柱形状且具有高纵横比。开口的纵横比定义为所述开口的深度与所述开口的直径的比率。举例来说，开口106的深度(例如，长度)可为约2μm，且开口106的直径可为约60nm到100nm。在一些实施例中，开口106可具有形成(例如，沉积)于开口106的内侧壁上的隔离衬里108。因此，所述开口的高纵横比可(例如)介于约20与33之间。在一些实施例中，隔离衬里108可包含氧化物材料或氮化物材料。
半导体装置100进一步包含：第一多晶硅沟道110A，其形成于开口106的邻近于衬底102的下部部分中；第二多晶硅沟道110B，其形成于开口106的上部部分中；及WSiX材料112，其形成于开口106中介于第一多晶硅沟道110A与第二多晶硅沟道110B之间。
WSiX材料112可在深处(例如，到大于2微米的深度)形成(例如，通过沉积过程)于开口106中。邻近于沟道110A的WSiX材料112可充当蚀刻着陆层以在形成装置100的过程期间停止进一步蚀刻，且还可充当导电触点以在装置100正操作时提供开口106中的第一多晶硅沟道110A与第二多晶硅沟道110B之间的电接触。
在一些实施例中，堆叠结构104可包含邻近于堆叠结构104的顶部表面的氮化物材料。堆叠结构104的顶部表面与堆叠结构104的底部表面相对地定位，其中堆叠结构104的底部表面接近于衬底102。
在一些实施例中，如上文所描述的半导体装置100可为存储器装置。举例来说，存储器装置可包括衬底及形成于所述衬底上的堆叠结构。所述堆叠结构可包含电介质材料与多晶硅的多个交替叠层。半导体装置还可包括延伸到堆叠结构中达邻近衬底的水平的至少一个开口。所述开口可包含：第一多晶硅沟道，其形成于所述开口的邻近衬底的下部部分中；第二多晶硅沟道，其形成于所述开口的上部部分中；及WSiX材料，其安置于所述开口中介于第一多晶硅沟道与第二多晶硅沟道之间作为导电触点以接触所述开口中的第一多晶硅沟道及第二多晶硅沟道两者。
图2A到2F是图解说明根据本发明的实施例的制作半导体装置200的技术的实例的横截面图。
最初参考图2A，第一堆叠结构204形成于衬底202上。第一堆叠结构204可包含电介质材料204A与多晶硅204B的第一多个交替叠层，所述交替叠层在衬底202上方水平延伸。在一些实施例中，电介质材料204A可包含(例如)氧化硅或TEOS。
至少一个第一开口206A垂直形成(例如，通过湿式或干式蚀刻)达第一堆叠结构204中到邻近于衬底202的水平。
在填充第一开口206A之前，第一隔离衬里208可形成于第一开口206A的内侧壁上。在一些实施例中，第一隔离衬里208可包含氧化物材料或氮化物材料。
第一多晶硅沟道210A可通过将多晶硅沉积于第一多晶硅沟道210A中而形成于第一开口206A中。在一些实施例中，第一多晶硅沟道210A可通过使用多晶硅来至少部分地填充第一开口206A而形成于第一开口206A中。
参考图2B，移除(例如，通过湿式或干式蚀刻过程)第一开口206A中的第一多晶硅沟道210A的上部部分以形成凹部“R”。
参考图2C，WSiX材料212沉积于第一堆叠结构204的顶部表面上以至少部分地填充凹部“R”。
参考图2D，(例如)通过化学机械平面化(CMP)过程而移除WSiX材料212的沉积于第一结构204的顶部表面上的一部分，且因此暴露WSiX材料212的填充到凹部“R”中的一部分。
参考图2E，第二堆叠结构224形成于第一堆叠结构204的顶部表面及WSiX材料212的所暴露部分上。第二堆叠结构224包含电介质材料(例如，氧化硅或TEOS)204A与多晶硅204B的第二多个交替叠层。
参考图2F，至少一个第二开口206B蚀刻(例如，通过湿式或干式蚀刻过程)到第二堆叠结构224中以暴露WSiX材料212的形成于第一堆叠结构204的第一开口206A(如图2A中所展示)中的一部分。第二开口206B可具有柱形状。第二开口206B可具有高纵横比。举例来说，第二开口206B可具有大于2微米的深度及小于70纳米的直径。
在填充第二开口206B之前，第二隔离衬里208B可形成于第二开口206B的内侧壁上。在一些实施例中，第二隔离衬里208B可包含氧化物材料或氮化物材料。
在此之后，将多晶硅沉积到第二开口206B中以形成第二多晶硅沟道210B。因此，第二开口206B与WSiX材料212接触。在一些实施例中，使用多晶硅来至少部分地填充第二开口206B以形成第二多晶硅沟道210B。
因此，WSiX材料212在深处嵌入到第二开口206B中且嵌入于第一多晶硅沟道210A的顶部上，且可在3D半导体装置200的操作期间电接触第一多晶硅沟道210A及第二多晶硅沟道210B两者。在制作3D半导体装置200的过程期间，WSiX材料212可充当蚀刻着陆层以控制(例如，以停止)进一步蚀刻到第一多晶硅沟道210A中，且因此还防止进一步蚀刻到在下方且邻近于第一多晶硅沟道210A的衬底202中。
图3是图解说明根据本发明的实施例的制作半导体装置的方法300的流程图。
现在参考图2A到2D及3，可见，在302处，在衬底202上形成第一堆叠结构204。第一结构204包含电介质材料204A与多晶硅204B的第一多个交替叠层。
第一堆叠结构204还包含延伸到邻近衬底202的水平的至少一个第一开口206A。可(例如)通过湿式或干式蚀刻过程而形成至少一个第一开口206A。
至少一个第一开口206A包含可通过将多晶硅沉积于第一开口206A的下部部分内而形成的第一多晶硅沟道210A。至少一个第一开口206A还包含可通过将WSiX沉积于第一开口206A的上部部分内而形成的WSiX材料212。因此，WSiX材料212接触第一多晶硅沟道210A。
在一些实施例中，至少一个第一开口206A可包含(例如)通过原位蒸汽产生(ISSG)过程而形成于第一开口206A的内侧壁上的第一隔离衬里208A。在一个实施例中，通过高温氧化(HTO)过程而形成第一隔离衬里208A。举例来说，HTO在约600℃或大于600℃及约900℃或小于900℃的温度以及约100毫托或大于100毫托及约500毫托或小于500毫托的压力下使用氧化氮(N2O)及二氯甲硅烷(SiH2Cl2)气体通过低压化学气相沉积(LPCVD)而形成。
在304处，在第一堆叠结构204及WSiX材料212上形成第二堆叠结构224，WSiX材料212沉积到第一堆叠结构204中的第一开口206A的上部部分中。还参考图2E，第二堆叠结构224包含电介质材料204A与多晶硅204B的第二多个交替叠层。
在306处，在第二堆叠结构224中形成至少一个第二开口206B以暴露WSiX材料212的沉积到第一堆叠结构204的至少一个第一开口206A中的一部分。(还参考图2F)。可(例如)通过湿式或干式蚀刻过程而形成至少一个第二开口206B。
在308处，通过将多晶硅沉积于第二开口206B中而形成第二多晶硅沟道210B，且第二多晶硅沟道210B因此与WSiX材料212接触地放置。在一些实施例中，通过用多晶硅至少部分地填充第二开口206B而形成第二多晶硅沟道210B。在一些实施例中，在将多晶硅沉积到第二开口206B中以形成第二多晶硅沟道210B之前，通过ISSG过程而在第二开口206B的内侧壁上形成第二隔离衬里208。
因此，WSiX材料212与第一多晶硅沟道210A及第二多晶硅沟道210B两者电接触，且可充当蚀刻着陆层以在制作半导体装置100的过程期间停止进一步蚀刻。
尽管，本文中描述若干个实施例，但这些实施例并不打算为穷尽性的。虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置可替代所展示的特定实施例。本申请案打算涵盖本发明的任何更改及变化形式。应理解，上述说明打算为说明性而非限制性。研究上述说明后，所属领域的技术人员将明了上述实施例的组合及其它实施例。

Claims (29)

1.一种半导体装置，其包括：
堆叠结构，其在衬底上方，所述堆叠结构包含电介质材料与导电材料的多个交替叠层；
开口，其延伸到所述堆叠结构中达邻近所述衬底的水平；
第一多晶硅沟道，其在所述开口的邻近所述衬底的下部部分中；及第二多晶硅沟道，其在所述开口的上部部分中；及
WSiX材料，其在所述开口中介于所述第一多晶硅沟道与所述第二多晶硅沟道之间且与所述第一多晶硅沟道及所述第二多晶硅沟道接触，并将所述第一多晶硅沟道与所述第二多晶硅沟道在物理位置上完全分离。
2.根据权利要求1所述的半导体装置，其中所述电介质材料包括原硅酸四乙酯TEOS。
3.根据权利要求1所述的半导体装置，其中所述电介质材料包括氧化硅。
4.根据权利要求1所述的半导体装置，其中所述开口具有高纵横比。
5.根据权利要求1所述的半导体装置，其进一步包含所述开口的内侧壁上的隔离衬里。
6.根据权利要求5所述的半导体装置，其中所述隔离衬里包括氧化物材料。
7.根据权利要求5所述的半导体装置，其中所述隔离衬里包括氮化物材料。
8.一种半导体装置，其包含：
堆叠结构，其在衬底上方，所述堆叠结构包含电介质材料与导电材料的多个交替叠层；
开口，其延伸到所述堆叠结构中达邻近所述衬底的水平；
第一多晶硅沟道，其在所述开口的邻近所述衬底的下部部分中；及第二多晶硅沟道，其在所述开口的上部部分中；及
WSiX材料，其在所述开口中介于所述第一多晶硅沟道与所述第二多晶硅沟道之间且与所述第一多晶硅沟道及所述第二多晶硅沟道接触，所述堆叠结构包含邻近所述堆叠结构的顶部表面的氮化物材料，所述顶部表面与所述堆叠结构的接近于所述衬底的底部表面相对地定位。
9.一种制作半导体装置的方法，其包括：
在衬底上方形成第一堆叠结构，所述第一堆叠结构包含电介质材料与导电材料的第一多个交替叠层；
在所述第一堆叠结构中形成第一开口达邻近所述衬底的水平；
用多晶硅填充所述第一开口以形成第一多晶硅沟道；
移除所述第一多晶硅沟道的上部部分以形成所述第一开口中的凹部；
在所述凹部中且与所述第一多晶硅沟道接触地形成WSiX材料；
在所述第一堆叠结构及所述WSiX材料上方形成第二堆叠结构，所述第二堆叠结构包含电介质材料与导电材料的第二多个交替叠层；
在所述第二堆叠结构中形成暴露所述WSiX材料的在所述第一开口中的所述凹部中的一部分的第二开口，其中所述WSiX材料作为蚀刻着陆材料而控制进一步蚀刻；及
用多晶硅填充所述第二开口以形成与所述WSiX接触的第二多晶硅沟道。
10.根据权利要求9所述的方法，其中所述WSiX材料将所述第一多晶硅沟道与所述第二多晶硅沟道在物理位置上完全分离。
11.根据权利要求9所述的方法，其中所述电介质材料包括原硅酸四乙酯TEOS。
12.根据权利要求9所述的方法，其中所述电介质材料包括氧化硅。
13.根据权利要求9所述的方法，其中所述WSiX材料导电地接触所述第一多晶硅沟道及所述第二多晶硅沟道两者。
14.根据权利要求9所述的方法，其进一步包括在用多晶硅填充所述第一开口以形成所述第一多晶硅沟道之前在所述第一开口的内侧壁上形成第一隔离衬里。
15.根据权利要求9所述的方法，其进一步包括在用多晶硅填充所述第二开口以形成所述第二多晶硅沟道之前在所述第二开口的内侧壁上形成第二隔离衬里。
16.根据权利要求9所述的方法，其进一步包括在于所述第一堆叠结构及所述WSiX材料上方形成所述第二堆叠结构之前将所述第一堆叠结构及所述WSiX材料平面化以暴露所述WSiX材料的所述部分。
17.根据权利要求16所述的方法，其中所述第一堆叠结构及所述WSiX材料的平面化包括通过使用化学机械平面化CMP来平面化所述第一堆叠结构及所述WSiX材料。
18.根据权利要求17所述的方法，其中通过所述CMP而移除所述WSiX材料的在所述第一堆叠结构的顶部表面上的一部分。
19.根据权利要求9所述的方法，其中所述第二开口具有高纵横比。
20.根据权利要求9所述的方法，其中所述第二开口经形成为具有大于2微米的深度及小于70纳米的宽度。
21.根据权利要求9所述的方法，其中在所述凹部中形成所述WSiX材料包括填充所述凹部。
22.一种制作半导体装置的方法，其包括：
在衬底上形成包含电介质材料与多晶硅的第一多个交替叠层的第一堆叠结构，所述第一堆叠结构包含延伸到邻近所述衬底的水平的第一开口，且所述第一开口包含在其下部部分内的第一多晶硅沟道及在其上部部分内的WSiX材料，所述WSiX材料接触所述第一多晶硅沟道；
在所述第一堆叠结构及所述WSiX材料上形成包含电介质材料与多晶硅的第二多个交替叠层的第二堆叠结构；
在所述第二堆叠结构中形成第二开口以暴露所述WSiX材料的在所述第一堆叠结构的所述第一开口中的一部分；及
将多晶硅沉积于所述第二开口中以形成与所述WSiX材料接触的第二多晶硅沟道。
23.根据权利要求22所述的方法，其中通过干式或湿式蚀刻而形成所述第一开口。
24.根据权利要求22所述的方法，其中通过干式或湿式蚀刻而形成所述第二开口。
25.根据权利要求22所述的方法，其中所述沉积包括用所述多晶硅填充所述第二开口以形成所述第二多晶硅沟道。
26.根据权利要求22所述的方法，其进一步包括通过原位蒸汽产生ISSG过程或高温氧化HTO过程而在所述第一开口的内侧壁上形成第一隔离衬里。
27.根据权利要求22所述的方法，其进一步包括在将多晶硅沉积于所述第二开口中以形成所述第二多晶硅沟道之前通过ISSG过程或HTO过程而在所述第二开口的内侧壁上形成第二隔离衬里。
28.根据权利要求22所述的方法，其中所述WSiX材料将所述第一多晶硅沟道与所述第二多晶硅沟道在物理位置上完全分离。
29.一种存储器装置，其包括：
衬底；及
堆叠结构，其在所述衬底上方，所述堆叠结构包含电介质材料与多晶硅的多个交替叠层；及开口，其延伸到所述堆叠结构中达邻近所述衬底的水平，所述开口包含形成于所述开口的邻近所述衬底的下部部分中的第一多晶硅沟道及形成于所述开口的上部部分中的第二多晶硅沟道，
其中所述开口进一步包含在所述开口中介于所述第一多晶硅沟道与所述第二多晶硅沟道之间且与所述第一多晶硅沟道及所述第二多晶硅沟道接触的WSiX材料，并将所述第一多晶硅沟道与所述第二多晶硅沟道在物理位置上完全分离。
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