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TW201436404A - 提供用於電路之暫態事件保護的方法及設備 - Google Patents

提供用於電路之暫態事件保護的方法及設備 Download PDF

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TW201436404A
TW201436404A TW103108642A TW103108642A TW201436404A TW 201436404 A TW201436404 A TW 201436404A TW 103108642 A TW103108642 A TW 103108642A TW 103108642 A TW103108642 A TW 103108642A TW 201436404 A TW201436404 A TW 201436404A
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Taiwan
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circuit
voltage
power supply
signal node
node
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TW103108642A
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TWI619323B (zh
Inventor
Fong Shi
Original Assignee
Boeing Co
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Publication date
Application filed by Boeing Co filed Critical Boeing Co
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Abstract

揭示提供電路暫態事件防護的方法及設備。一範例設備包含一第一箝位電路。第一電源電路提供一第一參考電壓。因應造成一信號節點之一電壓低於一第二參考電壓之一暫態，第一箝位電路將能量從該信號節點導入第一電源電路。該設備亦包含一第二箝位電路。第二箝位電路包含一電晶體。電晶體之一集極端被防止具有一低於該第二參考電壓之電壓。一第二電源電路提供該第二參考電壓，其低於該第一參考電壓。因應造成該信號節點之電壓高於第一參考電壓之一暫態，第二箝位電路將能量從該信號節點導入第二電源電路。

Description

提供用於電路之暫態事件保護的方法及設備
本發明係有關於電路之暫態事件防護，特別是關於提供電路之暫態事件防護的方法及設備。
航太環境對於電子元件提出挑戰性的情境。舉例而言，積體電路與底層基板之間的電性及機械性互連可能在暴露至溼氣、溫度循環變化、及/或振動之後失效。金屬腐蝕、銲料潛變、材料疲勞、以及金屬間之組成亦是電子系統之中互連失效的知名原因。此外，在某些系統之中，互連失效可能造成電路中令人不悅的現象，諸如信號串擾(signal crosstalk)。
在一此種系統之中，某些互連失效可能由於循環電流(circulating current)經由靜電放電防護電路流入信號線而造成信號串擾。因此，其仍需要一種在一互連失效事件中降低或排除循環電流之流動的靜電放電防護電路。
一種揭示之範例設備包含一第一接面隔離箝位電路(junction isolated clamp circuit)，耦接於一第一電源電路與一信號節點之間，該第一電源電路用以提供一第一參考電壓，且該第一箝位電路因應一個造成一位於 該信號節點之電壓小於一第二參考電壓之暫態事件而將能量從該信號節點導入該第一電源電路，以及一第二接面隔離箝位電路，耦接於一第二電源電路與該信號節點之間，該第二接面隔離箝位電路包含至少一接面隔離電晶體，該接面隔離電晶體之一集極端被防止具有一低於該第二參考電壓之電壓，該第二電源電路用以提供該第二參考電壓，該第二參考電壓係一低於該第一參考電壓之電壓，且該第二箝位電路因應一個造成該位於該信號節點之電壓高於該第一參考電壓之暫態事件而將能量從該信號節點導入該第二電源電路。
一種揭示之範例方法包含利用一處理器識別一電路設計資料檔案中電性耦接於一信號節點與一第一電源供應節點之間之一第一電路，該第一電源供應節點關聯一第一參考電壓；利用該處理器識別該電路設計資料檔案中電性耦接於該信號節點與一第二電源供應節點之間之一第二電路，該第一參考電壓高於關聯該第二電源供應節點之一第二參考電壓；利用該處理器判定該第二電路之中的任何集極端是否可以具有一低於該第二參考電壓之施加電壓；以及當該第二電路之中的該等集極端之任一者能夠具有一低於該第二參考電壓的電壓之時，記錄一事件。
其亦揭示一種設備，包含：一第一接面隔離箝位電路，耦接於一第一電源電路與一信號節點之間，該第一電源電路用以提供一第一參考電壓，且該第一箝位電路因應一個造成一位於該信號節點之電壓小於一第二參考電壓之暫態事件而將能量從該信號節點導入該第一電源電路，以及一第二接面隔離箝位電路，耦接於一第二電源電路與該信號節點之間，該第二接面隔離箝位電路包含至少一接面隔離電晶體，該接面隔離電晶體 之一集極端被防止具有一低於該第二參考電壓之電壓，該第二電源電路用以提供該第二參考電壓，該第二參考電壓係一低於該第一參考電壓之電壓，且該第二箝位電路因應一個造成該位於該信號節點之電壓高於該第一參考電壓之暫態事件而將能量從該信號節點導入該第二電源電路。
第二箝位電路可以包含複數個電晶體，且該第二箝位電路用以防止該等電晶體之各別集極端具有小於該第二參考電壓之各別電壓。
當第二電源電路斷離一電源供應之時，第二箝位電路中之電晶體之集極端可以被防止具有小於該第二參考電壓之電壓。
當第二電源電路斷離一電源供應之時，第二接面隔離箝位電路可用以降低該信號節點處之信號串擾。
該第二箝位電路可以包含；一第一電晶體，在該信號節點與該第二電源電路之間具有一逆向偏壓；一第二電晶體，在該信號節點與該第二電源電路之間具有一順向偏壓，當位於該信號節點之一暫態電壓大於該第一電晶體之一逆向偏壓與該第二電晶體之一順向偏壓之一總和之時，該第二箝位電路將能量從該信號節點導入該第二電源電路；以及一二極體，使該第一或第二電晶體的其中至少一者之一集極端與該信號節點之該暫態電壓隔離。
該第一與第二電晶體之各別基極端可以電性連接，且該第二箝位電路另包含一電阻以提供一電阻性路徑，該電阻性路徑在該第一及第二電晶體的基極端與該第二電源電路之間具有至少一門檻電阻。
該第二箝位電路可以包含：一第一電晶體，具有從該信號節點到該第二電源電路之一第一p-n接面之一逆向偏壓且具有一集極端；以及 一第二電晶體，具有從該信號節點到該第二電源電路之一第一p-n接面之一順向偏壓且具有一集極端，該第一及第二電晶體之集極端被電性連接，該第二箝位電路用以防止該等集極端具有小於該第二參考電壓之電壓，且當位於該信號節點之一暫態電壓大於該逆向偏壓與該順向偏壓之一總和之時，該第二箝位電路將能量從該信號節點導入該第二電源電路。
該第一與第二箝位電路可以包含一積體電路，該積體電路電性連接至該第二電源電路。
該第二箝位電路可以包含：一第一積體電路部分，此第一積體電路部分包含位於一第一p型井區內之一第一n+型摻雜端與一第一p+型摻雜端、以及位於一第一n型井區內之一第二n+型摻雜端；以及一第二積體電路部分，此第二積體電路部分包含位於一第二p型井區內之一第三n+型摻雜端與一p+型摻雜端、以及位於一第二n型井區內之一第四n+型摻雜端。
該第一積體電路部分可以包含一第一深n型井區且該第二積體電路部分包含一第二深n型井區，該第一及第二深n型井區用以提供接面隔離。
該第二箝位電路可以包含：一第一積體電路部分，此第一積體電路部分包含位於一第一p型摻雜部分內之一第一n+型摻雜端以及毗鄰該第一p型摻雜部分之一第二n+型摻雜端；以及一第二積體電路部分，此第二積體電路部分包含位於一第二p型摻雜部分內之一第三n+型摻雜端以及一第四n+型摻雜端。
第二積體電路部分可以另包含一n型磊晶層(n-epitaxy layer)，該n型磊晶層的一部分分隔該第四n+型摻雜端與該第二p型摻雜部分。
其亦揭示一種方法，包含：利用一處理器識別一電路設計資料檔案中電性耦接於一信號節點與一第一電源供應節點之間之一第一電路，該第一電源供應節點關聯一第一參考電壓；利用該處理器識別該電路設計資料檔案中電性耦接於該信號節點與一第二電源供應節點之間之一第二電路，該第一參考電壓高於關聯該第二電源供應節點之一第二參考電壓；利用該處理器判定該第二電路之中的任何集極端是否可以具有一低於該第二參考電壓之施加電壓；以及當該第二電路之中的該等集極端之任一者能夠具有一低於該第二參考電壓的電壓之時，記錄一事件。
該方法可以另包含：判定該信號節點在該第二電源供應節點未耦接至一電源供應之時是否遭受信號串擾；以及因應該信號節點在該第二電源供應節點未耦接至該電源供應之時遭受信號串擾之判定，記錄一第二事件。
該等集極端可以包含各別接面隔離電晶體之集極端。
該方法可以另包含，利用該處理器，判定該第二電路中之該等集極端之任一者是否因應施加至該信號節點之一暫態電壓而可以具有一低於該第二參考電壓之施加電壓。
該方法可以另包含，利用該處理器，判定該第二電路是否包含至少一順向偏壓基極-射極接面與一逆向偏壓基極-射極接面耦接於該信號節點與該第二電源供應節點之間；以及當該第二電路並未包含至少一順向偏壓基極-射極接面與一逆向偏壓基極-射極接面耦接於該信號節點與該 第二電源供應節點之間之時，記錄一事件。
判定任一集極端是否具有一低於該第二參考電壓之施加電壓可以包含模擬位於該信號節點處之一暫態事件所造成的結果電壓。
其亦揭示一種電腦可讀取儲存媒體，包含機器可讀取指令，當被執行之時，致使一處理器：識別一電路設計資料檔案中電性耦接於一信號節點與一第一電源供應節點之間之一第一電路，該第一電源供應節點關聯一第一參考電壓；識別該電路設計資料檔案中電性耦接於該信號節點與一第二電源供應節點之間之一第二電路，該第一參考電壓高於關聯該第二電源供應節點之一第二參考電壓；判定該第二電路之中的任何集極端是否可以具有一低於該第二參考電壓之施加電壓；以及當該第二電路之中的該等集極端之任一者能夠具有一低於該第二參考電壓的電壓之時，記錄一事件。
該等指令可以進一步致使該處理器：判定該信號節點在該第二電源供應節點未耦接至一電源供應之時是否遭受信號串擾；以及因應該信號節點在該第二電源供應節點未耦接至該電源供應之時遭受信號串擾之判定，記錄一第二事件。
該等集極端可以包含各別接面隔離電晶體之集極端。
該等指令可以進一步致使該處理器判定該第二電路中之該等集極端之任一者是否因應施加至該信號節點之一暫態電壓而可以具有一低於該第二參考電壓之施加電壓。
該等指令可以進一步致使該處理器：判定該第二電路是否包含至少一順向偏壓基極-射極接面與一逆向偏壓基極-射極接面耦接於該信 號節點與該第二電源供應節點之間；以及當該第二電路並未包含至少一順向偏壓基極-射極接面與一逆向偏壓基極-射極接面耦接於該信號節點與該第二電源供應節點之間之時，記錄一事件。
該等指令可以致使該處理器藉由模擬位於該信號節點處之一暫態事件所造成的結果電壓，判定任一集極端是否具有一低於該第二參考電壓之施加電壓。
所描述之特徵、功能、及優點可以獨立地在許多實施例之中實現或者可以結合於其他實施例之中，進一步細節可以參照以下說明及圖式看出。
100‧‧‧積體電路(IC)
102‧‧‧天線陣列
104‧‧‧上方電源電路
106‧‧‧下方電源電路
108‧‧‧電源供應
110‧‧‧時脈
112‧‧‧資料
114‧‧‧ESD防護電路
116‧‧‧ESD防護電路
118‧‧‧控制器
200‧‧‧箝位電路
201‧‧‧積體電路佈局
202‧‧‧箝位電路下方部分
204‧‧‧通訊線
206‧‧‧二極體
208‧‧‧電晶體
210‧‧‧電晶體
212‧‧‧電阻
214‧‧‧串擾信號
218‧‧‧箝位電路上方部分
220‧‧‧電晶體
222‧‧‧電晶體
224‧‧‧電阻
226‧‧‧限流電阻
228‧‧‧第一n+型摻雜端
230‧‧‧第二n+型摻雜端
232‧‧‧p型摻雜部分
234‧‧‧n型磊晶層
236‧‧‧n+型摻雜阻障層
238‧‧‧第一n+型摻雜端
240‧‧‧p型摻雜部分
242‧‧‧第二n+型摻雜端
244‧‧‧n型磊晶層
246‧‧‧n+型摻雜阻障層
248‧‧‧n+型摻雜部分
250‧‧‧接頭
252‧‧‧接頭
254‧‧‧n型磊晶層
256‧‧‧p型摻雜基板
258‧‧‧節點
300‧‧‧箝位電路
301‧‧‧積體電路佈局
302‧‧‧箝位電路下方部分
304‧‧‧通訊線
306‧‧‧電晶體
308‧‧‧電晶體
310‧‧‧箝位電路上方部分
312‧‧‧電晶體
314‧‧‧電晶體
316‧‧‧限流電阻
318‧‧‧n+型摻雜端
320‧‧‧p+型摻雜端
322‧‧‧p型井區
324‧‧‧n+型摻雜端
326‧‧‧n型井區
328‧‧‧深n型井區
330‧‧‧n+型摻雜端
332‧‧‧p+型摻雜端
334‧‧‧p型井區
336‧‧‧n+型摻雜端
338‧‧‧n型井區
340‧‧‧深n型井區
342‧‧‧p型摻雜基板
344‧‧‧節點
400‧‧‧箝位電路
401‧‧‧積體電路佈局
402‧‧‧箝位電路下方部分
404‧‧‧通訊線
406‧‧‧電晶體
408‧‧‧電晶體
410‧‧‧二極體
414‧‧‧串擾信號
416‧‧‧箝位電路上方部分
418‧‧‧電晶體
420‧‧‧電晶體
422‧‧‧限流電阻
424‧‧‧第一n+型摻雜端
426‧‧‧p型摻雜部分
428‧‧‧第二n+型摻雜端
430‧‧‧n型磊晶層
432‧‧‧n+型摻雜阻障層
434‧‧‧第一n+型摻雜端
436‧‧‧p型摻雜部分
438‧‧‧第二n+型摻雜端
440‧‧‧n型磊晶層440
442‧‧‧n+型摻雜阻障層
444‧‧‧p+型摻雜部分
446‧‧‧n型磊晶層
448‧‧‧n+型摻雜阻障層
450‧‧‧p型摻雜基板
452‧‧‧節點
454‧‧‧節點
500‧‧‧方法
502-518‧‧‧步驟
600‧‧‧方法
602-616‧‧‧步驟
700‧‧‧方法
702-714‧‧‧步驟
800‧‧‧平台
802‧‧‧框架
804‧‧‧系統
806‧‧‧內部
808‧‧‧推進系統
810‧‧‧電氣系統
812‧‧‧液壓系統
814‧‧‧環境系統
900‧‧‧處理器平台
912‧‧‧處理器
913‧‧‧記憶體
914‧‧‧記憶體
916‧‧‧記憶體
918‧‧‧匯流排
920‧‧‧介面電路
922‧‧‧輸入裝置
924‧‧‧輸出裝置
926‧‧‧網路
928‧‧‧大量儲存裝置
932‧‧‧編碼指令
圖1係一範例積體電路之一方塊圖。
圖2A係可被用以提供靜電放電防護之一範例箝位電路之一電路圖。
圖2B係一部分圖2A範例箝位電路之一範例積體電路佈局。
圖3A係可被用以提供靜電放電防護之一範例箝位電路之一電路圖。
圖3B係一部分圖3A範例箝位電路之一範例積體電路佈局。
圖4A係可被用以提供靜電放電防護之一範例箝位電路之一電路圖。
圖4B係一部分圖4A範例箝位電路之一範例積體電路佈局。
圖5係一流程圖，代表執行一電路設計規則檢查之一範例方法。
圖6係一流程圖，代表執行一電路設計規則檢查之另一範例方法。
圖7係一平台生產及服務方法之流程圖。
圖8係一平台之一方塊圖。
圖9係可被用以實施本文所述之方法及設備之一範例處理器平台之一方塊圖。
電子系統以及現代的航空電子次系統可以使用許多不同半導體製程技術之積體電路(IC)。典型的半導體製程技術包含雙載子(bipolar)、互補式金氧半導體(CMOS)、BiCMOS、砷化鎵(GaAs)、氮化鎵(GaN)、以及矽鍺(SiGe)。採用此等技術的IC之運作可能需要一或多個電源供應電路及/或者一或多個偏壓。舉例而言，一相控陣列(phased array)通訊天線系統可以包含數百個使用CMOS IC及/或GaAs IC的個別射頻電子模組。此一系統的正確運作可能需要多個直流(DC)電源供應(例如，多個電壓的能量源)。
本文揭示的範例方法及設備提供一IC之中諸如靜電放電之暫態電氣事件之防護。在已知的IC之中，不同通訊線(例如，時脈線、串列資料線、等等)之間的信號串擾可以是由一允許電流流通於不同信號線之間的靜電放電(ESD)防護電路(例如，在一失效互連的事件之中，諸如通往電源之互連)所引起。本文揭示的範例方法及設備降低或防止一IC內的循環電流造成信號串擾(例如，在一失效互連的事件之中，諸如通往電源之互連的失效)，同時提供防護使其免於暫態事件。本文揭示的範例方法及設備可以有助益性地使用於需要高可靠度之應用(例如，航太領域之應用)。此高可靠度應用之實例包含預定減輕因互連失效對於系統運作或功能之干擾(例如，防止在通訊線之間造成串擾)的應用。
此外，本文揭示的範例方法及設備提供針對代表電路佈局之資料檔案的電路設計規則檢查。範例方法及設備包含電路設計規則檢查以 核驗一IC佈局具備暫態防護及/或該IC未遭受信號串擾。
圖1係一範例IC 100之一方塊圖。圖1之範例IC 100提供電力及/或信號至一天線陣列102以供與遠端裝置之無線通訊。然而，圖1之範例IC 100係提出以供例示之用，其可以被修改或者置換一用以執行任何其他工作之IC。
上述之IC 100包含或者電性耦接至一上方電源電路104以及一下方電源電路106。該等上方及下方電源電路104、106提供源自一或多個電源供應108之上方(例如，Vdd)及下方參考電壓(例如，Vss)。例如，電源電路104、106可以依比例調整、平滑化、偏移、及/或以其他方式將電源供應108的電力(例如，12伏特直流電(VDC)、24VDC、等等)轉換成一個更適合IC 100中之電路的電壓(例如，±1.8VDC、±2.2VDC、等等)。例如，一GaAs IC可能需要相對於一共同接地端參考之一正電源供應與一負電源供應(例如，±5VDC)。相形之下，一CMOS IC可以僅需要相對於CMOS接地端參考之單一正電源供應。
圖1之IC 100包含時脈110及資料112之串列通訊線。通訊線110、112通訊式地耦接至一控制器118和天線陣列102。通訊線110、112選擇性地互連及/或斷開於天線陣列102處以傳送及/或接收信號。天線陣列102包含一互連矩陣，該互連矩陣包含信號線之列及行，通訊線110、112係信號線之一實例。
圖1之範例IC 100被裝載於一電路板或一元件基板之上。透過接合線、焊接接腳、及/或接觸墊上的銲錫凸塊，IC 100連接至電路板。若一介於電源供應108與下方電源電路106之間的互連因斷路而中斷(例 如，機械性地、熱致性地、化學性地或者電氣性地引發之故障)，則每一通訊線110、112上的信號可能疊加於其他線110、112的信號之上。信號串擾可能是循環電流通過IC 100的通訊線110、112之間的結果。此等流過IC內部電路之電流並未例示於圖1。此現象通常被稱為信號串擾。已知的ESD防護方法，諸如使用二極體及/或閘極接地之N型金氧半導體(NMOS)電晶體於通訊線110、112與電源電路104、106之間，並無法防護信號串擾(例如，在一互連失效的事件之中)。
範例IC 100包含ESD防護電路114、116以保護IC 100免於發生於範例通訊線110、112上的高電壓靜電放電。對比於已知的ESD防護方法，圖1的ESD防護電路114、116提供ESD防護並且亦降低或防止由IC 100內的循環電流所造成的串擾。例如，ESD防護電路114、116可以被設計以防止ESD防護電路114、116內的一或多個選定節點超過基於電源電路104、106所定義之一電壓範圍。
圖2A至4B例示可被用以實施圖1之ESD防護電路114、116的範例電路以及對應的IC佈局。然而，此等電路僅係提供做為例示，ESD防護電路114、116可能有許多其他的實施方式。
圖2A係可被用以提供ESD防護之一範例箝位電路200之一電路圖。圖2A之範例箝位電路200可以實施圖1之ESD防護電路114、116中的任一者以保護一通訊線(例如，通訊線110、112)及/或其他電路免於因一諸如ESD之暫態事件造成損傷。範例箝位電路200在正常運作下(例如，無暫態事件發生於通訊線110、112之上時)並不影響電路功能。
箝位電路200之一下方部分202針對將致使一通訊線204(例 如，時脈或資料)之電壓高於上方參考電壓Vdd的靜電電壓(若箝位電路200不存在的話)提供ESD防護。範例下方部分202包含一二極體206、第一及第二電晶體208、210、以及一電阻212。下方部分202被組構成用以防止通訊線204上的信號串擾(例如，在參考電壓Vss與一電源供應間之一互連失效的事件中)。針對此目的，電晶體208、210之集極端不得具有一低於Vss電位的電壓。
電晶體208之集極和基極端被連接成使得電晶體208之作用如同一個比典型二極體具有一較低電阻以及較小儲存時間的二極體。箝位電路200之下方部分202使相對於Vss呈正值之電壓暫態強制偏移，偏移量超過電晶體208之基極-射極接面崩潰電壓(breakdown voltage)與電晶體210之順向接面門檻電壓之總和。電晶體208之基極-射極接面崩潰電壓以及電晶體210之順向接面門檻電壓可以被選擇成使得其總和高於介於Vdd與Vss之一電壓差異，但低於所選擇IC製程之最大崩潰電壓。範例二極體206使電晶體210之集極端與通訊線204上的負暫態彼此隔離。電阻212係一洩放電阻(bleed resistor)，提供一高電阻路徑給電晶體210之基極-射極接面。範例電阻212可以被納入以增進下方部分202在高溫度環境中之效能。
在提供參考電壓Vss的下方電源電路失效(例如，斷離一電源供應、斷路、等等)的事件中，範例下方部分202降低或防止串擾信號214影響通訊線204。在圖2A的實例之中，電阻212及電晶體208之順向接面門檻電壓防止一微小串擾信號214影響通訊線204。在其他實例之中(例如，在正常及/或較低溫度環境之下)，範例電阻212可以自下方部分202省略，而電晶體210之基極-射極接面崩潰電壓防止串擾信號影響通訊線204。
圖2A之箝位電路200之一上方部分218針對將致使通訊線204(例如，一信號節點，諸如時脈或資料)之電壓小於電壓Vss的靜電電壓(若箝位電路200不存在的話)提供ESD防護。範例上方部分218包含第一及第二電晶體220、222以及一電阻224。
為了箝制通訊線204，上方部分218使相對於Vdd呈負值之電壓暫態強制偏移，偏移量超過電晶體222之基極-射極接面崩潰電壓與電晶體220之順向接面門檻電壓之總和。電晶體220、222被組構成使得電晶體222之基極-射極接面崩潰電壓與電晶體220之順向接面門檻電壓之總和大於Vdd但小於所選IC製程之崩潰電壓。電阻224係一洩放電阻，提供一高電阻路徑給電晶體220之基極-射極接面。
範例箝位電路200另包含一限流電阻(current-limiting resistor)226。電阻226針對因一ESD事件而從通訊線204流過箝位電路200之電流加以限制。
若一暫態事件發生將致使通訊線204上的電壓增加至超過Vdd，則通訊線204與參考電壓Vss之間的電壓差異造成電晶體208之基極-射極接面之崩潰。由暫態事件造成的電壓進一步使得電流流過電阻212及/或對電晶體210之基極-射極接面造成順向偏壓，以提供一條從通訊線204到提供參考電壓Vss的電源電路之電流路徑，從而箝制通訊線204上之電壓。反之，若暫態事件將致使通訊線204上的電壓下降至低於Vss，則通訊線204與參考電壓Vdd之間的電壓差異造成電晶體222之基極-射極接面之崩潰。由暫態事件造成的電壓進一步使得電流流過電阻224及/或對電晶體220之基極-射極接面造成順向偏壓，以提供一條從提供參考電壓Vdd的電 源電路到通訊線204之電流路徑，從而箝制通訊線204上之電壓。
圖2B係圖2A之範例箝位電路200之上方部分218之一範例IC佈局201。箝位電路200之上方部分218可以利用圖2B之IC佈局201配置於一IC之中。IC佈局201代表利用一接面隔離IC製程之一構造。接面隔離IC製程係一種利用逆向偏壓p-n半導體接面電性隔離IC中之元件的IC製造流程。圖2B之中使用相同的參考編號例示圖2A之對應元件。
例示於圖2B之電晶體220包含一第一n+型摻雜端228(例如，集極端)以及位於一p型摻雜部分232(例如，基極端)內之一第二n+型摻雜端230(例如，射極端)。電晶體220另包含一n型磊晶層234以及一n+型摻雜阻障層236。"n+"型摻雜及"p+"型摻雜等用語分別表示相較於"n"型摻雜或"p"型摻雜其濃度或摻雜量高出甚多。反之"，n-"型摻雜及"p-"型摻雜等用語分別表示相較於"n"型摻雜或"p"型摻雜其濃度或摻雜量相當地低。
例示於圖2B之電晶體222包含位於一p型摻雜部分240(例如，基極端)內之一第一n+型摻雜端238(例如，射極端)以及毗鄰該p型摻雜部分240之一第二n+型摻雜端242(例如，集極端)。電晶體222另包含一n型磊晶層244以及一n+型摻雜阻障層246。對比於電晶體222，電晶體220包含一定量之n型磊晶層244介於集極端228與基極端232之間(例如，一間隙)，而p型摻雜部分240及第二n+型摻雜端242彼此相鄰且電性相連。
例示於圖2B之電阻224包含一n+型摻雜部分248以提供一預期之電阻。該n+型摻雜部分248包含一第一接頭250及一第二接頭252，而該電阻位於接頭250、252之間。該n+型摻雜部分248係位於一n型磊晶層254之內。
圖2B中之電晶體220、222及電阻224係包含於一p型摻雜基板256之內。如圖2A至2B所例示，接頭232、242及250均耦接至一共同節點258。接頭228及238耦接至Vdd，而接頭230與252耦接至通訊線204(例如，時脈、資料)。該等n型磊晶層234、244、254提供接面隔離。
圖3A係可被用以提供ESD防護之一範例箝位電路300之一電路圖。圖3B係圖3A之範例箝位電路300之一下方部分302之一範例積體電路佈局301。圖3A之範例箝位電路300可以實施圖1之ESD防護電路114、116中的任一者以保護一通訊線304免於來自ESD之損傷。該範例箝位電路300在正常運作下並無作用。
箝位電路300之下方部分302包含電晶體306、308。電晶體306、308之基極和集極端電性相連，使得電晶體306、308之作用如同一個比典型二極體具有較低電阻及較小儲存時間的二極體。箝位電路300之下方部分302針對將致使通訊線304(例如，時脈或資料)之電壓比參考電壓Vdd高出超過電晶體308之基極-射極接面崩潰電壓與電晶體306之順向接面門檻電壓之總和(例如，若箝位電路300不存在的話)的靜電電壓提供ESD防護。
箝位電路300之一上方部分310包含電晶體312、314。電晶體312、314之基極和集極端電性相連以充當一個比典型二極體具有較低電阻及較小儲存時間的二極體。上方部分310使相對於Vdd呈負值之電壓暫態強制偏移，偏移量超過電晶體312之基極-射極接面崩潰電壓與電晶體314之基極-射極順向接面門檻電壓之總和。電晶體308之基極-射極接面崩潰電壓與電晶體306之基極-射極順向接面門檻電壓之總和，及/或電晶體312之基極-射極接面崩潰電壓與電晶體314之基極-射極順向接面門檻電壓之總 和，被組構成大於Vdd與Vss之間之差異，但小於所選IC製程(例如，一接面隔離製程)之崩潰電壓。
範例箝位電路300另包含一限流電阻316。電阻316針對因一ESD事件而從通訊線304流過箝位電路300之電流加以限制。
若一暫態事件發生將致使通訊線304上的電壓增加至超過Vdd，則通訊線304與參考電壓Vss之間的電壓差異造成電晶體308之基極-射極接面之崩潰。由暫態事件造成的電壓亦對電晶體306之基極-射極接面造成順向偏壓，以提供一條從通訊線304到提供參考電壓Vss的電源電路之電流路徑，從而箝制通訊線304上之電壓。反之，若暫態事件將致使通訊線304上的電壓下降至低於Vss，則通訊線304與參考電壓Vdd之間的電壓差異造成電晶體312之基極-射極接面之崩潰。由暫態事件造成的電壓亦對電晶體314之基極-射極接面造成順向偏壓，以提供一條從提供參考電壓Vdd的電源電路到通訊線304之電流路徑，從而箝制通訊線304上之電壓。
箝位電路300之下方部分302可以利用圖3B之IC佈局301配置於一IC之中。IC佈局301代表利用一接面隔離IC製程之一構造。圖3B之中使用相同的參考編號例示圖3A之對應元件。
圖3B之電晶體306包含位於一p型井區322內之一n+型摻雜端318(例如，一射極端)以及一p+型摻雜端320(例如，一基極端)。射極端318耦接至下方電源供應電路Vss。電晶體306另包含位於一n型井區326內之一n+型摻雜端324(例如，一集極端)。電晶體306係形成於一深n型井區328之內。
圖3B之電晶體308與電晶體306類似或相同，且包含位於 一p型井區334內之一n+型摻雜端330(例如，一射極端)以及一p+型摻雜端332(例如，一基極端)。射極端330耦接至通訊線304(例如，時脈、資料)。電晶體308另包含位於一n型井區338內之一n+型摻雜端336(例如，一集極端)。電晶體308係形成於一深n型井區340之內。該等深n型井區328、340提供接面隔離。
電晶體306、308包含於一p型摻雜基板342之內。如圖3A至3B所例示，基極及集極端320、324、332及336均耦接至一共同節點344。端頭318耦接至Vss，而端頭330耦接至通訊線304(例如，時脈、資料)。
在提供參考電壓Vss的下方電源電路失效(例如，斷離一電源供應、斷路、等等)的事件中，電晶體306之基極-射極接面崩潰電壓透過電路300的下方部分302防止串擾信號346影響通訊線304。
圖4A係可被用以提供ESD防護之一範例箝位電路400之一電路圖。圖4B係圖4A之範例箝位電路400之一下方部分402之一範例積體電路佈局401。圖4A之範例箝位電路400可以實施圖1之ESD防護電路114、116中的任一者以保護一通訊線404免於來自ESD之損傷。該範例箝位電路400在正常運作下並無作用。
箝位電路400之下方部分402針對將致使一通訊線404(例如，時脈或資料)之電壓高於電壓Vdd的靜電電壓(若箝位電路400不存在的話)提供ESD防護。範例下方部分402包含電晶體406、408及二極體410。範例下方部分402被組構成使得電晶體406、408之集極端不得具有小於Vss之電壓。電晶體406之集極及基極端連接至電晶體408之基極端。範例二極體410使電晶體408之集極端與通訊線404上的負暫態彼此隔離。
圖4A之箝位電路400之一上方部分416針對將致使通訊線404(例如，時脈或資料)之電壓小於電壓Vss的靜電電壓(若箝位電路400不存在的話)提供ESD防護。範例上方部分416包含電晶體418、420。
為了箝制通訊線404，上方部分416使相對於Vdd呈負值之電壓暫態強制偏移，偏移量超過電晶體418之基極-射極接面崩潰電壓與電晶體420之順向接面門檻電壓之總和。電晶體418、420被組構成使得電晶體418之基極-射極接面崩潰電壓與電晶體420之順向接面門檻電壓之總和大於Vdd但小於所選IC製程之崩潰電壓。
範例箝位電路400另包含一限流電阻422。電阻422針對因一ESD事件而從通訊線404流過箝位電路400之電流加以限制。
若一暫態事件發生將致使通訊線404上的電壓增加至超過Vdd，則通訊線404與參考電壓Vss之間的電壓差異造成電晶體406之基極-射極接面之崩潰。由暫態事件造成的電壓亦對電晶體408之基極-射極接面造成順向偏壓，以提供一條從通訊線404到提供參考電壓Vss的電源電路之電流路徑，從而箝制通訊線404上之電壓。反之，若暫態事件將致使通訊線404上的電壓下降至低於Vss，則通訊線404與參考電壓Vdd之間的電壓差異造成電晶體418之基極-射極接面之崩潰。由暫態事件造成的電壓亦對電晶體420之基極-射極接面造成順向偏壓，以提供一條從提供參考電壓Vdd的電源電路到通訊線404之電流路徑，從而箝制通訊線404上之電壓。
在提供參考電壓Vss的下方電源電路失效(例如，斷離一電源供應、斷路、等等)的事件中，電晶體408之基極-射極接面崩潰電壓透過電路400的下方部分402防止串擾信號414影響通訊線404。
如圖4B所例示，範例電晶體406包含位於一p型摻雜部分426(例如，基極端)內之一第一n+型摻雜端424(例如，射極端)以及毗鄰p型摻雜部分426之一第二n+型摻雜端428(例如，集極端)。電晶體406另包含一n型磊晶層430以及一n+型摻雜阻障層432。
例示於圖4B之電晶體408包含位於一p型摻雜部分436(例如，基極端)內之一第一n+型摻雜端434(例如，射極端)以及一第二n+型摻雜端438(例如，集極端)。電晶體408另包含一n型磊晶層440以及一n+型摻雜阻障層442。對比於電晶體406，電晶體408包含一定量之n型磊晶層440介於集極端438與基極端436之間(例如，一間隙)，而p型摻雜部分426及第二n+型摻雜端428彼此相鄰且電性相連。
例示於圖4B之二極體410包含位於一n型磊晶層446內之一p+型摻雜部分444。該p+型摻雜部分444和該n型磊晶層446提供一p-n接面。二極體410另包含一n+型摻雜阻障層448。
圖4B中之電晶體406、408及二極體410係包含於一p型摻雜基板450之內。如圖4A至4B所例示，端頭428與436耦接至一共同節點452，而端頭438、446耦接至一共同節點454。端頭424、444耦接至通訊節點404(例如，時脈、資料)，而端頭434耦接至Vss。
任一範例IC佈局201、301、401及/或其互補電路，均可以被結合以獲得用以防護高電壓及低電壓暫態事件之IC佈局。例如，圖2B之佈局201可以結合圖3B之佈局301或者圖4B之佈局401中的任一者以在一IC中構建一箝位電路。舉另一例而言，圖3B之範例IC佈局301可加以修改以藉由將端頭330連接至VDD以及將端頭318連接至對應的通訊線 而被使用做為一箝位電路之一上方部分。由此得到的上方部分從而可以結合一下方部分，諸如IC佈局301、401，以在一IC之中構建一箝位電路。
圖1之範例IC 100、圖2A至4B之範例箝位電路200、300、400、及/或範例IC佈局201、301、401均可以透過自動電路設計規則檢查針對是否符合設計規則加以評估及/或測試。電路設計規則檢查係針對描述一擬定積體電路佈局設計(諸如圖2B、3B、及/或4B之範例佈局201、301、401)之一資料檔案執行。在一些實例之中，一電腦或其他處理平台可以取得一積體電路資料檔案。此等積體電路檔案可以是相容於電路設計工具及/或由其產生，諸如Cadence、Synopsys及/或其他方所提供之工具。其可以透過一電路設計規則檢查針對圖2B至4B中之範例IC佈局201、301、401進行檢查，以判定，舉例而言，佈局201、301、401提供暫態事件(例如，ESD)防護及/或透過佈局201、301、401使得通訊線204、304、404不會遭受信號串擾。
處理器識別待檢查ESD防護規則相符性之資料檔案中的節點，諸如提供前述之範例箝位電路200至400所例示的ESD防護規則。該等ESD防護設計規則係描述於一電路設計規則檢查語言之中。提供透過前述範例箝位電路之ESD防護之範例設計規則可以具體指定一接面隔離電晶體之一集極端不得具有一低於下方電壓電源軌線電壓之電壓(例如，在任一時點及/或因應遭受一暫態電壓之電路)。附加性地或選替性地，設計規則可以要求一電路在一通信線(例如，時脈信號、串列資料信號、等等)與參考電壓節點(例如，電源供應電路)之間必須具有至少一順向偏壓基極-射極接面以及一逆向偏壓基極-射極接面。
代表用以執行圖2A至4B之電路200、300、400之電路設計規則檢查之範例方法的流程圖顯示於圖5及圖6。在這些實例之中，該等方法可以藉由機器可讀取指令實施，該等指令包含供一處理器執行之程式，諸如顯示於以下配合圖9說明之範例處理器平台900之中的處理器912。該等程式可以是實施於儲存在一有形的電腦可讀取儲存媒體之上的軟體，諸如CD-ROM、軟碟、硬碟機、數位多功能光碟(DVD)、藍光光碟(Blu-ray disk)、或是關聯處理器912之一記憶體，但整體程式及/或其局部均可以選替性地由處理器912之外的裝置執行，及/或實施於韌體或者專用的硬體之中。此外，雖然範例程式之說明係參照例示於圖5及/或圖6之流程圖，但其亦可以選替性地使用許多其他執行電路設計規則檢查之方法。例如，區塊執行之順序可以改變，及/或所述的一些區塊可以被變換、剔除、或結合。
如前所述，圖5及/或圖6之範例方法均可以利用編碼指令(例如，電腦可讀取指令)實施，該等指令係儲存於一有形的電腦可讀取儲存媒體，諸如硬碟機、快閃記憶體、唯讀記憶體(ROM)、光碟(CD)、數位多功能光碟(DVD)、快取記憶體(cache)、隨機存取記憶體(RAM)、及/或任何其他儲存媒體，其中可以將資訊儲存任意的持續時間(例如，更長的時間長度、永久性地、短暫地暫存、暫時緩衝、及/或資訊之快取性暫存)。在本說明書之中，"有形的電腦可讀取儲存媒體"之用語被明確地定義成包含任何類型之電腦可讀取儲存裝置，且不包含傳播之信號。附加性地或選替性地，圖5至圖7之範例方法均可以利用編碼指令(例如，電腦可讀取指令)實施，該等指令係儲存於一非暫態性電腦可讀取儲存媒體，諸如硬碟機、快閃記憶體、唯讀記憶體、光碟、數位多功能光碟、快取記憶體、隨機存取記憶體、及/ 或任何其他儲存媒體，其中可以將資訊儲存任意的持續時間(例如，更長的時間長度、永久性地、短暫地暫存、暫時緩衝、及/或資訊之快取性暫存)。在本說明書之中，"非暫態性電腦可讀取儲存媒體"之用語被明確地定義成包含任何類型之電腦可讀取儲存媒體，且不包含傳播之信號。在本說明書之中，當在一申請專利範圍請求項的前文部分使用"至少"一詞做為修飾用語之時，如同"包含"一詞一般，含有開放性的意義。
圖5係一流程圖，代表執行一電路設計規則檢查之一範例方法500。圖5之範例方法500可以是藉由一電腦或其他處理平台(例如，圖9之處理平台900)實施以判定一表示成資料檔案之電路是否提供ESD防護。
範例方法500開始於取得一個代表一IC之資料檔案(區塊502)。例如，包含一IC佈局之資料檔案可以自一儲存裝置載入或者透過一網路連接接收。範例處理器識別出積體電路中之一信號節點(例如，圖2A至4B之通訊線204、304、404)以及電源供應節點(例如，Vss、Vdd)(區塊504)。在本文揭示的範例之中，該積體電路包含二個不同的電源供應參考電壓Vss及Vdd。
範例處理器識別出耦接於信號節點與一上方電源供應節點(例如，Vdd)之間之一第一電路(區塊506)。範例處理器亦識別出耦接於信號節點與下方電源供應節點(例如，Vss)之間之一第二電路(區塊508)。一積體電路可以具有多個電路或子電路耦接至識別出來的信號線與上方電源供應節點二者，及/或多個電路或子電路耦接至識別出來的信號線與下方電源供應節點二者。其可以根據一使用者(例如，電路設計者)之輸入及/或根據耦接於該第一電路與該上方電源供應節點之間之電路元件及/或第一電路之特性 (例如，元件、疊層、接面、及/或接點之類型及/或樣式)之識別而從IC中的多個電路或子電路識別出該第一及/或第二電路。
處理器識別出第二電路中的p-n接面以及該p-n接面之負端(區塊510)。區塊510中之p-n接面及負端之識別可以針對預定使用一接面製程構建之IC執行。在其他範例之中，其可以修改區塊510以針對其他IC製程方法識別其他類型之接面、疊層、及/或接點。
處理器模擬一暫態事件發生於信號節點處(區塊512)。例如，處理器根據IC經由該信號節點遭受一暫態事件，諸如ESD，而決定該IC之反應。該暫態事件可以是一正電壓暫態事件或一負電壓暫態事件。在範例方法500之中，處理器模擬至少一正電壓暫態事件以測試第二電路之反應。處理器判定第二電路之中是否有任何負端(例如，p-n接面之負端、接面製程電晶體之集極端)具有(例如，遭受)一低於下方電源供應節點之電壓Vss的電壓(區塊514)。例如，處理器可以判定是否有任何負端在暫態事件之前、當下、及/或之後的任何時點具有一個比下方電源供應節點Vss更小的負電壓。
若第二電路之中並無任何負端具有低於下方電源供應節點之電壓(區塊514)，則處理器判定該第二電路是否在該信號節點與該下方電源供應節點之間包含至少一順向偏壓基極-射極接面與一逆向偏壓基極-射極接面(區塊516)。在圖5的範例之中，處理器可以進一步指定順向偏壓基極-射極接面及逆向偏壓基極-射極接面具有一特別之配置，諸如被組構成串聯於信號節點與下方電源供應節點之間。附加性地或選替性地，處理器可以判定其存在針對暫態事件提供防護的接面、疊層、及/或元件之另一配置。
若第二電路之中至少一負端可以具有低於下方電源供應節點之電壓Vss的電壓(區塊514)，或者若第二電路並未在信號節點與下方電源供應節點Vss之間包含至少一順向偏壓基極-射極接面及一逆向偏壓基極-射極接面(區塊516)，則範例處理器記錄一設計規則檢查事件(區塊518)。設計規則檢查事件可以包含一錯誤、一警告、或者對於執行IC設計規則檢查之一使用者或設計者之其它通知，以告知其IC並未符合規定IC需要針對暫態事件進行防護的設計規則。
若第二電路之中並無任何負端具有低於下方電源供應節點之電壓(區塊514)並且第二電路在信號節點與下方電源供應節點Vss之間包含至少一順向偏壓基極-射極接面及一逆向偏壓基極-射極接面(區塊516)，則範例處理器可以判定IC符合暫態事件防護設計規則檢查且不記錄一事件。記錄設計規則檢查事件(區塊518)或者不記錄事件之後，範例方法500結束。在一些實例之中，處理器繼續針對更多的設計規則執行設計規則檢查及/或迭代方法500以針對另一IC執行暫態事件防護設計規則檢查。
圖6係一流程圖，代表執行一電路設計規則檢查之一範例方法600。圖6之範例方法600可以是藉由一電腦或其他處理平台(例如，圖9之處理平台900)實施以判定一表示成資料檔案之電路是否針對信號串擾進行防護。方法600可以是配合圖5之範例方法500使用，舉例而言，以確認一IC對於暫態事件進行防護且不會遭受信號串擾。
範例方法600開始於取得一個代表一IC之資料檔案(區塊602)。例如，包含一IC佈局之資料檔案可以是自一電腦可讀取儲存裝置(例如，圖9之記憶體913、914、916及/或大量儲存裝置928)載入，或者透過 一網路連接(例如，圖9之介面920)接收。範例處理器識別出積體電路中之一信號節點(例如，圖2A至4B之信號節點204、304、404)以及電源供應節點(例如，Vss、Vdd)(區塊604)。在本文揭示的範例之中，該積體電路包含二個不同的電源供應參考電壓Vss及Vdd。範例處理器識別出耦接於信號節點與一上方電源供應節點(例如，Vdd)之間之一第一電路(區塊606)。範例處理器亦識別出耦接於信號節點與下方電源供應節點(例如，Vss)之間之一第二電路(區塊608)。圖6之區塊602至608可以與圖5之對應區塊502至508類似或相同。
處理器模擬下方電源供應節點(例如，Vss)自一對應電力來源斷離(區塊610)。例如，區塊610可以模擬一下方電源供應電路電性斷離(例如，斷路)自一供應電力至下方電源供應電路之電力來源之狀況。處理器模擬輸入信號被接收於識別出之信號節點中之一第一者(例如，一時脈信號、一資料信號、等等)(區塊612)。處理器判定(例如，透過IC之模擬)串擾是否出現於該等信號節點中之一第二者(區塊614)。例如，處理器可以判定是否其中存在任何路徑，使得一循環電流可以透過其導致第一信號節點上的信號在第二信號節點上造成串擾。
若其判定串擾存在第二信號節點之上(區塊614)，則範例處理器記錄一設計規則檢查事件(區塊616)。設計規則檢查事件可以包含一錯誤、一警告、或者對於執行IC設計規則檢查之一使用者或設計者之其它通知，以告知其IC並未符合防止信號串擾(例如，在電源供應斷離的情況下)的設計規則。在記錄設計規則檢查事件(區塊616)之後，或者若串擾並不存在第二信號節點之上(區塊614)，則範例方法600可以結束或者繼續迭代以 執行IC其他部分之設計規則檢查。
本揭示之實例說明可以在如圖7所示之一平台製造及服務方法700以及如圖8所示之一諸如航空器及/或太空飛行器之平台800的背景下進行。平台製造及服務方法700及平台800可以包含大量的IC，其連接可以藉由在其預定領域應用中遭受暫態事件的通訊資料匯流排。在預生產(pre-production)期間，範例方法700可以包含平台800(例如，一航空器、一太空飛行器)之規格制定及設計(區塊702)，諸如範例IC 100、範例天線陣列102、範例電源108、及/或範例控制器118之佈放及/或設計。預生產可以進一步包含執行預定納入平台800之中的IC之設計規則檢查，諸如針對IC之暫態事件防護及/或IC中之信號串擾之降低及/或防止之設計規則檢查。 預生產可以進一步包含材料採購(區塊704)。生產期間，其進行平台800(例如，一航空器、一太空飛行器)之元件及次組件製造(區塊706)以及系統整合(區塊708)。在元件及次組件製造(區塊706)及/或系統整合(區塊708)期間，可以將範例IC 100、範例天線陣列102、範例電源108、及/或範例控制器118附加(例如，接附)至結構位置。之後，平台800(例如，一航空器、一太空飛行器)可以辦理認證及交付(區塊710)以投入服務(區塊712)。當進行用戶之服務之時，平台800(例如，一航空器、一太空飛行器)被針對日常維護及維修加以排程(區塊714)，此亦可以包含修改、重新組構、翻新、等等。
範例方法700之每一動作可以由一系統整合者、一第三方(third party)、及/或一操作者(例如，用戶)執行或實施。針對此說明之目的，一系統整合者可以包含，但不限於，任何數目之平台(例如，航空器)製造者及主系統分包商；一第三方可以包含，但不限於，任何數目之販售者、分 包商及供應商；而一操作者可以是一航空公司、租賃公司、軍事單位、服務組織、等等。
如圖8所示，藉由範例方法700所產出的平台800(例如，一航空器、一太空飛行器)可以包含一框架802，以及複數個系統804及一內部806。高階系統804之實例包含一推進系統(propulsion system)808、一電氣系統810、一液壓系統(hydraulic system)812、以及一環境系統814。本文揭示之範例方法及設備可以整合入範例系統808至814，以針對由於系統808至814之元件內之個別IC的互連失效所造成的資料匯流排上的信號串擾之資料匯流排污染加以防止。本文揭示之範例方法及設備在對應的IC互連已在領域應用中失效之後，進一步隔離系統808至814中的個別元件。任何數目之其他系統均可納入。
本文實施之設備及方法可以使用於生產及服務方法700中的任意一或多個階段期間。例如，對應至生產流程706的元件或次組件可以以類似平台800(例如，一航空器、一太空飛行器)投入服務712時所生產的元件或次組件之方式加以生產或製造。並且，一或多個設備實施例、方法實施例、或者其組合，均可以實施於生產階段706及708期間，例如，藉由一平台800(例如，一航空器、一太空飛行器)之實質加速組裝或者降低成本。情況類似地，一或多個設備實施例、方法實施例、或者其組合，均可以在平台800(例如，一航空器、一太空飛行器)投入服務712時被使用，例如，但不限於，用以進行維護及維修714。
圖9係一個用以實施圖5及/或圖6之方法的範例處理器平台900之一方塊圖。處理器平台900可以是，舉例而言，伺服器、個人電腦、 或者任何其他類型之計算裝置或者計算裝置之組合。
本範例之處理器平台900包含一處理器912。例如，處理器912可以藉由任何預期族系或製造商之一或多個微處理器或控制器實施而成。
處理器912包含一本地端記憶體913(例如，一快取記憶體)且透過一匯流排918與一主記憶體通連，該主記憶體包含一揮發性記憶體914以及一非揮發性記憶體916。揮發性記憶體914可以是由同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)及/或任何其他類型之隨機存取記憶體裝置實施而成。非揮發性記憶體916可以是由快閃記憶體及/或任何其他預期類型之記憶體裝置實施而成。對於主記憶體914、916之存取係由一記憶體控制器控制。
處理器平台900亦包含一介面電路920。介面電路920可以由任何類型之介面標準實施而成，諸如乙太網路介面、通用序列匯流排(USB)、及/或PCI快速介面。
一或多個輸入裝置922連接至介面電路920。輸入裝置922允許一使用者將資料及指令輸入處理器912。輸入裝置可以藉由，例如，鍵盤、滑鼠、觸控螢幕、語音辨識系統、及/或任何其他輸入方法或輸入裝置實施而成。
一或多個輸出裝置924亦連接至介面電路920。輸出裝置924可以藉由，例如，顯示裝置(例如，液晶顯示器、陰極射線管顯示器(CRT))、印表機及/或揚聲器實施而成。因此，介面電路920通常包含一繪圖驅動卡。
介面電路920亦包含一通訊裝置，諸如一數據機或網路介 面卡，以輔助透過一網路926(例如，一乙太網路連接、一無線區域網路(WLAN)連接、同軸纜線、行動電話系統、等等)與外部電腦進行資料交換。
處理器平台900同時亦包含一或多個大量儲存裝置928，以供儲存軟體及資料，諸如電路設計及/或者佈局檔案。此大量儲存裝置928之實例包含軟碟機、硬碟機、光碟機以及數位多功能光碟機(DVD)。
實施圖5及/或圖6之方法的編碼指令932可以儲存於大量儲存裝置928、揮發性記憶體914、非揮發性記憶體916、及/或諸如CD或DVD之可移除式儲存媒體之中。
雖然以上已描述特定之範例設備及方法，但本揭示之涵蓋範疇並未受限於此。相反地，本揭示涵蓋實際落入後附申請專利範圍的範疇之內的所有設備及方法。
100‧‧‧積體電路(IC)
102‧‧‧天線陣列
104‧‧‧上方電源電路
106‧‧‧下方電源電路
108‧‧‧電源供應
110‧‧‧時脈
112‧‧‧資料
114‧‧‧ESD防護電路
116‧‧‧ESD防護電路
118‧‧‧控制器

Claims (18)

  1. 一種設備，包含：一第一接面隔離箝位電路，耦接於一第一電源電路與一信號節點之間，該第一電源電路用以提供一第一參考電壓，且該第一箝位電路因應一個造成一位於該信號節點之電壓小於一第二參考電壓之暫態事件而將能量從該信號節點導入該第一電源電路；以及一第二接面隔離箝位電路，耦接於一第二電源電路與該信號節點之間，該第二接面隔離箝位電路包含至少一接面隔離電晶體，該接面隔離電晶體之一集極端被防止具有一低於該第二參考電壓之電壓，該第二電源電路用以提供該第二參考電壓，該第二參考電壓係一低於該第一參考電壓之電壓，且該第二箝位電路因應一個造成該位於該信號節點之電壓高於該第一參考電壓之暫態事件而將能量從該信號節點導入該第二電源電路。
  2. 申請專利範圍第1項之設備，其中該第二箝位電路包含複數個電晶體，且該第二箝位電路用以防止該等電晶體之各別集極端具有小於該第二參考電壓之各別電壓。
  3. 申請專利範圍第2項之設備，其中當該第二電源電路斷離一電源供應之時，該第二箝位電路之該等電晶體之該等集極端被防止具有小於該第二參考電壓之電壓。
  4. 申請專利範圍第1項之設備，其中當該第二電源電路斷離一電源供應之時，該第二接面隔離箝位電路用以降低該信號節點處之信號串擾。
  5. 申請專利範圍第1項之設備，其中該第二箝位電路包含：一第一電晶體，在該信號節點與該第二電源電路之間具有一逆向偏壓； 一第二電晶體，在該信號節點與該第二電源電路之間具有一順向偏壓，當位於該信號節點之一暫態電壓大於該第一電晶體之一逆向偏壓與該第二電晶體之一順向偏壓之一總和之時，該第二箝位電路將能量從該信號節點導入該第二電源電路；以及一二極體，使該第一或第二電晶體的其中至少一者之一集極端與該信號節點之該暫態電壓隔離。
  6. 申請專利範圍第5項之設備，其中該第一與第二電晶體之各別基極端彼此電性連接，且該第二箝位電路另包含一電阻以提供一電阻性路徑，該電阻性路徑在該第一及第二電晶體的基極端與該第二電源電路之間具有至少一門檻電阻。
  7. 申請專利範圍第1項之設備，其中該第二箝位電路包含：一第一電晶體，具有從該信號節點到該第二電源電路之一第一p-n接面之一逆向偏壓且具有一集極端；以及一第二電晶體，具有從該信號節點到該第二電源電路之一第一p-n接面之一順向偏壓且具有一集極端，該第一及第二電晶體之該等集極端被電性連接，該第二箝位電路用以防止該等集極端具有小於該第二參考電壓之電壓，且當位於該信號節點之一暫態電壓大於該逆向偏壓與該順向偏壓之一總和之時，該第二箝位電路將能量從該信號節點導入該第二電源電路。
  8. 申請專利範圍第1項之設備，其中該第一與第二箝位電路包含一積體電路，該積體電路電性連接至該第二電源電路。
  9. 申請專利範圍第1項之設備，其中該第二箝位電路包含：一第一積體電路部分，包含位於一第一p型井區內之一第一n+型摻雜 端與一第一p+型摻雜端、以及位於一第一n型井區內之一第二n+型摻雜端；以及一第二積體電路部分，包含位於一第二p型井區內之一第三n+型摻雜端與一p+型摻雜端、以及位於一第二n型井區內之一第四n+型摻雜端。
  10. 申請專利範圍第9項之設備，其中該第一積體電路部分包含一第一深n型井區且該第二積體電路部分包含一第二深n型井區，該第一及第二深n型井區用以提供接面隔離。
  11. 申請專利範圍第1項之設備，其中該第二箝位電路包含：一第一積體電路部分，包含位於一第一p型摻雜部分內之一第一n+型摻雜端以及毗鄰該第一p型摻雜部分之一第二n+型摻雜端；以及一第二積體電路部分，包含位於一第二p型摻雜部分內之一第三n+型摻雜端以及一第四n+型摻雜端。
  12. 申請專利範圍第11項之設備，其中該第二積體電路部分另包含一n型磊晶層，該n型磊晶層的一部分分隔該第四n+型摻雜端與該第二p型摻雜部分。
  13. 一種方法，包含：利用一處理器識別一電路設計資料檔案中電性耦接於一信號節點與一第一電源供應節點之間之一第一電路，該第一電源供應節點關聯一第一參考電壓；利用該處理器識別該電路設計資料檔案中電性耦接於該信號節點與一第二電源供應節點之間之一第二電路，該第一參考電壓高於關聯該第二電源供應節點之一第二參考電壓； 利用該處理器判定該第二電路之中的任何集極端是否可以具有一低於該第二參考電壓之施加電壓；以及當該第二電路之中的該等集極端之任一者能夠具有一低於該第二參考電壓的電壓之時，記錄一事件。
  14. 申請專利範圍第13項之方法，另包含：判定該信號節點在該第二電源供應節點未耦接至一電源供應之時是否遭受信號串擾；以及因應該信號節點在該第二電源供應節點未耦接至該電源供應之時遭受信號串擾之判定，記錄一第二事件。
  15. 申請專利範圍第項13之方法，其中該等集極端包含各別接面隔離電晶體之集極端。
  16. 申請專利範圍第13項之方法，另包含利用該處理器，判定該第二電路中之該等集極端之任一者是否因應施加至該信號節點之一暫態電壓而可以具有一低於該第二參考電壓之施加電壓。
  17. 申請專利範圍第13項之方法，另包含：利用該處理器，判定該第二電路是否包含至少一順向偏壓基極-射極接面與一逆向偏壓基極-射極接面耦接於該信號節點與該第二電源供應節點之間；以及當該第二電路並未包含至少一順向偏壓基極-射極接面與一逆向偏壓基極-射極接面耦接於該信號節點與該第二電源供應節點之間之時，記錄一事件。
  18. 申請專利範圍第13項之方法，其中判定該等集極端之任一者是否 具有一低於該第二參考電壓之施加電壓包含模擬位於該信號節點處之一暫態事件所造成的結果電壓。
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