TW201434079A - 積體電路及製造於金屬接觸和互連件之間具有覆蓋層之積體電路之方法 - Google Patents

Abstract

本發明提供的是一種用於製造積體電路的方法。在示例性具體實施例中，用於製造積體電路的方法包括形成電性連接至裝置的金屬接觸結構。選擇性地在金屬接觸結構上形成覆蓋層，並且在覆蓋層上方沉積層間(interlayer)介電材料。在層間介電材料上方沉積及圖案化金屬硬遮罩，以界定層間介電材料的曝露區。本方法蝕刻層間介電材料的曝露區，以曝露至少一部分覆蓋層。本方法包括以蝕刻劑移除金屬硬遮罩，而覆蓋層則將金屬接觸結構與蝕刻劑完全分隔。沉積金屬以形成穿過覆蓋層電性連接至金屬接觸結構的導電通孔。

Description

積體電路及製造於金屬接觸和互連件之間具有覆蓋層之積體電路之方法

本發明之技術領域係大致關於積體電路以及用於製造積電路的方法，並且更尤指積體電路以及用於製造在金屬接觸結構與金屬互連件之間包括覆蓋層之積體電路的方法。

光阻遮罩在半導體工業中通常係用於圖案化如半導體或介電質之類的材料。在一個廣為人知的應用中，光阻遮罩在雙鑲嵌製程(dual damascene process)中係用於在半導體裝置後段(BEOL)金屬化期間形成金屬互連件。雙鑲嵌製程含括在覆於金屬接觸結構或如銅層等金屬導體層上的介電層上形成光阻遮罩。接著根據光阻遮罩蝕刻介電層以形成曝露下方之金屬接觸結構或金屬導體層的通孔及/或凹槽(trench)。統稱為雙鑲嵌結構的通孔及凹槽通常是使用兩道微影步驟予以界定。於進行微影步驟之後，在沉積導電材料至通孔及/或凹槽以形成互連件之前從介電層移除光阻遮罩。

隨著半導體裝置持續比例化(scaling)，對通孔及凹槽 達到所需關鍵尺寸變得更加困難。因此，金屬硬遮罩逐漸被用來對通孔及凹槽提供更佳的構形控制(profile control)。金屬硬遮罩通常是由鈦(Ti)或鈦氮化物(TiN)所構成。通常在形成雙鑲嵌結構的通孔及/或凹槽之後進行濕蝕刻製程以移除金屬硬遮罩。在習知製程中，期望濕蝕刻製程使用的是有效移除金屬硬遮罩而不影響下方之金屬導體和介電材料的蝕刻劑化學。換句話說，需要的是金屬遮罩蝕刻速率遠快於金屬導體層和介電層蝕刻速率的蝕刻劑化學。

然而，鈦氮化物通常係同時作為金屬硬遮罩並且作為金屬接觸結構中的阻障金屬。因此，可能難以或無法使用濕蝕刻劑在進行曝露含括有鈦氮化物阻障金屬之金屬接觸結構的雙鑲嵌製程之後選擇性移除鈦氮化物硬遮罩。具體而言，蝕刻劑將在移除金屬硬遮罩期間於金屬接觸結構中侵蝕而形成孔洞(void)。或者，相同的金屬無法用於金屬硬遮罩並且用在金屬接觸結構中。

因此，期望提供改良型積體電路以及有助於移除金屬硬遮罩，同時又避免侵蝕(attack)下方之金屬接觸結構的積體電路改良型製造方法。另外，期望提供積體電路以及在金屬接觸結構與金屬互連結構之間形成覆蓋層的積體電路製造方法。還有，其它期望特徵及特性搭配附圖及前述技術領域與先前技術經由後續實施方式及所附申請專利範圍將變得顯而易知。

提供的是一種積體電路及用於製造積體電路的方法。在一個示例性具體實施例中，用於製造積體電路的方法包括形成電性連接至裝置的金屬接觸結構。在金屬接觸結構上選擇性 地形成覆蓋層，並且在覆蓋層上方沉積層間介電材料。在層間介電材料上方沉積及圖案化金屬硬遮罩，以界定層間介電材料的曝露區。本方法蝕刻層間介電材料的曝露區，以曝露至少一部分覆蓋層。本方法包括以蝕刻劑移除金屬硬遮罩，同時將金屬接觸結構與蝕刻劑完全分隔。沉積金屬以形成穿過覆蓋層而電性連接至金屬接觸結構的導電通孔。

根據另一個具體實施例，提供用於製造積體電路的方法。本方法在半導體基底上方形成金屬結構並且在金屬結構上選擇性地沉積覆蓋層。在覆蓋層上方形成金屬圖案。本方法包括使用金屬圖案作為遮罩而形成孔穴(aperture)至覆蓋層。本方法以蝕刻劑移除金屬圖案並且填充孔穴以形成電性連接至金屬結構的導電通孔。

在另一個具體實施例中，提供的是一種積體電路。本積體電路包括電性連接至電氣裝置的金屬接觸結構。在金屬接觸結構上形成導電性覆蓋層。積體電路還包括穿過導電性覆蓋層電性連接至金屬接觸結構的導電通孔。

10‧‧‧積體電路

12‧‧‧半導體基底

14‧‧‧裝置

16‧‧‧閘極結構

18‧‧‧閘極電極

20‧‧‧閘極絕緣層

24‧‧‧主動區

30‧‧‧金屬矽化物區

32、34‧‧‧間隔件

40‧‧‧介電材料

42‧‧‧接觸開口

44‧‧‧接觸部位

50‧‧‧金屬接觸結構

52‧‧‧阻障金屬

54‧‧‧栓插金屬

56‧‧‧頂部表面

60‧‧‧覆蓋層

64‧‧‧鈍化層

66‧‧‧層間介電質

70‧‧‧金屬硬遮罩

72‧‧‧曝露區

76‧‧‧通孔孔穴

78‧‧‧至少一部分

80‧‧‧導電通孔

82‧‧‧金屬互連件

將搭配底下圖式說明的是積體電路以及在金屬接觸與互連件之間具有覆蓋層之積體電路製造方法的具體實施例，並且其中：第1至6圖係包括用於連接至金屬互連件之金屬接觸結構之一部分積體電路的剖面圖、以及根據本文各種具體實施例用於製造積體電路的方法步驟。

下文的實施方式在本質上僅屬示例性並且其用意非受限於本文所主張的積體電路或用於製造積體電路的方法。此外，其用意非受限於前述技術領域、先前技術或發明說明中、或下文實施方式中所呈現的任何明示或暗示之理論。

如本文所述之積體電路及具有金屬接觸結構和金屬互連件之積體電路製造方法避免形成金屬互連件用習知製程所面臨的問題。例如，本文所述的方法提供在金屬接觸結構上方形成導電覆蓋層。在用介電材料覆蓋覆蓋層之後，可進行使用金屬硬遮罩的雙鑲嵌或其它微影步驟曝露至少一部分覆蓋層。接著，可以適合的蝕刻劑移除金屬硬遮罩。由於覆蓋層包覆金屬接觸結構，故蝕刻劑在移除金屬硬遮罩期間不會接觸金屬接觸結構。因此，用以移除金屬硬遮罩之蝕刻劑的選擇不受限於金屬接觸結構的組成。還有，具有由如同金屬硬遮罩之金屬所製成之金屬接觸結構的積體電路係由於金屬硬遮罩移除製程而未於其頂部表面處或附近出現孔洞。

第1至6圖係根據各種具體實施例描述部分完成之積體電路以及部分完成之積體電路的製造方法。積體電路的各種設計步驟和組成係廣為人知，故為了簡潔，許多習知步驟在本文將僅予以簡述或將其全部省略而未提供已知製程細節。還有，注意到積體電路包括數量不定的組件，從而圖中所示之單一組件可代表多個組件。

在第1圖中，於示例性具體實施例中，用於製造積體電路10的方法始於提供半導體基底12。半導體基底12較佳的是矽基底(術語「矽基底」含括半導體產業中常用的較純矽材料 以及混雜如鍺和諸如此類等其它元素的矽)。或者，可將半導體基底12實現成鍺、砷化鎵、以及諸如此類，或半導體基底12可包括不同半導體材料層。

在第1圖中，在半導體基底12上形成裝置14。為了描述，第1圖所示的裝置14是MOS電晶體。所述裝置14包括在半導體基底12上形成的閘極結構16。閘極結構16包括藉由閘極絕緣層20而與半導體基底12分隔的閘極電極18。裝置14還包括如汲極/源極區等在半導體基底12內形成在閘極結構16周圍的主動區24。也可對先進場效電晶體提供擴展區(extension region)。可在主動區24中及閘極電極18上(未圖示)形成金屬矽化物區30。可於閘極電極18的側壁形成間隔件32與34(spacer)而對閘極電極18修製(tailor)主動區24及/或金屬矽化物區30的形狀和間隔。

在第1圖中，在裝置14上方形成介電材料40。接觸開口42係被蝕刻到介電材料40內以使接觸部位44(contact site)曝露於裝置14的閘極電極18及/或主動區24(若有用到則包括金屬矽化物區30)。在接觸開口42內形成金屬接觸結構50。具體而言，在接觸部位44上並且沿著每一個接觸開口42的側壁沉積如鈦氮化物等阻障金屬52。接著，在阻障金屬52上沉積如銅等栓插金屬54(plug metal)以填充接觸開口42並且在部分形成之積體電路10中形成金屬接觸結構50。如圖所示，每一個金屬接觸結構50都包括頂部表面56。一般而言，阻障金屬52和栓插金屬54係以藉由化學機械平整化(CMP)移除的表覆層(overburden)予以沉積而如圖示提供具有頂部表面56的金屬接觸結構50。

在第2圖中，在金屬接觸結構50的頂部表面56上選擇性形成覆蓋層60。示例性覆蓋層60可為導電性元件或合金，未受限地包括鈷鎢磷化物(CoWP)、鈷鎢硼化物(CoWB)、鈷、鎳、鎳磷化物(NiP)、鈀、以及鉑。可藉由無電鍍敷(plating)製程形成覆蓋層60。此製程可包括用於經由先前處理移除任何殘留物的預清理步驟。接著，對金屬接觸結構50的頂部表面56塗敷水性種晶溶液(aqueous seeding solution)。種晶溶液在金屬接觸結構50的頂部表面56上，亦即阻障金屬52與栓插金屬54兩者上，形成晶種層(seed layer)。可在視需要的熱分解步驟期間熱分解晶種層。接著，對晶種層塗敷鍍敷溶液。無電鍍敷製程選擇性地在金屬接觸結構50上形成覆蓋層60。值得注意的是，未在介電材料40上形成覆蓋層60。在示例性具體實施例中，無電鍍敷覆蓋層60係形成具有大約2奈米(nm)至大約5奈米的厚度。

如第2圖所示，在介電材料40和覆蓋層60上方形成鈍化層64。示例性鈍化層64為如NBLoK之類的氮摻雜矽碳化物層。還有，在鈍化層64上方形成層間介電質66。層間介電質66可為低k材料或超低k材料。例如，層間介電質66可為有機矽酸鹽玻璃(SiCOH)及/或矽酸四乙酯(TEOS)。還有，層間介電質66可包括超過一層介電材料。

在第3圖中，根據習知的微影製程步驟在層間介電質66上方沉積並且圖案化金屬硬遮罩70。示例性金屬硬遮罩70是鈦氮化物。如圖所示，選擇性地圖案化金屬硬遮罩70以在金屬接觸結構50上方提供層間介電質66的曝露區72。金屬硬遮罩70的圖案化可為用於在層間介電質66中循序形成一個或多個凹槽 以及一個或多個通孔的部分雙鑲嵌製程。雙鑲嵌製程係廣為人知，為了易於描述並且避免混淆本技術主題，本文不對其多作細述。在示例性具體實施例中，在凹槽先製金屬硬遮罩(TFMHM)製程中出現金屬硬遮罩70的圖案化。

第4圖表示使用金屬硬遮罩70作為遮罩蝕刻層間介電質66之曝露區72所形成之通孔孔穴76的製作。示例性蝕刻製程為反應式離子蝕刻。蝕刻移除金屬接觸結構50之上的層間介電質66和鈍化層64。還有，蝕刻曝露每一個金屬接觸結構50之上之覆蓋層60的至少一部分78。

在第5圖中，從積體電路10移除金屬硬遮罩70。具體而言，金屬硬遮罩70係使用適當蝕刻劑化學予以選擇性濕蝕刻。例如，蝕刻劑可為過氧化氫或含臭氧混合物。蝕刻劑侵蝕並且移除金屬硬遮罩70，但覆蓋層60、鈍化層64以及層監介電質66於至少移除金屬硬遮罩70期間實質不受蝕刻劑影響。例如，覆蓋層60、鈍化層64以及層間介電質66抵抗蝕刻劑的侵蝕至少兩分鐘。因此，金屬接觸結構50，以及尤其是阻障金屬52在阻障金屬與金屬硬遮罩70為相同金屬時，不受蝕刻劑影響。就結構而言，金屬接觸結構50係由覆蓋層60、鈍化層64以及介電材料40所包覆。因此，金屬接觸結構50係完全與蝕刻劑分隔。

在第6圖中，係藉由沉積如銅等導電材料至通孔孔穴76內以形成金屬互連件82，從而形成導電通孔80。如圖所示，導電通孔80鄰接(abut)覆蓋層60的先前曝露部位78。因為示例性覆蓋層60呈導電性，故導電通孔80與金屬接觸結構50電性互通。進一步處理可包括形成額外的金屬化層以完成金屬互連件82及/ 或其它後端(BEOL)製程步驟。

如圖所示，第6圖的積體電路10包括連接至覆於半導體基底12上之裝置14的金屬接觸結構50、形成於金屬接觸結構50上的導電性覆蓋層60、以及穿過導電性覆蓋層60電性連接至金屬接觸結構50的導電通孔80。如上所述，因為金屬硬遮罩蝕刻劑的侵蝕受到抑制，所以積體電路10在金屬接觸結構50中呈現改良型金屬完整性。這在金屬接觸結構50包括成分如同金屬硬遮罩70的阻障金屬52時(如兩者都為鈦氮化物時)特別有助益。還有，覆蓋層60的使用在蝕刻或破壞金屬接觸結構50之相關考量降低或消除時，對蝕刻劑提供更廣泛的選用範圍以供移除金屬硬遮罩70。

儘管已在前述實施方式中呈現至少一個示例性具體實施例，應了解仍存在大量變化。也應了解本文所述的示例性具體實施例用意不在於以任何方式限制所主張之技術主題的範疇、利用性、或配置。反而，前述實施方式將提供所屬領域的技術人員便利的藍圖以供實現所述的具體實施例。應理解可在元件功能及配置可作各種變更而不脫離申請專利範圍所界定的範疇，申請專利範圍包括本專利申請案在申請時的已知均等物及可預測之均等物。

10‧‧‧積體電路

12‧‧‧半導體基底

14‧‧‧裝置

50‧‧‧金屬接觸結構

52‧‧‧阻障金屬

60‧‧‧覆蓋層

76‧‧‧通孔孔穴

78‧‧‧至少一部分

80‧‧‧導電通孔

82‧‧‧金屬互連件

Claims (20)

1. 一種用於製造積體電路的方法，該方法包含：形成電性連接至裝置的金屬接觸結構；在該金屬接觸結構上選擇性地形成覆蓋層；在該覆蓋層上方沉積層間介電材料；在該層間介電材料上方沉積及圖案化金屬硬遮罩，以界定該層間介電材料的曝露區；蝕刻該層間介電材料的該曝露區，以曝露該覆蓋層的至少一部分；以蝕刻劑移除該金屬硬遮罩，其中，該覆蓋層使該金屬接觸結構完全與該蝕刻劑分隔；以及沉積金屬以形成穿過該覆蓋層而電性連接至該金屬接觸結構的導電通孔。
2. 如申請專利範圍第1項所述的方法，其中，選擇性地形成覆蓋層包含選擇性地形成無電鍍敷覆蓋層。
3. 如申請專利範圍第1項所述的方法，其中，選擇性地形成覆蓋層包含以無電鍍敷製程選擇性地沉積導電層。
4. 如申請專利範圍第1項所述的方法，其中，選擇性地形成覆蓋層包含選擇性地形成具有大約2奈米(nm)至大約5奈米厚度的無電鍍敷覆蓋層。
5. 如申請專利範圍第1項所述的方法，更包含於該覆蓋層上沉積鈍化層，其中，在該覆蓋層上方沉積層間介電材料包含在該鈍化層上沉積層間介電材料。
6. 如申請專利範圍第1項所述的方法，更包含於該覆蓋層上沉積 NBLoK鈍化層，其中，於該覆蓋層上方沉積層間介電材料包含在該NBLoK鈍化層上沉積層間介電材料。
7. 如申請專利範圍第1項所述的方法，其中，於該覆蓋層上方沉積層間介電材料包含於該覆蓋層上方沉積低k或超低k介電材料。
8. 如申請專利範圍第1項所述的方法，其中，形成金屬接觸結構包含：在半導體基底上方形成裝置；在該裝置上方沉積介電材料；穿過該介電材料蝕刻接觸開口，以曝露該裝置；以及以金屬填充該接觸開口而對該裝置形成該金屬接觸結構，其中，在該覆蓋層上方沉積層間介電材料包含在該覆蓋層和該介電材料上方沉積層間介電材料。
9. 如申請專利範圍第1項所述的方法，其中，形成金屬接觸結構包含形成包含阻障金屬和栓插金屬的金屬接觸結構，以及其中，該阻障金屬和該金屬硬遮罩包含相同的金屬。
10. 如申請專利範圍第1項所述的方法，其中，形成金屬接觸結構包含形成包含阻障金屬和栓插金屬的金屬接觸結構，以及其中，該阻障金屬和該金屬硬遮罩為鈦氮化物。
11. 如申請專利範圍第1項所述的方法，其中，形成金屬接觸結構包含形成包含阻障金屬和栓插金屬的金屬接觸結構，其中，該阻障金屬和該金屬硬遮罩為鈦氮化物，其中，以蝕刻劑移除該金屬硬遮罩包含以過氧化氫移除該金屬硬遮罩，以及其中，該覆蓋層將該阻障金屬與該過氧化氫完全分隔。
12. 一種用於製造積體電路的方法，該方法包含：在半導體基底上方形成金屬結構；在該金屬結構上選擇性地沉積覆蓋層；在該覆蓋層上方形成金屬圖案；使用該金屬圖案作為遮罩而形成孔穴至該覆蓋層；以蝕刻劑移除該金屬圖案；以及填充該孔穴以形成電性連接至該金屬結構的導電通孔。
13. 如申請專利範圍第12項所述的方法，其中，選擇性地沉積覆蓋層包含選擇性地沉積無電鍍敷覆蓋層。
14. 如申請專利範圍第12項所述的方法，其中，選擇性地沉積覆蓋層包含以無電鍍敷製程選擇性地沉積導電層。
15. 如申請專利範圍第12項所述的方法，其中，選擇性地沉積覆蓋層包含選擇性地沉積具有大約2奈米(nm)到大約5奈米厚度的無電鍍敷覆蓋層。
16. 如申請專利範圍第12項所述的方法，更包含：在該覆蓋層上沉積鈍化層；以及在該鈍化層上沉積層間介電材料，其中，在該覆蓋層上方形成金屬圖案包含在該層間介電材料上方形成金屬圖案。
17. 如申請專利範圍第12項所述的方法，其中，在半導體基底上方形成金屬結構包含：在該半導體基底上方形成裝置；在該裝置上方沉積介電材料；穿過該介電材料蝕刻接觸開口，以曝露該裝置；以及以金屬填充該接觸開口而形成與該裝置電性接觸的該金 屬結構。
18. 如申請專利範圍第12項所述的方法，其中，在半導體基底上方形成金屬結構包含在半導體基底上方形成包含阻障金屬和栓插金屬的金屬結構，以及其中，該阻障金屬和該金屬圖案包含相同的金屬。
19. 如申請專利範圍第12項所述的方法，其中，在半導體基底上方形成金屬結構包含在半導體基底上方形成包含阻障金屬和栓插金屬的金屬結構，以及其中，該阻障金屬和該金屬圖案為鈦氮化物。
20. 一種積體電路，包含：電性連接至電氣裝置的金屬接觸結構；形成於該金屬接觸結構上的導電性覆蓋層；以及穿過該導電性覆蓋層而電性連接至該金屬接觸結構的導電通孔。