TW201411751A - 於扇出晶圓級晶片尺寸封裝形成兩側互連結構的半導體裝置及方法 - Google Patents

Abstract

一種半導體裝置具有一基板，該基板具有第一與第二導電層形成於基板的第一及第二對立表面上。複數凸塊形成於基板之上。一半導體晶粒被裝載至該基板於該複數凸塊之間。一囊封劑沉積於基板與半導體晶粒上。該等凸塊的一部分自該囊封劑延伸出來。囊封劑的一部分被移除以暴露出基板。一互連結構形成於囊封劑及半導體晶粒之上，並電性耦接至該等凸塊。基板的一部分可以被移除以暴露出第一或第二導電層。基板的一部分可以被移除以暴露出該等凸塊。基板可以被移除且一保護層形成於囊封劑與半導體晶粒之上。一半導體封裝被配置於基板上，並電性連接至該基板。

Description

於扇出晶圓級晶片尺寸封裝形成兩側互連結構的半導體裝置及方法

本發明概括而言係有關於半導體裝置，特別是關於在扇出晶圓級晶片尺寸封裝(Fo-WLCSP)上形成兩側互連結構的半導體裝置及方法。

半導體裝置普遍存在於近代的電子產品之中。半導體裝置在電氣元件的數目及密度上有所差異。離散式半導體裝置通常包含一種電氣元件，例如，發光二極體、小信號電晶體、電阻、電容、電感、以及功率金屬氧化物半導體場效電晶體(MOSFET)。積體式半導體裝置則基本上包含數百到數百萬個電氣元件。積體式半導體裝置的例子包括微控制器、微處理器、電荷耦合裝置(charged-coupled device；CCD)、太陽能電池、以及數位微鏡裝置(digital micro-mirror device；DMD)。

半導體裝置執行範圍寬廣的工作，諸如信號處理、高速運算、傳送及接收電磁信號、控制電子裝置、將太陽光轉換成電力、以及建立視覺投射以供電視顯示。半導體裝置存在於娛樂、通信、電力轉換、網路、電腦、以及消費性產品的領域之中。半導體裝置亦存在於軍事應用、航空、汽車、工業控制器、和辦公室設備之中。

半導體裝置利用半導體材料的電氣特性。半導體材料的結構 允許其導電性藉由電場或基極電流之施加或者透過摻雜之程序加以操控。摻雜係將雜質引入半導體材料之中以操縱及控制半導體裝置的導電性。

一個半導體裝置包含主動及被動電氣結構。主動結構，包含雙極及場效電晶體，控制電流的流動。藉由改變摻雜的程度以及電場或基極電流的施加，電晶體提昇或者限制電流的流動。被動結構，包含電阻、電容、和電感，在電壓與電流之間建立一個執行各種電氣功能所需要的關係。被動及主動結構電性連接以形成電路，使得半導體裝置能夠執行高速運算以及其他有用的功能。

半導體裝置通常利用二個複雜的製造流程製造而成，意即，前端製造，以及後端製造，各自均可能牽涉數百個步驟。前端製造包括複數晶粒(die)形成於一半導體晶圓的表面之上。每一半導體晶粒基本上係相同的，且包含由電性連接的主動及被動元件所構成的電路。後端製造包括從完成的晶圓單片化成個別的半導體晶粒，並封裝晶粒以提供結構上的支撐及環境隔離。在本說明書之中，"半導體晶粒"一詞係包含單字的單數及複數之形式，因此可以指涉單一半導體裝置與多個半導體裝置。

半導體製造的目標之一係產生較小的半導體裝置。較小的裝置通常耗用較少的電力，具有較高之效能，且可以被更有效率地產出。此外，較小的半導體裝置具有較小的覆蓋面積(footprint)，較適合更小型的終端產品。較小的半導體晶粒尺寸可以藉由前端製程的改善而達成，產生具有較小型、較高密度的主動及被動元件的半導體晶粒。後端製程可以藉由電性互連及封裝材料的改善而產生具有較小覆蓋面積的半導體裝置封裝。

半導體晶粒在一供電性連接至外部裝置的扇出晶圓級晶片 尺寸封裝(fan-out wafer level chip scale package；Fo-WLCSP)之中通常需要一頂部及底部增生互連結構(build-up interconnect structure)。該增生互連結構通常係逐層地形成於該Fo-WLCSP的兩側之上。基於工業標準暫時接合程序，此種增生互連結構的逐層形成需要長周期時間以及高製造成本。該暫時接合會降低製造良率並增加瑕疵。

在一Fo-WLCSP之中，其需要一個簡單且符合成本效益的兩側互連結構。因此，在一實施例之中，本發明係一種製造半導體裝置的方法，其步驟包含提供一基板，包含第一與第二導電層形成於該基板的第一及第二對立表面上、形成複數凸塊(bump)於該基板上、裝載一半導體晶粒至該基板於該複數凸塊之間、沉積一囊封劑(encapsulant)於該基板及半導體晶粒上、以及形成一互連結構於該囊封劑及半導體晶粒上並電性耦接至該複數凸塊。

在另一實施例之中，本發明係一種製造半導體裝置的方法，其步驟包含提供一基板、形成一垂直互連結構於該基板上、裝載一半導體晶粒至該基板、沉積一囊封劑於該基板及半導體晶粒上、以及形成一第一互連結構於該囊封劑及半導體晶粒上。

在另一實施例之中，本發明係一種半導體裝置，包含一基板及垂直互連結構形成於該基板上。一半導體晶粒被裝載至該基板。一囊封劑被沉積於該基板與半導體晶粒上。一第一互連結構被形成於該囊封劑及半導體晶粒上。

在另一實施例之中，本發明係一種半導體裝置，包含一基板 與裝載至該基板之半導體晶粒。一囊封劑被沉積於該基板與半導體晶粒上。一第一互連結構被形成於該囊封劑及半導體晶粒上。

50‧‧‧電子裝置

52‧‧‧晶片載體基板/印刷電路板

54‧‧‧導電信號跡線

56‧‧‧焊線封裝

58‧‧‧覆晶

60‧‧‧球柵陣列

62‧‧‧凸塊晶片載體

64‧‧‧雙排型封裝

66‧‧‧基板柵格陣列

68‧‧‧多晶片模組

70‧‧‧四側無引腳扁平封裝

72‧‧‧四面扁平封裝

74‧‧‧半導體晶粒

76‧‧‧接觸墊

78‧‧‧居間載體

80‧‧‧導線

82‧‧‧接線

84‧‧‧囊封劑

88‧‧‧半導體晶粒

90‧‧‧載體

92‧‧‧底部填充/環氧樹脂黏著材料

94‧‧‧接線

96‧‧‧接觸墊

98‧‧‧接觸墊

100‧‧‧模封材料/囊封劑

102‧‧‧接觸墊

104‧‧‧凸塊

106‧‧‧居間載體

108‧‧‧作用區

110‧‧‧凸塊

112‧‧‧凸塊

114‧‧‧信號線

116‧‧‧模封材料/囊封劑

120‧‧‧半導體晶圓

122‧‧‧基座基板材料

124‧‧‧半導體晶粒/元件

126‧‧‧鋸線分隔道

128‧‧‧背側表面

130‧‧‧作用表面

132‧‧‧導電層

134‧‧‧絕緣層/鈍化層

136‧‧‧雷射

137‧‧‧研磨器

138‧‧‧接附黏著膜片/膠帶

139‧‧‧鋸片/雷射切割工具

140‧‧‧核心基板

144‧‧‧垂直互連導電通孔

146‧‧‧導電層/重分布層

148‧‧‧絕緣層/鈍化層

150‧‧‧導電層/重分布層

152‧‧‧絕緣層/鈍化層

154‧‧‧雷射

155‧‧‧中介基板

156‧‧‧凸塊

160‧‧‧載體/暫時基板

162‧‧‧介面層/雙面膠帶

164‧‧‧可壓縮釋離膜

168‧‧‧囊封劑/模封材料

170‧‧‧絕緣層/鈍化層

172‧‧‧導電層

174‧‧‧絕緣層/鈍化層

176‧‧‧導電層

178‧‧‧絕緣層/鈍化層

180‧‧‧雷射

182‧‧‧球塊/凸塊

184‧‧‧增生互連結構

186‧‧‧背面研磨/支撐膠帶

188‧‧‧研磨器

190‧‧‧雷射

196‧‧‧鋸片/雷射切割工具

198‧‧‧Fo-WLCSP

200‧‧‧半導體封裝

202‧‧‧半導體晶粒

204‧‧‧作用表面

206‧‧‧基板

208‧‧‧導電跡線

210‧‧‧接線

212‧‧‧接觸墊

214‧‧‧囊封劑

216‧‧‧凸塊

220‧‧‧Fo-WLCSP

222‧‧‧雷射

230‧‧‧Fo-WLCSP

232‧‧‧遮罩層

234‧‧‧雷射

240‧‧‧Fo-WLCSP

242‧‧‧遮罩層

244‧‧‧雷射

250‧‧‧Fo-WLCSP

252‧‧‧層壓保護層

254‧‧‧雷射

圖1例示一印刷電路板(PCB)，具有不同類型之封裝裝載至其表面；圖2a至2c例示裝載至該PCB之代表性半導體封裝之進一步細節；圖3a至3e例示一半導體晶圓，具有複數半導體晶粒被一鋸線分隔道(saw street)隔開；圖4a至4d例示形成一中介基板(interposer substrate)之流程，一半導體晶粒裝載至該基板；圖5a至5i例示形成中介基板及一增生互連結構之流程，該互連結構做為一Fo-WLCSP中的兩側互連結構；圖6a至6b例示一半導體封裝裝載至具有兩側互連結構之Fo-WLCSP；圖7例示僅在基板之一側上具有一導電層之中介基板；圖8例示在基板之一側上具有一遮罩層(masking layer)之中介基板；圖9例示具有暴露側表面之凸塊的中介基板；而圖10例示具有一層壓保護層之中介基板。

本發明以下列說明中一或多個實施例參照圖式而予以敘述，其中類似之編號代表相同或類似的構件。雖然本發明之說明係針對其最佳模式以達成本發明之目的，但熟習相關技術者應能了解，其欲涵蓋變更、修改、以及可以包含於本發明之精神和範疇內之等效項目，由所附之 申請專利範圍所界定，以及由以下揭示與圖式所支持的等效項目。

半導體裝置通常利用二個複雜的製造流程製造而成：前端製造以及後端製造。前端製造包括複數晶粒形成於一半導體晶圓的表面之上。晶圓上的每一個晶粒均包含主動及被動電氣元件，彼此電性連接以構成有作用的電路。主動電氣元件，諸如電晶體及二極體，具有控制電流流動的能力。被動電氣元件，諸如電容、電感、和電阻，在電壓與電流之間建立一個執行電氣功能所需要的關係。

被動與主動元件藉由一連串製程步驟被形成於半導體晶圓的表面上，包含摻雜、沉積、光學微影(photolithography)、蝕刻、以及平坦化。摻雜藉由諸如離子植入或者熱擴散之技術將雜質引入半導體材料。摻雜流程藉由動態地改變因應一電場或基極電流的半導體材料導電性而修改主動元件中的半導體材料的導電性。電晶體包含不同類型及程度的摻雜區域，依據需要配置以使得電晶體能夠在電場或基極電流的施加之後，提昇或者限制電流之流動。

主動及被動元件係藉由具有不同電氣特性的材料疊層所構成。該等疊層可以藉由各種沉積技術形成，在某種程度上係由被沉積的材料種類決定。舉例而言，薄膜沉積可以包含化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解式電鍍(electrolytic plating)、以及無電式電鍍(electroless plating)製程。每一疊層通常被圖案化以形成主動元件、被動元件、或者介於元件之間的電性連接的各種部分。

後端製造係指將完成的晶圓切割或單片化成個別的半導體晶粒，而後封裝該半導體晶粒以得到結構支持和環境隔離。針對半導體晶 粒的單片化，晶圓沿著晶圓上被稱為鋸線分隔道或刻劃線的非功能性區域被刻劃及折斷。其利用雷射切割工具或鋸片將晶圓單片化。單片化之後，個別的半導體晶粒被裝載至一封裝基板，其包含接腳或接觸墊以供連接其他系統元件。形成於半導體晶粒上的接觸墊接著被連接至封裝之內的接觸墊。該等電性連接可以是以銲錫凸塊(solder bump)、凸柱凸塊(stud bump)、導電膠(conductive paste)、或者打線接合製做而成。一囊封劑或其他模封材料被沉積於封裝上以提供實體支撐及電性隔離。完成的封裝接著被插入一電氣系統，而半導體裝置之功能被提供給其他系統元件。

圖1例示電子裝置50，具有一晶片載體基板或印刷電路板(PCB)52，複數半導體封裝裝載於其表面之上。電子裝置50可以具有一種半導體封裝，或者多種半導體封裝，取決於應用。基於例示之目的，不同類型之半導體封裝顯示於圖1之中。

電子裝置50可以是一單機系統，使用半導體封裝以執行一或多個電氣功能。或者，電子裝置50可以是一較大系統的一個次組件。例如，電子裝置50可以是一行動電話、個人數位助理、數位視訊攝像機(DVC)、或者其他電子通訊裝置的一部分。或者，電子裝置50可以是一繪圖卡、網路介面卡、或是能夠插入一電腦的其他信號處理卡。半導體封裝可以包含微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、RF電路、離散裝置、或者其他半導體晶粒或電氣元件。微型化及重量減輕是產品被市場接受的關鍵。介於半導體裝置之間的距離必須減少以達成較高之密度。

在圖1之中，PCB 52提供一個總體的基板以供裝載於PCB 上的半導體封裝的結構支撐與電性互連。導電信號跡線54利用蒸鍍(evaporation)、電解式電鍍、無電式電鍍、網印(screen printing)、或其他適當之金屬沉積製程形成於PCB 52之一表面上或疊層之內。信號跡線54提供半導體封裝、裝載元件、以及其他外部系統元件各自之間的電性通連。跡線54同時亦提供電力及接地連接給每一半導體封裝。

在一些實施例之中，一半導體裝置具有二封裝層級。第一層級封裝係一種用以機械性地及電氣性地將半導體晶粒附接至一居間載體的技術。第二層級封裝包含將居間載體機械性地及電氣性地附接至PCB。在其他的實施例之中，一半導體裝置可以僅具有第一層級封裝，其中晶粒被機械性地及電氣性地直接裝載至PCB。

基於例示之目的，數種第一層級封裝被顯示於PCB 52之上，包含焊線封裝(bond wire package)56以及覆晶(flipchip)58。此外，其亦顯示數種第二層級封裝被裝載於PCB 52之上，包含球柵陣列(ball grid array；BGA)60、凸塊晶片載體(bump chip carrier；BCC)62、雙排型封裝(dual in-line package；DIP)64、基板柵格陣列(land grid array；LGA)66、多晶片模組(multi-chip module；MCM)68、四側無引腳扁平封裝(quad flat non-leaded package；QFN)70、以及四面扁平封裝(quad flat package)72。取決於系統需求，任何半導體封裝之組合，配置第一及第二層級封裝型態之任何組合，以及其他電子元件，均可以連接至PCB 52。在一些實施例之中，電子裝置50包含單一附接半導體封裝，而其他實施例則需要多種互連封裝。藉由結合一或多種半導體封裝於單一基板上，製造者可以將預製之元件納入電子裝置及系統之中。由於半導體封裝包含精密複雜的功能，故其可以利用較不昂貴之元件以及一 精簡的生產流程產製電子裝置。產出之裝置較不容易故障且製造上較不昂貴，從而對消費者提供較低之成本。

圖2a至2c顯示示範性半導體封裝。圖2a例示裝載於PCB 52上的DIP 64的進一步細節。半導體晶粒74包含一作用區，此作用區內含實施成主動裝置、被動裝置、導電層、以及介電層的類比或數位電路，形成於晶粒之內並依據該晶粒的電氣設計彼此電性互連。例如，該電路可以包含一或多個電晶體、二極體、電感、電容、電阻、以及其他電路構件形成於半導體晶粒74的作用區之內。接觸墊76係一或多層導電材料，諸如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、或銀(Ag)，電性連接至形成於半導體晶粒74之內的電路構件。在DIP 64的組裝期間，其利用一金矽共晶層(gold-silicon eutectic layer)或者諸如熱環氧樹脂或者環氧樹脂的黏著材料將半導體晶粒74裝載至一居間載體78。封裝主體包含一諸如聚合物(polymer)或陶瓷的絕緣封裝材料。導線80及接線82提供半導體晶粒74與PCB 52之間的電性互連。囊封劑84被沉積於封裝上，藉由防止溼氣及微粒進入封裝污染半導體晶粒74或接線82而達到環境防護。

圖2b例示裝載於PCB 52上的BCC 62的進一步細節。半導體晶粒88利用一底部填充或環氧樹脂黏著材料92被裝載於載體90上。接線94提供接觸墊96與98之間的第一層級封裝互連。模封材料或囊封劑100被沉積於半導體晶粒88及接線94上以對裝置提供實體支撐及電性隔離。利用諸如電解式電鍍或無電式電鍍之一適當金屬沉積製程，接觸墊102被形成於PCB 52之一表面上，以防止氧化。接觸墊102電性連接至PCB 52中的一或多個導電信號跡線54。凸塊104被形成於BCC 62的接觸墊98與PCB 52 的接觸墊102之間。

在圖2c之中，半導體晶粒58被以一覆晶形式第一層級封裝面朝下裝載至居間載體106。半導體晶粒58之作用區108內含依據晶粒之電氣設計被實施成主動裝置、被動裝置、導電層、以及介電層的類比或數位電路。例如，該電路可以包含一或多個電晶體、二極體、電感、電容、電阻、以及作用區內的其他電路構件。半導體晶粒58透過凸塊110電氣性地及機械性地連接至載體106。

BGA 60利用凸塊112以一BGA形式第二層級封裝電氣性地及機械性地連接至PCB 52。半導體晶粒58透過凸塊110、信號線114、和凸塊112電性連接至PCB 52之中的導電信號跡線。一模封材料或囊封劑116被沉積於半導體晶粒58及載體106上以對裝置提供實體支撐及電性隔離。該覆晶半導體裝置提供一條短電氣傳導路徑，從半導體晶粒58上的主動裝置通往PCB 52上的傳導軌道，以減少信號傳播距離、降低電容、並增進整體電路效能。在另一實施例之中，半導體晶粒58可以利用覆晶形式第一層級封裝，不經由居間載體106，被直接機械性地及電氣性地連接至PCB 52。

圖3a顯示具有一基座基板材料122的半導體晶圓120，諸如矽(silicon)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化銦(indium phosphide)、或者碳化矽(silicon carbide)，以供結構支撐。複數半導體晶粒或者元件124形成於晶圓120之上，被一非作用性的、晶粒間晶圓區域或如前所述的鋸線分隔道126隔開。鋸線分隔道126提供切割區域以將半導體晶圓120單片化成個別的半導體晶粒124。

圖3b顯示半導體晶圓120之一部分之一剖面視圖。每一半 導體晶粒124均具有一背側表面128以及作用表面130，此作用表面130內含實施成主動裝置、被動裝置、導電層、以及介電層的類比或數位電路，形成於晶粒之內並依據該晶粒的電氣設計及功能彼此電性互連。舉例而言，該電路可以包含一或多個電晶體、二極體、以及其他電路構件形成於作用表面130之內，以實行類比電路或數位電路，諸如數位信號處理器(DSP)、ASIC、記憶體、或者其他信號處理電路。半導體晶粒124亦可以包含積體式被動裝置(integrated passive device；IPD)，諸如電感、電容、以及電阻，以供RF信號處理。

一導電層132利用PVD、CVD、電解式電鍍、無電式電鍍製程、或者其他適當的金屬沉積製程，形成於作用表面130上。導電層132可以是一或多層鋁、銅、錫、鎳、金、銀、或者其他適當之導電材料。導電層132做為接觸墊，電性連接至作用表面130上的電路。導電層132可以形成為並排配置於距半導體晶粒124之邊緣一第一距離處之接觸墊，如圖3b所示。或者，導電層132可以形成為在多列之中彼此偏移的接觸墊，使得一第一列之接觸墊被配置於距晶粒之邊緣一第一距離處，而一與第一列交替之第二列之接觸墊被配置於距晶粒之邊緣一第二距離處。

一絕緣或鈍化層(passivation layer)134利用PVD、CVD、印刷、旋轉塗佈(spin coating)、噴霧塗佈(spray coating)、燒結(sintering)或熱氧化形成於作用表面130與導電層132上。絕緣層134包含一或多層二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化鉭(Ta2O5)、氧化鋁(Al2O3)、或者具有類似結構及絕緣性質的其他材料。其利用雷射136以雷射直接燒蝕(laser direct ablation；LDA)移除絕緣層134的一部分，以暴露出導電層132。或者， 其藉由一蝕刻程序透過一圖案化光阻層移除絕緣層134的一部分，以暴露出導電層132。

在圖3c之中，半導體晶圓120之背側表面128利用研磨器(grinder)137接受一背面研磨動作，其後跟隨一磨光(polishing)步驟以降低晶圓之厚度。在圖3d之中，在單片化之前，一晶粒接附黏著膜片或膠帶138被層壓至經過磨光的背側表面128。

在圖3e之中，其利用一鋸片或雷射切割工具139切穿鋸線分隔道126而將半導體晶圓120單片化成個別的半導體晶粒124。

圖4a至4d例示一中介基板之形成，其中一半導體晶粒裝載至該基板。圖4a顯示一核心基板140，包含經過層壓的一或多層預浸漬聚四氟乙烯(polytetrafluoroethylene pre-impregnated；prepreg)、FR-4、FR-1、CEM-1、或CEM-3，結合酚醛棉紙(phenolic cotton paper)、環氧樹脂、合成樹脂、編織玻璃(woven glass)、磨砂玻璃(matte glass)、聚酯(polyester)、以及其他的強化纖維或織物。或者，核心基板140包含一或多個絕緣或介電層。

複數穿孔利用雷射鑽孔、機械鑽孔、或者深反應離子蝕刻(deep reactive ion etching；DRIE)形成穿過核心基板140。利用電解式電鍍、無電式電鍍製程、或者其他適當之沉積製程，該等穿孔被填充以鋁、銅、錫、鎳、金、銀、鈦(Ti)、鎢(W)、或其他適當之導電材料，以形成z方向垂直互連導電通孔144。在一實施例之中，藉由無電式電鍍及電鍍，銅被沉積於該等穿孔之側壁。該等穿孔被填充以導電膠或者堵漏合成樹脂與填充劑。

一導電層或重分布層(redistribution layer；RDL)146利用諸如銅箔層壓、印刷、PVD、CVD、濺鍍(sputtering)、電解式電鍍、以及無電式 電鍍之圖案化與金屬沉積製程形成於核心基板140之一第一表面與導電通孔144上。導電層146包含一或多層鋁、銅、錫、鎳、金、銀、或者其他適當之導電材料。導電層146電性連接至導電通孔144。

一絕緣或鈍化層148利用PVD、CVD、印刷、旋轉塗佈、噴霧塗佈、燒結或熱氧化形成於核心基板140之第一表面與導電層146上。絕緣層148包含一或多層SiO2、Si3N4、SiON、Ta2O5、Al2O3、氧化鉿(HfO2)、苯環丁烯(benzocyclobutene；BCB)、聚醯亞胺(polyimide；PI)、聚苯噁唑(polybenzoxazole；PBO)、含或不含填充劑或纖維的聚合物介電質抗蝕劑、或者具有類似結構及介電性質的其他材料。

一導電層或RDL 150利用諸如銅箔層壓、印刷、PVD、CVD、濺鍍、電解式電鍍、以及無電式電鍍之圖案化與金屬沉積製程形成於導電通孔144及核心基板140在第一表面對側之一第二表面上。導電層150包含一或多層鋁、銅、錫、鎳、金、銀、或者其他適當之導電材料。導電層150電性連接至導電通孔144及導電層146。在另一實施例之中，導電通孔144在形成導電層146及/或導電層150之後形成穿過核心基板140。

一絕緣或鈍化層152利用PVD、CVD、印刷、旋轉塗佈、噴霧塗佈、燒結或熱氧化形成於核心基板140之第二表面與導電層150上。絕緣層152包含一或多層SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、BCB、PI、PBO、含或不含填充劑或纖維的聚合物介電質抗蝕劑、或者具有類似結構及介電性質的其他材料。其利用雷射154以LDA移除絕緣層152的一部分，以暴露出導電層150。或者，其藉由一蝕刻程序透過一圖案化光阻層移除絕緣層152的一部分，以暴露出導電層150。

產生的中介基板155依據半導體晶粒124之電性功能提供基板上穿過導電層146與150的垂直方向及側向的電性互連。在一過渡階段，意即，在裝載半導體晶粒124之前，其藉由開路/短路探針或者自動儀器檢視對基板155進行檢查及測試以成為已知良好的狀態。依據半導體晶粒124之設計及功能，導電層146及150與導電通孔144的各個部分電性共通或者電性絕緣。

基板155亦可以是一多層可撓性層壓板、陶瓷、銅箔片、玻璃、或者包含一作用表面的半導體晶圓，該半導體晶圓內含一或多個電晶體、二極體、以及其他電路構件以實施類比電路或數位電路。

在圖4b之中，利用一蒸鍍、電解式電鍍、無電式電鍍、落球法(ball drop)、或者網印製程，一導電凸塊材料被沉積於導電層150之上。該凸塊材料可以是鋁、錫、鎳、金、銀、鉛(Pb)、鉍(Bi)、銅、焊錫、以及其組合，選擇性地含納一助焊劑溶液。例如，該凸塊材料可以是共熔錫/鉛、高鉛焊錫、銅核心焊錫球、以焊錫膏輔助裝載之銅球、或者無鉛焊錫。該凸塊材料利用一適當之接附或黏合程序黏接至導電層150。在一實施例之中，該凸塊材料被回流，藉由加熱該材料至其熔點以上，以形成球塊或凸塊156。在一些應用之中，凸塊156被第二次回流，以增進對於導電層150的電性接觸。在一實施例之中，凸塊156被形成於一個具有潤濕層(wetting layer)、阻障層(barrier layer)、以及黏著層(adhesive layer)的UBM之上。凸塊156亦可以被壓接(compression bonded)或者熱壓接(thermocompression bonded)至導電層150。凸塊156代表一種能夠形成於導電層150之上的互連結構。該互連結構亦可以使用接線、導電膠、凸柱凸塊、微凸塊(micro bump)、或 者其他電性互連。

在圖4c之中，來自圖3c的半導體晶粒124被裝載至中介基板155，舉例而言，利用一取放動作，使背側表面128朝向基板。半導體晶粒124被以晶粒接合黏著劑或膜片138固定至基板155。圖4d顯示半導體晶粒124被裝載至基板155，且被配置於凸塊156之間，並至少局部地位於凸塊156之一高度之內。半導體晶粒124在裝載至基板155之前即是已經過測試的已知良好的晶粒(known good die；KGD)。基板155具有足夠尺寸以容納多個半導體晶粒。基板155被單片化成個別的半導體晶粒124，各自對應相連的中介基板155與凸塊156。不需要進一步的磨光以節省成本並降低周期時間。

相對於圖1及圖2a至2c，圖5a至5i例示形成中介基板及一增生互連結構之流程，該互連結構做為一Fo-WLCSP中之兩側互連結構。圖5a顯示一載體或暫時基板160，包含可重複使用或犧牲性基座材料，諸如矽、聚合物、氧化鈹、玻璃、或者供結構支撐之其他適當的低成本、剛性材料。一介面層或雙面膠帶162，包含選擇性的額外黏著劑或者可壓縮釋離層(compressible releasing layer)164，形成於載體160之上，充當一暫時黏著接合膜、蝕刻終止層(etch-stop layer)、或者熱釋離層。基板155被裝載至位於載體160之上的可壓縮釋離膜164，其中凸塊156被調整成朝向該載體。圖5b顯示基板155與半導體晶粒124裝載至載體160。半導體晶粒124之導電層132及絕緣層134，以及凸塊156之一選擇性部分，被嵌入載體160上的可壓縮釋離膜164。

在圖5c之中，利用一膠劑印刷(paste printing)、壓縮模封 (compressive molding)、轉移模封(transfer molding)、液態囊封劑模封、真空層壓(vacuum lamination)、旋轉塗佈、或者其他適當之施用器，一囊封劑或模封材料168被沉積於載體160、基板155、以及半導體晶粒124之上。囊封劑168可以是聚合物合成材料，諸如環氧樹脂加上填充劑、環氧樹脂丙烯酸酯(epoxy acrylate)加上填充劑、或者聚合物加上適當填充劑。在一實施例之中，囊封劑168被配注於四個相鄰基板155之一交界處。囊封劑168係非導電性的，且針對環境防護半導體裝置免於外部構件及污染之侵害。特別是，囊封劑168之填充劑及熱膨脹係數(coefficient of thermal expansion；CTE)被選擇成有助於間隙填充、翹曲控制(warpage control)以及可靠度。

在圖5d之中，其藉由化學蝕刻、機械剝離、化學機械式平坦化(chemical mechanical planarization；CMP)、機械式研磨、熱烘烤、UV光線、雷射掃描、或者濕式剝除，以移除載體160、介面層162、以及可壓縮釋離膜164，留下半導體晶粒124的導電層132和絕緣層134以及一部分的凸塊156自囊封劑168暴露出來。且可以施用進一步的背側研磨以控制翹曲。選擇性的雷射淺層鑽除或清除可以施用以暴露凸塊156以供互連或者妥善的接觸電阻。

在圖5e之中，利用PVD、CVD、印刷、狹縫塗佈(slit coating)、旋轉塗佈、噴霧塗佈、層壓、燒結或者熱氧化，一絕緣或鈍化層170被形成於半導體晶粒124、凸塊156、以及囊封劑168之上。絕緣層170包含一或多層SiO2、Si3N4、SiON、Ta2O5、Al2O3、含或不含填充劑或纖維的聚合物介電質抗蝕劑、或者具有類似結構及介電性質的其他材料。絕緣層170的一部分藉由LDA被移除以暴露出導電層132與凸塊156。或者，其透過 一圖案化光阻層移除絕緣層170的一部分，以暴露出導電層132與凸塊156。

一導電層172利用PVD、CVD、電解式電鍍、無電式電鍍製程、或者其他適當的金屬沉積製程，形成於導電層132、凸塊156之上。導電層172可以是一或多層鋁、鈦、鈦鎢(TiW)、銅、錫、鎳、金、銀、或者其他適當之導電材料。導電層172的一部分電性連接至導電層132。導電層172的另一部分電性連接至凸塊156。取決於半導體晶粒124之設計及功能，導電層172的其他部分可以是電性共通或者電性絕緣。

一絕緣或鈍化層174利用PVD、CVD、印刷、旋轉塗佈、噴霧塗佈、狹縫塗佈、層壓、燒結或熱氧化形成於絕緣層170與導電層172之上。絕緣層174包含一或多層SiO2、Si3N4、SiON、Ta2O5、Al2O3、含或不含填充劑或纖維的聚合物介電質抗蝕劑、或者具有類似結構及介電性質的其他材料。藉由LDA或者透過一圖案化光阻層之蝕刻製程，絕緣層174的一部分被移除，以暴露出導電層172。

利用PVD、CVD、電解式電鍍、無電式電鍍製程、或者其他適當的金屬沉積製程，一導電層176形成於導電層172及絕緣層174之上。導電層176可以是一或多層鋁、鈦、鈦鎢(TiW)、銅、錫、鎳、金、銀、或者其他適當之導電材料。導電層176的一部分電性連接至導電層172。取決於半導體晶粒124之設計及功能，導電層176的其他部分可以是電性共通或者電性絕緣。

一絕緣或鈍化層178利用PVD、CVD、印刷、旋轉塗佈、噴霧塗佈、狹縫塗佈、層壓、燒結或熱氧化形成於絕緣層174與導電層176之上。絕緣層178包含一或多層SiO2、Si3N4、SiON、Ta2O5、Al2O3、含或 不含填充劑或纖維的聚合物介電質抗蝕劑、或者具有類似結構及介電性質的其他材料。利用雷射180，藉由LDA移除絕緣層178的一部分，以暴露出導電層176。或者，其藉由一蝕刻程序透過一圖案化光阻層移除絕緣層178的一部分，以暴露出導電層176。

在圖5f之中，利用一蒸鍍、電解式電鍍、無電式電鍍、落球法、或者網印製程，一導電凸塊材料被沉積於暴露的導電層176之上。該凸塊材料可以是鋁、錫、鎳、金、銀、鉛、鉍、銅、焊錫、以及其組合，選擇性地含納一助焊劑溶液。例如，該凸塊材料可以是共熔錫/鉛、高鉛焊錫、或者無鉛焊錫。該凸塊材料利用一適當之接附或黏合程序黏接至導電層176。在一實施例之中，該凸塊材料被回流，藉由加熱該材料至其熔點以上，以形成球塊或凸塊182。在一些應用之中，凸塊182被第二次回流，以增進對於導電層176的電性接觸。在一實施例之中，凸塊182被形成於一個具有潤濕層、阻障層、以及黏著層的UBM之上。凸塊182亦可以被壓接或者熱壓接至導電層176。凸塊182代表一種能夠形成於導電層172之上的互連結構。該互連結構亦可以使用接線、導電膠、凸柱凸塊、微凸塊、或者其他電性互連。

絕緣層170、174、和178以及導電層172和176以及凸塊182之組合構成一增生互連結構184。在進一步的裝置整合之前，該增生互連結構184被檢查及測試以成為已知良好的狀態。

在圖5g之中，一背面研磨或支撐膠帶186被施加於絕緣層178與凸塊182之上。在一研磨動作之中以研磨器188移除囊封劑168的一部分，以平坦化表面並暴露出基板155之絕緣層148。其亦可以使用一化學 蝕刻或者CMP，以移除研磨動作造成的機械損傷，並平坦化囊封劑168。

在圖5h之中，其利用雷射190以LDA移除絕緣層148的一部分，而暴露出基板155之導電層146以供電性互連至外部半導體裝置。

在圖5i之中，基板155被層壓且背面研磨或支撐膠帶186被移除。利用鋸片或雷射切割工具196，半導體晶粒124被單片化，切穿囊封劑168與增生互連結構184，成為個別的兩側Fo-WLCSP 198。圖6a顯示經過單片化之後的Fo-WLCSP 198。半導體晶粒124經由增生互連結構184及凸塊156電性連接至基板155以連接通往外部裝置。基板155和增生互連結構184在Fo-WLCSP 198的對立側(兩側)提供對於半導體晶粒124的垂直及側向互連。基板155形成於一不同的時間且自增生互連結構184分離。基板155在晶粒裝載之前的形成及測試，簡化了製造流程並降低成本。後續增生互連結構184以及提供基板155與增生互連結構之間的垂直互連的凸塊156的形成，完成半導體晶粒124在Fo-WLCSP 198對立側的垂直及側向互連。

圖6a另包含半導體封裝200，包含具有作用表面204的半導體晶粒202，作用表面204內含實施成主動裝置、被動裝置、導電層、以及介電層的類比或數位電路，形成於晶粒之內並依據該晶粒的電氣設計及功能彼此電性互連。舉例而言，該電路可以包含一或多個電晶體、二極體、以及其他電路構件形成於作用表面204之內，以實行類比電路或數位電路，諸如DSP、ASIC、記憶體、或者其他信號處理電路。半導體晶粒202亦可以包含IPD，諸如電感、電容、以及電阻，以供RF信號處理。在一實施例之中，半導體晶粒202係一球柵陣列(BGA)類型之裝置。

半導體晶粒202被裝載至基板206，其包含導電跡線208。接線210形成於導電跡線208與位於半導體晶粒202的作用表面204之上的接觸墊212之間。一囊封劑214沉積於半導體晶粒202、基板206、與接線210之上。凸塊216形成於基板206的導電跡線208之上，位於半導體晶粒202對側。基板206被裝載至Fo-WLCSP 198，其中凸塊216之方位朝向Fo-WLCSP。圖6b顯示基板206裝載至Fo-WLCSP 198，其中凸塊216冶金性地且電性連接至導電層146。

圖7例示Fo-WLCSP之一實施例220，類似圖5a至5i，具有核心基板140、導電層150、以及絕緣層152。囊封劑168與核心基板140的一部分在一研磨動作之中被移除，以平坦化表面，類似圖5g。利用雷射222以LDA移除核心基板140的一部分，而暴露出導電層150，以供電性互連至外部半導體裝置。

在一實施例之中，核心基板140、導電層150、以及絕緣層152係增生於一低CTE基板之上，諸如矽、低CTE玻璃(小於8ppm)，且基於操作及翹曲控制之目的，在封裝處理期間與該低CTE基板一起被嵌入囊封劑168之中。該低CTE基板部分藉由背面研磨被移除，以在形成凸塊182之後暴露出核心基板140與導電層150。

圖8例示Fo-WLCSP之一實施例230，類似圖5a至5i，具有核心基板140及導電層150。一遮罩層232形成於核心基板140與導電層150之上。囊封劑168與核心基板140的一部分在一研磨動作之中被移除，以平坦化表面，類似圖5g。利用雷射234以LDA移除核心基板140的一部分，而暴露出導電層150，以供電性互連至外部半導體裝置。

在一實施例之中，核心基板140、導電層150、以及遮罩層232係增生於一低CTE基板之上，諸如矽、低CTE玻璃(小於8ppm)，且基於操作及翹曲控制之目的，在封裝處理期間與該低CTE基板一起被嵌入囊封劑168之中。該低CTE基板部分藉由背面研磨被移除，以在形成凸塊182之後暴露出核心基板140與導電層150。

圖9例示Fo-WLCSP之一實施例240，類似圖5a至5i，具有遮罩層242形成於核心基板140之上。囊封劑168與核心基板140的一部分在一研磨動作之中被移除，以平坦化表面，類似圖5g。利用雷射244以LDA移除核心基板140的一部分，而暴露出凸塊156之一側表面，以供電性互連至外部半導體裝置。核心基板140與遮罩層242被選擇具有適當之CTE與機械特性，以平衡Fo-WLCSP 240之翹曲，並增強最終封裝的機械強度。

在一實施例之中，核心基板140與遮罩層242係增生於一低CTE基板之上，諸如矽、低CTE玻璃(小於8ppm)，且基於操作及翹曲控制之目的，在封裝處理期間與該低CTE基板一起被嵌入囊封劑168之中。該低CTE基板部分藉由背面研磨被移除，以在形成凸塊182之後暴露出核心基板140。

圖10例示Fo-WLCSP之一實施例250，類似圖5a至5i，具有層壓保護層252形成於囊封劑168與半導體晶粒124之上。利用雷射254以LDA移除層壓保護層252的一部分，而暴露出凸塊156之一側表面，以供電性互連至外部半導體裝置。該層壓保護層252被選擇成具有適當之CTE、厚度、以及機械強度，以平衡Fo-WLCSP 250之翹曲及支撐。

在一實施例之中，層壓保護層252係增生於一低CTE基板 之上，諸如矽、低CTE玻璃(小於8ppm)，且基於操作及翹曲控制之目的，在封裝處理期間與該低CTE基板一起被嵌入囊封劑168中。該低CTE基板部分在形成凸塊182之後藉由背面研磨被移除。

雖然本發明之一或多個實施例已然詳細例示，但熟習此技術者應能理解，在未脫離本發明闡述於以下申請專利範圍之範疇下，可對該等實施例進行修改及調整。

124‧‧‧半導體晶粒/元件

128‧‧‧背側表面

130‧‧‧作用表面

132‧‧‧導電層

134‧‧‧絕緣層/鈍化層

138‧‧‧接附黏著膜片/膠帶

140‧‧‧核心基板

144‧‧‧垂直互連導電通孔

146‧‧‧導電層/重分布層

148‧‧‧絕緣層/鈍化層

150‧‧‧導電層/重分布層

152‧‧‧絕緣層/鈍化層

155‧‧‧中介基板

156‧‧‧凸塊

168‧‧‧囊封劑/模封材料

170‧‧‧絕緣層/鈍化層

172‧‧‧導電層

174‧‧‧絕緣層/鈍化層

176‧‧‧導電層

178‧‧‧絕緣層/鈍化層

182‧‧‧球塊/凸塊

184‧‧‧增生互連結構

196‧‧‧鋸片/雷射切割工具

198‧‧‧Fo-WLCSP

Claims (15)

1. 一種製造半導體裝置的方法，包含：提供一基板，該基板包含第一與第二導電層形成於該基板的第一及第二對立表面上；形成複數凸塊於該基板上；裝載一半導體晶粒至該基板於該複數凸塊之間；沉積一囊封劑於該基板及半導體晶粒之上；以及形成一互連結構於該囊封劑及半導體晶粒上，並電性耦接至該複數凸塊。
2. 如申請專利範圍第1項之方法，另包含：形成一第一絕緣層於該基板之該第一表面與該第一導電層之上；以及形成一第二絕緣層於該基板之該第二表面與該第二導電層之上。
3. 如申請專利範圍第1項之方法，另包含移除該囊封劑的一部分以暴露出該基板。
4. 如申請專利範圍第1項之方法，其中該複數凸塊的一部分自該囊封劑延伸出來。
5. 一種製造半導體裝置的方法，包含：提供一基板；形成一垂直互連結構於該基板上；裝載一半導體晶粒至該基板；沉積一囊封劑於該基板及半導體晶粒之上；以及形成一第一互連結構於該囊封劑及半導體晶粒之上。
6. 如申請專利範圍第5項之方法，其中該基板包含第一與第二導電層，其形成於該基板的第一及第二對立表面之上。
7. 如申請專利範圍第6項之方法，另包含：形成一第一絕緣層於該基板之該第一表面與該第一導電層之上；以及形成一第二絕緣層於該基板之該第二表面與該第二導電層之上。
8. 如申請專利範圍第7項之方法，另包含藉由雷射直接燒蝕移除該第一絕緣層或第二絕緣層的一部分。
9. 如申請專利範圍第5項之方法，另包含：移除該基板；形成一保護層於該囊封劑與半導體晶粒之上；以及移除該保護層的一部分，以暴露出該垂直互連結構。
10. 一種半導體裝置，包含：一基板；一垂直互連結構，形成於該基板上；一半導體晶粒，被裝載至該基板；一囊封劑，沉積於該基板及半導體晶粒之上；以及一第一互連結構，形成於該囊封劑及半導體晶粒之上。
11. 如申請專利範圍第10項之半導體裝置，其中該基板包含第一與第二導電層，其形成於該基板的第一及第二對立表面之上。
12. 如申請專利範圍第11項之半導體裝置，另包含：一第一絕緣層，形成於該基板之該第一表面與該第一導電層之上；以及 一第二絕緣層，形成於該基板之該第二表面與該第二導電層之上。
13. 如申請專利範圍第10項之半導體裝置，其中該垂直互連結構的一部分自該囊封劑延伸出來。
14. 如申請專利範圍第10項之半導體裝置，其中該垂直互連結構包含複數凸塊。
15. 如申請專利範圍第10項之半導體裝置，另包含一半導體封裝，配置於該基板上並電性連接至該基板。