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TW201417299A - 半導體裝置、顯示面板、及半導體裝置之製造方法 - Google Patents

半導體裝置、顯示面板、及半導體裝置之製造方法 Download PDF

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TW201417299A
TW201417299A TW102131394A TW102131394A TW201417299A TW 201417299 A TW201417299 A TW 201417299A TW 102131394 A TW102131394 A TW 102131394A TW 102131394 A TW102131394 A TW 102131394A TW 201417299 A TW201417299 A TW 201417299A
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高西雄大
中田幸伸
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夏普股份有限公司
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Abstract

本發明係即便於使用難以與ITO直接接觸之金屬配線作為源極-汲極配線之情形時，亦不會增加TFT基板之製造步驟而抑制電蝕之產生。本發明之半導體裝置包括如下TFT，該TFT包括：閘極層11a，其包含形成於基板20上之閘極電極；半導體部15，其介隔閘極絕緣膜21而形成於閘極層11a上；及源極層12a，其包含源極電極與汲極電極，且位於半導體部15之上。半導體裝置係於形成在積層於源極層12a上之層間絕緣膜22及平坦化膜23的接觸孔H1與源極線重疊之位置，形成包含抑制與ITO之電蝕之金屬之輔助配線層13P及13S，且經由輔助配線層13P而連接像素電極17與汲極電極12D。於輔助配線層13S上形成共用電極16，且經由輔助配線層13S對共用電極16供給電位。

Description

半導體裝置、顯示面板、及半導體裝置之製造方法
本發明係關於一種使用薄膜電晶體(TFT(Thin Film Transistor))之半導體裝置、顯示面板、及半導體裝置之製造方法。
先前以來，於使用TFT之液晶顯示裝置中，存在於像素內設置輔助電容器Cs、且設置輔助電容器Cs之輔助配線之情形。尤其，於FFS(Fringe Field Switching，邊緣電場切換)構造之液晶顯示裝置中，為了使共用電極之電位穩定化，而以一定間隔連接配置於像素內之輔助電容電極與共用電極。然而，尤其於高精細之顯示面板之情形時，要求較高之開口率，而難以於像素內形成輔助電容器或輔助配線。因此，難以藉由與配置於像素內之輔助電容電極連接而謀求共用電極之電位穩定化。
於日本專利特開2010-231035號公報之液晶顯示裝置中，形成有由金屬膜構成之共用電極輔助線CRM。藉由使用共用電極輔助線CRM，可降低對共用電極施加電壓時之電阻，因此可使共用電極之電位穩定。因此，無需於像素內形成輔助電容電極或輔助配線。又，由於共用電極輔助線形成於與閘極信號線GL或汲極信號線DL重疊之位置，故而與於像素區域內形成有輔助電容配線等情形相比開口率提高。
然而，存在使用鋁配線或以鋁為主體之金屬配線作為TFT中之源極/汲極配線之情形。若於包括此種鋁系金屬配線作為源極/汲極配線之TFT基板利用濺鍍法成膜ITO(Indium Tin Oxide，氧化銦錫)等透明導電膜作為像素電極或共用電極，則於ITO與金屬配線之間會產生電蝕。於上述日本專利特開2010-231035號公報中，對源極信號線及汲極信號線使用鋁系金屬配線之情形亦相同。
本發明之目的在於提供一種即便於使用難以與ITO直接接觸之金屬配線作為源極/汲極配線之情形時，亦不增加TFT基板之製造步驟而抑制電蝕之產生之技術。
本發明之半導體裝置係如下之半導體裝置，其包括：半導體層，其以介隔覆蓋形成於基板之複數條閘極配線之閘極絕緣膜而與上述複數條閘極配線重疊之方式形成；複數條源極配線，其等以與上述閘極配線交叉之方式形成於上述閘極絕緣膜及上述半導體層之一部分上；複數條汲極配線，其等以於上述半導體層上與上述源極配線隔開距離、且與上述閘極配線重疊之方式形成於上述閘極絕緣膜及上述半導體層之一部分；及薄膜電晶體，其於上述半導體層上之上述源極配線及上述汲極配線之間形成有通道區域；且包括：汲極連接膜，其包含金屬膜，該金屬膜經由貫通覆蓋上述源極配線及上述汲極配線與上述通道區域之第1層間絕緣膜、與覆蓋上述第1層間絕緣膜之平坦化膜之第1接觸孔而與上述汲極配線電性連接；共用電極輔助配線，其包含上述金屬膜，該金屬膜與上述源極配線之至少一部分重疊並且於上述複數條閘極配線之至少一部分之附近與上述閘極配線大致平行地形成；共用電極，其以與上述共用電極輔助配線之至少一部分重疊之方式形成，且與上述共用電極輔助配線電性連接；及像素電極，其於為上述第1接觸孔之內側，且設置於覆蓋上述汲極連接膜之第2層間絕緣 膜之第2接觸孔與上述汲極連接膜電性連接；且上述金屬膜係以標準電極電位高於上述像素電極之金屬、或與上述像素電極之標準電極電位之電位差為預先規定之範圍內之金屬與上述像素電極接觸之方式構成；上述共用電極輔助配線將與所輸入之信號相應之電位供給至上述共用電極。
本發明之半導體裝置係即便於使用難以與ITO直接接觸之金屬配線作為源極/汲極配線之情形時，亦可不增加TFT基板之製造步驟而抑制電蝕之產生。
1‧‧‧顯示面板
2‧‧‧主動矩陣基板
3‧‧‧對向基板
4‧‧‧閘極驅動器
4P‧‧‧印刷基板
5‧‧‧源極驅動器
5P‧‧‧印刷基板
6a、6b‧‧‧端子
7‧‧‧端子群
8‧‧‧端子群
11‧‧‧閘極線
11a‧‧‧閘極層
11G‧‧‧閘極電極
11LG‧‧‧配線
12‧‧‧源極線
12a‧‧‧源極層
12D‧‧‧汲極電極
12LS‧‧‧配線
12S‧‧‧源極電極
13‧‧‧輔助配線層
13G、13S‧‧‧輔助配線
13P‧‧‧汲極連接膜
14‧‧‧TFT
15‧‧‧半導體部
15a‧‧‧通道區域
16‧‧‧共用電極
16h‧‧‧開口部
17‧‧‧像素電極
17a‧‧‧像素電極層
17A‧‧‧開口部
20‧‧‧基板
21‧‧‧閘極絕緣膜
22‧‧‧層間絕緣膜
23‧‧‧平坦化膜
23h‧‧‧開口部
24‧‧‧層間絕緣膜
100TFT-PIX‧‧‧接觸部
110S-G‧‧‧接觸部
110AS-G‧‧‧接觸部
110BS-G‧‧‧接觸部
120S-COM‧‧‧接觸部
121‧‧‧上層
122‧‧‧下層
130G-COM‧‧‧接觸部
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
CH1‧‧‧接觸孔
CH2‧‧‧接觸孔
Cl‧‧‧電容
D-D'‧‧‧線
H1‧‧‧接觸孔
H2‧‧‧接觸孔
H3‧‧‧接觸孔
H4‧‧‧接觸孔
H5‧‧‧接觸孔
H6‧‧‧接觸孔
圖1係表示第1實施形態之顯示面板之概略構成之圖。
圖2係表示第1實施形態中之主動矩陣基板之概略構成之圖。
圖3A表示放大圖2之主動矩陣基板之一部分之概略構成圖。
圖3B表示與圖3A之一像素之部分對應之等效電路。
圖4係放大圖3A之一像素之部分之俯視圖。
圖5係以圖4之A-A'切斷之剖面圖。
圖6係將圖3A中之S-G接觸部以B-B'切斷之剖面圖。
圖7係將圖3A中之G-COM接觸部以C-C'切斷之剖面圖。
圖8係將圖3A中之S-COM接觸部以D-D'切斷之剖面圖。
圖9A係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖9B係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖9C係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖9D係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖9E係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖9F係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖9G係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖9H係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖9I係例示第1實施形態中之TFT-PIX接觸部之製造步驟之圖。
圖10A係例示形成TFT-PIX接觸部之另一製造步驟之圖。
圖10B係例示形成TFT-PIX接觸部之另一製造步驟之圖。
圖10C係例示形成TFT-PIX接觸部之另一製造步驟之圖。
圖10D係例示形成TFT-PIX接觸部之另一製造步驟之圖。
圖10E係例示形成TFT-PIX接觸部之另一製造步驟之圖。
圖10F係例示形成TFT-PIX接觸部之另一製造步驟之圖。
圖10G係例示形成TFT-PIX接觸部之另一製造步驟之圖。
圖10H係例示形成TFT-PIX接觸部之另一製造步驟之圖。
圖11係表示第2實施形態中之S-G接觸部之剖面之圖。
圖12係表示第3實施形態中之S-G接觸部之剖面之圖。
本發明之一實施形態之半導體裝置係如下之半導體裝置，其包括：半導體層，其以介隔覆蓋形成於基板之複數條閘極配線之閘極絕緣膜而與上述複數條閘極配線重疊之方式形成；複數條源極配線，其等以與上述閘極配線交叉之方式形成於上述閘極絕緣膜及上述半導體層之一部分上；複數條汲極配線，其等以於上述半導體層上與上述源極配線隔開距離、且與上述閘極配線重疊之方式形成於上述閘極絕緣膜及上述半導體層之一部分；及薄膜電晶體，其於上述半導體層上之上述源極配線及上述汲極配線之間形成有通道區域；且包括：汲極連接膜，其包含金屬膜，該金屬膜經由貫通覆蓋上述源極配線及上述汲極配線與上述通道區域之第1層間絕緣膜、與覆蓋上述第1層間絕緣膜之平坦化膜之第1接觸孔而與上述汲極配線電性連接；共用電極輔助配線，其包含上述金屬膜，該金屬膜與上述源極配線之至少一部分重疊並且於上述複數條閘極配線之至少一部分之附近與上述閘極配線大致平行地形成；共用電極，其以與上述共用電極輔助配線之至少一部 分重疊之方式形成，且與上述共用電極輔助配線電性連接；及像素電極，其於為上述第1接觸孔之內側，且設置於覆蓋上述汲極連接膜之第2層間絕緣膜之第2接觸孔與上述汲極連接膜電性連接；且上述金屬膜係以標準電極電位高於上述像素電極之金屬、或與上述像素電極之標準電極電位之電位差為預先規定之範圍內之金屬與上述像素電極接觸之方式構成；上述共用電極輔助配線將與所輸入之信號相應之電位供給至上述共用電極。(第1構成)。根據第1構成，由於經由以抑制ITO之電蝕之金屬膜構成之汲極連接膜電性連接像素電極與汲極配線，故而可使用低電阻之鋁系金屬配線作為汲極配線。又，汲極連接膜與共用電極輔助配線係使用相同之金屬膜而形成於相同層。因此，可不增加製造步驟而於形成共用電極輔助配線之步驟中形成汲極連接膜。又，由於可藉由共用電極輔助配線向共用電極供給電位，故而可使共用電極之電位穩定化。
第2構成可設為：於第1構成之上述基板，包括對上述閘極配線輸入閘極信號之第1端子、對上述源極配線輸入源極信號之第2端子、對上述共用電極輸入電位之第3端子及第4端子，上述第1端子、上述第2端子、上述第3端子、上述第4端子係使用上述閘極配線之導電膜而形成於相同層，且該第2構成形成有：第1接觸部，其將上述源極配線中之一源極配線與上述第3端子電性連接、且電性連接另一上述源極配線與上述第2端子；第2接觸部，其係上述閘極配線中之一閘極配線與上述第4端子電性連接，另一閘極配線與上述第1端子電性連接，且電性連接上述一閘極配線和與上述另一源極線重疊之上述共用電極輔助配線；及第3接觸部，其電性連接上述一源極配線和與上述閘極配線大致平行之上述共用電極輔助配線。
第3構成可設為：於第2構成之上述第1接觸部，上述一源極配線與上述第3端子、及上述另一源極配線與上述第2端子係經由與上述共 用電極輔助配線及上述汲極連接膜形成於相同層之上述金屬膜而電性連接，於上述第2接觸部，上述一閘極配線和與上述另一源極配線重疊之上述共用電極輔助配線係經由與上述共用電極輔助配線及上述汲極連接膜形成於相同層之上述金屬膜而連接，於上述第3接觸部，上述一源極配線和與上述閘極配線大致平行之上述共用電極輔助配線係經由與上述共用電極輔助配線及上述汲極連接膜形成於相同層之上述金屬膜而連接。根據第3構成，可不增加製造步驟而於形成共用電極輔助配線與汲極連接膜之步驟中使共用電極輔助線與閘極配線及源極配線連接。
第4構成可設為：於第2構成之上述第1接觸部，上述一源極配線與上述第3端子、及上述另一源極配線與上述第2端子係以於形成在上述第3端子及第2端子上之上述閘極絕緣膜之接觸孔接觸之方式形成，於上述第2接觸部，上述一閘極配線和與上述另一源極配線重疊之上述共用電極輔助配線係經由與上述共用電極輔助配線及上述汲極連接膜形成於相同層之上述金屬膜而連接，於上述第3接觸部，上述一源極配線和與上述閘極配線大致平行之上述共用電極輔助配線係經由與上述共用電極輔助配線及上述汲極連接膜形成於相同層之上述金屬膜而連接。根據第4構成，於第1接觸部可使閘極配線與源極配線直接接觸，因此與第3構成相比可縮小接觸部之區域。
第5構成可設為：於第1至4之構成中，上述半導體層係由氧化物半導體構成，上述共用電極與上述像素電極係由透明導電膜構成，上述源極配線及上述汲極配線係由鋁或包含鋁之金屬化合物構成。
第6構成可設為，於第5構成中，上述氧化物半導體包含銦、鎵、鋅、及氧。
本發明之一實施形態之顯示面板包括：主動矩陣基板，其包括如第1至第6之構成中任一構成之半導體裝置；對向基板，其包括濾色 器；及液晶層，其夾持於上述主動矩陣基板與上述對向基板之間(第7構成)。
本發明之一實施形態之半導體裝置之製造方法係包含薄膜電晶體之半導體裝置之製造方法，且包括如下步驟：(A)其為於基板上形成薄膜電晶體之步驟，且形成包含閘極線及閘極電極之閘極層、覆蓋上述閘極層之閘極絕緣膜、及覆蓋上述閘極絕緣膜之一部分之半導體層，於上述半導體層之上部形成源極層且形成包含源極電極之源極配線與包含汲極電極之汲極配線；(B)形成覆蓋上述源極層之第1層間絕緣膜與覆蓋上述第1層間絕緣膜之平坦化膜；(C)將上述平坦化膜作為掩膜對上述第1層間絕緣膜進行蝕刻而形成使上述汲極電極露出之第1接觸孔；(D)於上述平坦化膜上成膜金屬膜，並於上述第1接觸孔以與上述汲極配線接觸之方式形成汲極連接膜，並且於與上述源極線之一部分重疊之位置形成共用電極輔助配線；(E)覆蓋上述共用電極輔助配線而於較上述汲極連接膜之形成區域更靠外側之位置形成共用電極；(F)於上述共用電極與上述汲極連接膜上成膜第2層間絕緣膜，並藉由對上述第2層間絕緣膜進行蝕刻而於上述第1接觸孔之內側形成使上述汲極連接膜露出之第2接觸孔；(G)於上述第2接觸孔以與上述汲極連接膜接觸之方式於上述第2層間絕緣膜上形成像素電極；且上述汲極連接膜及上述共用電極輔助配線係以標準電極電位高於上述像素電極之金屬、或與上述像素電極之標準電極電位之電位差為預先規定之範圍之金屬與上述像素電極接觸之方式構成(第8構成)。
以下，參照圖式對本發明之實施形態進行詳細說明。對圖中相同或相當部分標註相同符號且不重複其說明。
<第1實施形態>
圖1係表示包括本實施形態之半導體裝置之液晶顯示裝置之顯示面板之概略構成之圖。顯示面板1包括主動矩陣基板2、對向基板3、 及夾持於該等基板之液晶層(省略圖示)。於圖1所示之對向基板3形成有濾色器基板(省略圖示)。顯示面板1係自設置於主動矩陣基板2之背面側之背光裝置(省略圖示)照射光。如圖1所示，於主動矩陣基板2設置有閘極驅動器4與源極驅動器5。顯示面板1係基於根據外部輸入信號自源極驅動器4及閘極驅動器5輸出之資料信號及掃描信號驅動液晶層內之液晶，從而於顯示區域顯示圖像。
閘極驅動器4與源極驅動器5係藉由將閘極驅動器4與源極驅動器5之各半導體晶片裝載於聚醯亞胺等之膜之TAB(Tape Automated Bonding，捲帶式自動接合)等構成。各閘極驅動器4及各源極驅動器5係與主動矩陣基板2電性連接，並且與各印刷基板4P、5P電性連接。各閘極驅動器4與各源極驅動器5係經由各自所連接之印刷基板6而自控制電路(省略圖示)輸入時序信號或圖像信號等外部輸入信號。
圖2係表示主動矩陣基板2之概略構成之圖。又，圖3A表示放大主動矩陣基板2之一部分之概略構成圖。如圖2所示，於主動矩陣基板2之基板20，形成有與各閘極驅動器4連接之閘極線群11及與各源極驅動器5連接之源極線群12。閘極線11係朝向基板20之一方向而平行地形成。源極線12係與閘極線11交叉而平行地形成。由各閘極線11與各源極線12所包圍之區域形成1個像素，包含全部像素之像素區域構成顯示面板1之顯示區域。
如圖3A所示，於主動矩陣基板2之顯示區域之外側形成有端子群7及端子群8。端子群7將自源極驅動器5輸入之源極信號輸入至源極線12。端子群8將自閘極驅動器4輸入之閘極信號輸入至閘極線11。又，於主動矩陣基板2之顯示區域形成有下文所述之共用電極16(參照圖5)與像素電極17(參照圖5)。顯示面板1係以被稱為IPS(In Plane Switching，橫向電場效應)或FFS(fringe field switching)之橫向電場方式驅動液晶。進而，於主動矩陣基板2形成有端子6(6a、6b)與配線 12LS及配線11LG。端子6係向共用電極16輸入電位。配線12LS係與端子6a連接，配線11LG係與端子6b連接。
各端子6、7、8與配線11LG係使用與閘極線11相同之導電膜而與閘極線11形成於相同層。配線12LS係使用與源極線12相同之導電膜而與源極線12形成於相同層。端子6a與配線12LS係經由接觸孔而連接。各端子7與各源極線12係經由接觸孔而連接。端子6b與配線11LG、各端子8與各閘極線11係一體地形成，且分別電性連接。再者，於本實施形態中，閘極線11及配線11LG係閘極配線之一例，源極線12及配線12LS係源極配線之一例。
圖3B表示與圖3A之一像素之部分對應之等效電路。如圖3B所示，於各源極線12與各閘極線11交叉之附近，形成有TFT14(Thin Film Transistor)，且由像素電極17與共用電極16形成電容Cl。於各像素區域內，TFT14與像素電極17係經由接觸孔而電性連接。
又，在圖3A中，於主動矩陣基板2形成有輔助配線13S、13G。輔助配線13S、13G係向共用電極16供給自各端子6輸入之電位。輔助配線13S係以與源極線12重疊並且與閘極線11交叉之方式形成。輔助配線13G係以與配線12LS之一部分重疊之方式於各閘極線11之附近與閘極線11大致平行地形成。配線12LS及各輔助配線13G係經由接觸孔而與輔助配線13G之一部分電性連接。配線11LG及各輔助配線13S係經由接觸孔而與輔助配線13S之一部分電性連接。再者，本實施形態中之輔助配線13S、13G係共用電極輔助配線之一例。
於圖3A中，TFT14與像素電極(於圖3A中省略)重疊之區域100係TFT14與像素電極17之連接部分，以下稱為TFT-PIX接觸部100。於圖3A中，配線12LS及各源極線12與各端子(6a、7)重疊之區域110係配線12LS與端子6a、各源極線12與各端子7經由接觸孔而連接之連接部分。以下，稱為S-G接觸部110。又，輔助配線13G與配線12LS重疊之 區域120係配線12LS與輔助配線13G之連接部分。以下，稱為S-COM接觸部120。又，配線11LG與輔助配線13S重疊之區域130係配線11LG與輔助配線13S之連接部分。以下，將區域130稱為G-COM接觸部130。
於本實施形態中，自各端子7輸入之源極信號係經由S-G接觸部110被傳輸至源極線12。又，自端子6a向共用電極16輸入之電位係經由配線12LS中之S-G接觸部110與S-COM接觸部120被傳輸至輔助配線13G。自端子6b向共用電極16輸入之電位係經由G-COM接觸部130被傳輸至輔助配線13S。
此處，使用圖4及圖5對包含TFT-PIX接觸部100之一像素之部分之詳情進行說明。圖4係放大圖3A之一像素之部分之俯視圖。如圖4所示，TFT14包括源極電極12S、閘極電極11G、汲極電極12D、及半導體部15。像素電極17形成於各像素區域，且包括開口部17A。像素電極17係與TFT14之汲極電極12D電性連接。於該圖中，雖省略共用電極16(參照圖5)，但共用電極16係形成於在像素電極17之下側較以虛線表示之共用電極16之開口部16h更靠外側之部分。即，共用電極16係形成於除連接汲極電極12D與像素電極17之TFT-PIX接觸部100之區域以外之整個像素區域。
圖5係以圖4之A-A'切斷之剖面圖。如圖5所示，於玻璃等具有透明性及絕緣性之基板20上，形成有閘極層11a。閘極層11a包含例如銅(Cu)、鋁(Al)、鈦(Ti)、鉬(Mo)等金屬或其等之合金等。藉由形成閘極層11a而將閘極線11與閘極電極11G形成為一體。
於閘極層11a之上部，形成有包含氮化矽膜(SiNx)或氧化矽膜(SiO2)等之閘極絕緣膜21。於該閘極絕緣膜21之上部形成有半導體部15。半導體部15係由非晶矽(a-Si)、多晶矽(poly-Si)、或氧化物半導體等構成。
於半導體部15之上部，形成有源極層12a。源極層12a包含例如Al之單層膜或將Al作為上層、將Ti作為下層之積層膜。藉由形成源極層12a而將源極線12與源極電極12S形成為一體，並且形成汲極電極12D。源極電極12S與汲極電極12D係於半導體部15之上部隔開距離而形成。於半導體部15之上部中之源極電極12S與汲極電極12D之間形成有通道區域15a。再者，於本實施形態中，源極線12與源極電極12S係源極配線之一例，汲極電極12D係汲極配線之一例。
於源極電極12S、汲極電極12D、及通道區域15a之上層，積層有層間絕緣膜22與平坦化膜23。於汲極電極12D之上部中之層間絕緣膜22與平坦化膜23之部分形成有接觸孔H1。層間絕緣膜22係由無機絕緣膜構成。平坦化膜23係由有機絕緣膜構成。
於平坦化膜23之上部，形成有輔助配線層13。輔助配線層13使用例如於與像素電極17之間可抑制電蝕之金屬膜。作為該金屬膜，使用例如將Cu、Ti、Mo等作為與像素電極17直接接觸之最上層而成之積層膜。再者，於25℃之水溶液中，在將參考電極作為標準氫電極之情形時，Cu、Ti、Mo、及Al之標準電極電位為Cu=0.34V，Ti=-1.63V，Mo=-0.02V，Al=-1.68V。又，用作像素電極17之ITO之標準電極電位為0.03V。即，用於輔助配線層13之金屬膜只要以標準電極電位高於像素電極17之金屬、或與像素電極17之標準電極電位之電位差為預先規定之範圍內之金屬與像素電極17接觸之方式構成即可。再者，作為與像素電極17之標準電極電位之電位差，例如可為1.66V以內。
藉由形成輔助配線層13而形成輔助配線13S與汲極連接膜13P。輔助配線13S係形成於介隔層間絕緣膜22與平坦化膜23而與源極線12重疊之位置。又，汲極連接膜13P係以與汲極電極12D接觸之方式形成於接觸孔H1。再者，於圖5中雖未示出，但與輔助配線13G及汲極 連接膜13P同時形成與閘極線11平行之輔助配線13G。
而且，於平坦化膜23之上層形成有共用電極16。共用電極16係於平坦化膜23之上層以不與汲極連接膜13P接觸之方式包括開口部16h、且以覆蓋輔助配線13S之方式形成。於共用電極16之上層，以覆蓋共用電極16與汲極連接膜13P之方式形成有層間絕緣膜24，且形成有接觸孔H2。於接觸孔H2，以覆蓋層間絕緣膜24之一部分之方式形成有像素電極17。層間絕緣膜24係由無機絕緣膜構成。共用電極16與像素電極17係由ITO等透明導電膜構成。
如圖5所示，汲極電極12D與像素電極17係經由汲極連接膜13P而電性連接，從而形成TFT-PIX接觸部100。對輔助配線層13使用於與像素電極17之間可抑制電蝕之材料。於TFT-PIX接觸部100，汲極連接膜13P成為與像素電極17直接接觸之構成。因此，即便於藉由鋁系金屬膜構成汲極電極12D之情形時，亦可防止汲極連接膜13P與像素電極17之間產生電蝕。
接下來，對S-G接觸部110、G-COM接觸部130、及S-COM接觸部120之詳情進行說明。
圖6係將圖3A中之S-G接觸部110以B-B'切斷之剖面圖。如圖6所示，於基板20上形成有閘極層11a。藉由形成閘極層11a而形成各端子6a、7。於閘極層11a之上層介隔閘極絕緣膜21形成有源極層12a。藉由形成源極層12a而形成配線12LS與源極線12。以覆蓋源極層12a之方式形成有層間絕緣膜22，於層間絕緣膜22之上層形成有平坦化膜23。
於源極層12a之上部中之平坦化膜23與層間絕緣膜22之部分形成有接觸孔H3。又，於除源極層12之部分以外之平坦化膜23、層間絕緣膜22、及閘極絕緣膜21之部分形成有接觸孔H4。於平坦化膜23之上層，以連接接觸孔H3、H4之方式形成有輔助配線層13。層間絕緣膜24係以覆蓋輔助配線層13之方式形成。
如此，於本實施形態中，配線12LS(源極層12a)與端子6a(閘極層11a)係經由形成於接觸孔H3及H4之輔助配線層13而電性連接。又，源極線12(源極層12a)與端子7(閘極層11a)係經由輔助配線層13而電性連接。因此，自端子7輸入之源極信號可經由輔助配線層13而被傳輸至源極線12。
圖7係將圖3A中之G-COM接觸部130以C-C'切斷之剖面圖。如圖7所示，於基板20上形成有閘極層11a。藉由形成閘極層11a而將端子6b與配線11LG形成為一體。而且，於閘極層11a之上層，依序形成有閘極絕緣膜21、層間絕緣膜22、及平坦化膜23。於閘極絕緣膜21、層間絕緣膜22、及平坦化膜23，形成有使閘極層11a露出之接觸孔H5。而且，於平坦化膜23之上層形成有輔助配線層13。輔助配線層13係於接觸孔H5與閘極層11a接觸。層間絕緣膜24係以覆蓋輔助配線層13之方式形成。
如此，與端子6b形成為一體之配線11LG係經由形成於接觸孔H5之輔助配線層13而與共用電極16電性連接。因此，可將自端子6b輸入之電位經由輔助配線層13而供給至共用電極16，從而可使共用電極16之電位穩定化。
圖8係將圖3A中之S-COM接觸部120以D-D'切斷之剖面圖。如圖8所示，於基板20上介隔閘極絕緣膜21而形成有源極層12a。藉由形成源極層12a而形成配線12LS。於源極層12a之上層，依序形成有層間絕緣膜22與平坦化膜23。又，於層間絕緣膜22與平坦化膜23形成有接觸孔H6。而且，於平坦化膜23之上層形成有輔助配線層13。輔助配線層13係於接觸孔H6與源極層12a接觸。層間絕緣膜24係以覆蓋輔助配線層13之方式形成。
如此，配線12LS(源極層12a)與共用電極16係經由形成於接觸孔H6之輔助配線層13而電性連接。因此，自端子6a輸入之電位係經由 圖6所示之S-G接觸部110而傳輸至配線12LS(源極層12a)，並經由輔助配線層13而自配線12LS(源極層12a)供給至共用電極16。
(製造方法)
接下來，對本實施形態之半導體裝置之製造方法之一例進行說明。圖9A~圖9I係表示形成圖5所示之TFT-PIX接觸部100之步驟之圖，且係以圖4之A-A'切斷之剖面圖。於本實施形態中，在以下所示之步驟(1)~(10)中使用8片掩膜。以下，對TFT-PIX接觸部100之各步驟之處理進行說明並且一併對S-G接觸部110、S-COM接觸部120、及G-COM接觸部130之形成進行說明。
(1)閘極層11a之形成
如圖9A所示，於基板20上使用濺鍍法成膜閘極層11a用導電膜。繼而，於形成TFT14之區域內，使用光微影法形成抗蝕劑掩膜而製成抗蝕劑圖案。進而，藉由利用濕式蝕刻或乾式蝕刻除去未被抗蝕劑掩膜覆蓋之部分之導電膜而進行圖案化。此為第1掩膜步驟。藉此，將閘極電極11G與閘極線11形成為一體。又，於S-G接觸部110與G-COM接觸部130，與此相同地如圖6、7所示般於基板20上形成端子6、7與配線11LG。
作為閘極層11a，使用例如包含Cu、Al、Ti、Mo等金屬或其等之合金或其等之氮化物之膜。於本實施形態中，使用例如使上層為Cu、使下層為Ti之積層膜。上層之膜厚例如為180nm以上且300nm以下，下層之膜厚例如為15nm以上且35nm以下。
(2)閘極絕緣膜21之形成
接下來，如圖9B所示，於形成有閘極層11a之基板20上，利用電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法或濺鍍法成膜閘極絕緣膜21。於S-G接觸部110、G-COM接觸部130、及S-COM接觸部120，亦如圖6、7、8所示般形成閘極絕緣膜21。於閘極絕緣膜21，使 用例如氮化矽膜、氧化矽膜、或該等之積層膜。閘極絕緣膜21之膜厚例如為200nm以上且400nm以下。
(3)半導體部15之形成
於形成有閘極絕緣膜21之基板20上，使用電漿CVD法或濺鍍法成膜半導體。繼而，使用光微影法製成抗蝕劑圖案，並進行濕式蝕刻或乾式蝕刻。藉此，如圖9C所示般呈島狀進行圖案化。此為第2掩膜步驟。半導體使用例如a-Si、poly-Si、或者使用IGZO(indium gallium zinc oxide，氧化銦鎵鋅)或InGaO3(ZnO)5等氧化物半導體。半導體部15之膜厚例如為30nm以上且100nm以下。
(4)源極層12a之形成
接下來，於形成有半導體部15之基板20上，使用濺鍍法成膜源極層12a用導電膜。繼而，於形成源極線12、源極電極12S、及汲極電極12D之區域內，使用光微影法製成抗蝕劑圖案，並進行濕式蝕刻、乾式蝕刻、或組合該等而成之蝕刻。此為第3掩膜步驟。
藉此，如圖9D所示，於半導體15之上部以源極電極12S與汲極電極12隔開距離之方式形成源極線12、源極電極12S、及汲極電極12D。又，於S-G接觸部110與S-COM接觸部120，亦與此相同地如圖6、圖8所示般於閘極絕緣膜21上形成配線12LS。
於源極層12a，使用例如包含Al、Mo、Cu、Ti、鉭(Ta)、鎢(W)等金屬或其等之合金、或其等之金屬氮化物之金屬膜。於本實施形態中，使用使上層為Al、使下層為Ti之積層膜。源極層12a之膜厚例如為180以上且300nm以下。
(5)層間絕緣膜22、平坦化膜23之形成
繼而，如圖9E所示，於形成有源極層12a之基板20上，使用電漿CVD法或濺鍍法成膜層間絕緣膜22。繼而，於形成有層間絕緣膜22之基板20上，藉由使用光微影法對平坦化膜23進行圖案化而形成平坦化 膜23之開口部(省略圖示)。此為第4掩膜步驟。層間絕緣膜22使用例如氮化矽膜或氧化矽膜等無機絕緣膜、或該等之積層膜。平坦化膜23使用例如正型感光性樹脂膜等有機絕緣膜。層間絕緣膜22之厚度例如為200nm以上且300nm以下。平坦化膜23之厚度例如為2μm以上且3μm以下。
繼而，藉由將平坦化膜23作為掩膜進行乾式蝕刻而對層間絕緣膜22進行蝕刻。藉此，如圖9F所示，形成接觸孔H1。藉此，露出汲極電極12D之表面。同樣地，如圖6、7、8所示般在形成接觸孔H1之同時於S-G接觸部110與G-COM接觸部130亦形成使源極層12a露出之接觸孔H3、H6。進而，在S-G接觸部110與G-COM接觸部130，於在平坦化膜23形成開口部之後，將平坦化膜23作為掩膜而對層間絕緣膜22與閘極絕緣膜21同時進行蝕刻，藉此形成接觸孔H4、H5。
(6)輔助配線層13之形成
於形成有平坦化膜23且露出汲極電極12D之表面之基板20上，利用濺鍍法成膜輔助配線層13用導電膜。繼而，於形成輔助配線13S、13G之區域內，使用光微影法製成抗蝕劑圖案並進行濕式蝕刻、乾式蝕刻、或組合該等而成之蝕刻從而進行圖案化。此為第5掩膜步驟。藉此，如圖9G所示，於接觸孔H1形成汲極連接膜13P，於介隔層間絕緣膜22及平坦化膜23而與源極線12重疊之位置形成輔助配線13S。同樣地，如圖6、7、8所示般於S-G接觸部110、G-COM接觸部130、及S-COM接觸部120，在形成汲極連接膜13P、輔助配線13S之同時於各接觸孔H3、4、5、6形成輔助配線層13。
作為輔助配線層13中之與像素電極接觸之層，只要使標準電極電位高於用於像素電極17之ITO之金屬、或與像素電極17之標準電極電位之差為預先規定之範圍內之金屬為最表面即可。例如可為使Cu、Ti、Mo為最表面、且包含Cu/Ti或Cu/Mo之2層積層膜，亦可為包 含Mo/Al/Mo、或Ti/Al/Ti之3層積層膜。輔助配線層13之膜厚例如為200nm以上且350nm以下。
(7)共用電極16之形成
於形成有輔助配線層13之基板20上，使用濺鍍法成膜透明導電膜。繼而，於形成共用電極16之區域內，使用光微影法形成抗蝕劑圖案，並使用濕式蝕刻進行蝕刻，藉此進行圖案化。此為第6掩膜步驟。藉此，如圖9H所示，形成共用電極16之開口部16h，且於較開口部16h更靠外側形成共用電極16。
對共用電極16使用例如ITO(銦-錫氧化物)或IZO(銦-鋅氧化物)等透明導電膜。共用電極16之膜厚例如為60nm以上且120nm以下。再者，亦可於圖案化後，藉由對共用電極16進行烘烤處理而降低電阻。
(8)層間絕緣膜24之形成
於形成有共用電極16之基板20上，使用電漿CVD法或濺鍍法成膜層間絕緣膜24。繼而，使用光微影法形成抗蝕劑圖案，並使用乾式蝕刻進行蝕刻，藉此進行圖案化。此為第7掩膜步驟。藉此，如圖9I所示，於接觸孔H1之內側形成接觸孔H2，於共用電極16上形成層間絕緣膜24。又，與此相同地如圖6、7、8所示般於S-G接觸部110、G-COM接觸部130、及S-COM接觸部120，亦在輔助配線層13之上層形成層間絕緣膜24。作為層間絕緣膜24，使用例如氮化矽膜或氧化矽膜等無機絕緣膜、或該等之積層膜。層間絕緣膜24之膜厚例如為100nm以上且300nm以下。再者，於本實施形態中，接觸孔H1係第1接觸孔之一例，接觸孔H2係第2接觸孔之一例。
(9)像素電極17之形成
於形成有層間絕緣膜24之基板20上，使用濺鍍法成膜透明導電膜。繼而，於形成像素電極17之區域內，使用光微影法形成抗蝕劑圖案，並使用濕式蝕刻進行蝕刻，藉此進行圖案化。此為第8掩膜步 驟。藉此，如圖5所示，以與層間絕緣膜24之一部分及汲極連接膜13P重疊之方式形成像素電極17。又，像素電極17係經由汲極連接膜13P而與汲極電極12D電性連接。再者，於圖案化後，亦可藉由對像素電極17進行烘烤處理而降低電阻。
對像素電極17使用ITO(銦-錫氧化物)或IZO(銦-鋅氧化物)等氧化物薄膜。像素電極17之膜厚例如為60nm以上且120nm以下。對汲極連接膜13P使用在與像素電極17之間可抑制電蝕之金屬膜。由於像素電極17與汲極電極12D不直接接觸，故而防止於形成像素電極17時在與汲極電極12D或與汲極連接膜13P之間產生電蝕。
如上所述，於本實施形態中，藉由第1掩膜步驟至第8掩膜步驟而使用8片掩膜。本實施形態係以於形成像素電極17時在與汲極電極12D之間不產生電蝕之方式形成汲極連接膜13P之例。此處，對不形成汲極連接膜13P而防止像素電極17之電蝕之另一構成進行研究。於以下之例中，僅形成用以使共用電極16之電位穩定化之輔助配線13S。圖10A~10H係例示此種構成之製造步驟者。
如圖10A所示，利用上述步驟(1)~(3)之方法於閘極絕緣膜21上形成半導體部15。繼而，於以覆蓋半導體部15之方式成膜將鋁作為上層121、將鈦作為下層122之源極層12a之狀態下，使用光微影法進行圖案化。進而，僅對源極層12a之上層121進行蝕刻而使下層122露出。藉此，如圖10B所示，於源極層12a形成接觸孔CH1(步驟(4'))。繼而，與上述步驟(4)同樣地，於形成源極線12、源極電極12S、及汲極電極12D之區域內，使用光微影法進行圖案化並進行蝕刻。藉此，如圖10B所示，於半導體15之上部形成源極電極12S與汲極電極12D。
繼而，利用上述實施形態之步驟(5)之方法成膜層間絕緣膜22，並使用光微影法對平坦化膜23進行圖案化，藉此，如圖10C所示，形成平坦化膜23之開口部23h。
其後，與上述實施形態之步驟(6)同樣地成膜輔助配線層13，並於與源極線12重疊之位置，使用光微影法進行圖案化並進行蝕刻。藉此，如圖10D所示，形成輔助配線13S。繼而，與上述實施形態之步驟(7)同樣地，於形成共用電極16之區域內使用光微影法進行圖案化並進行蝕刻。藉此，如圖10E所示，形成共用電極16。
於形成共用電極16後，如圖10F所示，與上述步驟(8)同樣地，於共用電極16之上層成膜層間絕緣膜24。繼而，使用光微影法進行圖案化，並對層間絕緣膜24與層間絕緣膜22同時進行蝕刻。藉此，如圖10G所示，形成接觸孔CH2從而露出源極層12a之下層122。繼而，與上述步驟(9)同樣地，使用光微影法進行圖案化。藉此，如圖10H所示，以覆蓋接觸孔CH2之方式於層間絕緣膜24之上層形成像素電極17。
如圖10H所示，於未形成汲極連接膜13P之情形時，除去源極層12a之上層121而使下層122與像素電極17直接接觸。即，於與像素電極17之間會產生電蝕之鋁與像素電極17不接觸，而使鈦與像素電極17直接接觸。藉此，將像素電極17與汲極電極12D(源極層12a)電性連接，防止像素電極17與汲極電極12D之電蝕。
然而，於圖10A~10H所示之製造步驟中，除步驟(1)~(9)之步驟以外還需要步驟(4')之步驟。於步驟(4')中形成用以使源極層12a之下層122露出之接觸孔CH1。因此，於圖10A~10H之步驟中，在步驟(4')中需要另一掩膜。其結果，與上述實施形態相比掩膜數多出1片。於本實施形態中，在形成輔助配線13S之同時於TFT-PIX接觸部100形成汲極連接膜13P。因此，像素電極17係於汲極連接膜13P上成膜、且經由汲極連接膜13P而與汲極電極12D連接。其結果，無需如圖10A般形成接觸孔CH1，與圖10A~10H所示之製造步驟相比可減少掩膜數。
<第2實施形態>
於上述第1實施形態中，對在圖6所示之S-G接觸部110利用輔助配線層13連接閘極層11a及源極層12a之例進行了說明，但亦可以如下方式構成。
圖11係表示本實施形態中之S-G接觸部110A之剖面之圖。如圖11所示，在本實施形態中，於在閘極層11a之上部形成閘極絕緣膜21之後，使用光微影法進行圖案化，並對閘極絕緣膜21進行乾式蝕刻。藉此，於閘極絕緣膜21形成開口部。繼而，於第1實施形態之步驟(4)之處理中，在該開口部形成源極層12a。於形成源極層12a之後，在第1實施形態之步驟(5)(8)之處理中，依序成膜層間絕緣膜22、平坦化膜23、及層間絕緣膜24。
於圖6所示之第1實施形態之情形時，用以連接閘極層11a及源極層12a之輔助配線層13係與汲極連接膜13P同時形成。因此，無需另外使用用以使閘極層11a與源極層12a連接之掩膜。與此相對，於本實施形態之圖11所示之構成中，在形成源極層12a之前，需要用以形成用以使閘極層11a與源極層12a直接接觸之開口部之掩膜。然而，於圖11之情形時，可使閘極層11a與源極層12a直接連接。其結果，與第1實施形態之情形相比可減小S-G接觸部110之面積，而可謀求顯示面板之窄邊緣化。
<第3實施形態>
於上述第1實施形態中，對在圖6所示之S-G接觸部110利用輔助配線層13連接閘極層11a及源極層12a之例進行了說明，但亦可以如下方式構成。
圖12係表示本實施形態中之S-G接觸部110B之剖面之圖。如圖12所示，在本實施形態中，於在上述第1實施形態之步驟(5)中形成接觸孔H3、H4之後，在步驟(6)之處理中，僅於接觸孔H3一方形成輔助配 線層13。繼而，於步驟(8)之處理中，以覆蓋輔助配線層13、接觸孔H4、及平坦化膜23之方式形成層間絕緣膜24。
於形成層間絕緣膜24之後，使用光微影法進行圖案化，並於接觸孔H3與H4僅對層間絕緣膜24進行乾式蝕刻。藉此，露出閘極層11a與輔助配線層13。繼而，於步驟(9)之處理中，在形成像素電極17之同時以覆蓋層間絕緣膜24之方式形成像素電極層17a。像素電極層17a係由像素電極17之導電膜構成。
藉此，源極層12a與像素電極層17a係經由輔助配線層13而積層。由於輔助配線層13使用於與像素電極17之間可抑制電蝕之金屬，故而於像素電極層17a之成膜時不產生電蝕。因此，可使用低電阻之鋁系金屬膜作為源極層12a。又，閘極層11a與源極層12a係經由像素電極層17a而電性連接。於本實施形態中，閘極層11a構成為，於與像素電極層17a直接接觸之最表面，與輔助配線層13同樣地使用於與ITO之間可抑制電蝕之材料。自端子6a輸入之共用電極16之電位係經由像素電極層17a被傳輸至源極層12a，並經由S-COM接觸部120被供給至共用電極16。
以上，對本發明之實施形態進行了說明，但上述實施形態僅為用以實施本發明之例示。由此，本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內對上述實施形態進行適當變形而實施。以下，對本發明之變化例進行說明。
(1)於上述第1至第3實施形態中，對顯示面板1為液晶面板之例進行了說明，但亦可為使用有機EL(Electro-Luminescence，有機電致發光)等之面板。
(2)於上述第1至第3實施形態中，雖對輔助配線13G係以與閘極線11平行之方式形成於閘極線11之附近之例進行了說明，但亦可以如下方式構成。即，輔助配線13G係只要為不與TFT-PIX接觸部100重疊之 位置便可於閘極線11上形成輔助配線13G。
(3)於上述第1至第3實施形態中，對輔助配線13S、13G係相對於全部像素而形成之例進行了說明，但亦可以如下方式構成。例如亦可於預先規定之閘極線11之附近之位置形成輔助配線13G，以與預先規定之源極線12重疊之方式形成輔助配線13S。總之，以可於全部像素區域內之複數個像素區域對共用電極16供給電位之方式於一部分閘極線11之附近之位置形成輔助配線13G，且以與一部分源極線12重疊之方式形成輔助配線13S即可。
[產業上之可利用性]
本發明可作為用於顯示裝置之液晶面板或有機EL面板等顯示面板而利用於產業上。
11‧‧‧閘極線
11a‧‧‧閘極層
11G‧‧‧閘極電極
12a‧‧‧源極層
12D‧‧‧汲極電極
12S‧‧‧源極電極
13P‧‧‧汲極連接膜
13S‧‧‧輔助配線
15‧‧‧半導體部
15a‧‧‧通道區域
16‧‧‧共用電極
16h‧‧‧開口部
17‧‧‧像素電極
20‧‧‧基板
21‧‧‧閘極絕緣膜
22‧‧‧層間絕緣膜
23‧‧‧平坦化膜
24‧‧‧層間絕緣膜
H1‧‧‧接觸孔
H2‧‧‧接觸孔

Claims (8)

  1. 一種半導體裝置，其包括：半導體層，其以介隔覆蓋形成於基板之複數條閘極配線之閘極絕緣膜而與上述複數條閘極配線重疊之方式形成；複數條源極配線，其等以與上述閘極配線交叉之方式形成於上述閘極絕緣膜及上述半導體層之一部分上；複數條汲極配線，其等以於上述半導體層上與上述源極配線隔開距離、且與上述閘極配線重疊之方式形成於上述閘極絕緣膜及上述半導體層之一部分；及薄膜電晶體，其於上述半導體層上之上述源極配線及上述汲極配線之間形成有通道區域；且該半導體裝置包括：汲極連接膜，其包含金屬膜，該金屬膜經由貫通覆蓋上述源極配線及上述汲極配線與上述通道區域之第1層間絕緣膜、與覆蓋上述第1層間絕緣膜之平坦化膜之第1接觸孔而與上述汲極配線電性連接；共用電極輔助配線，其包含上述金屬膜，該金屬膜與上述源極配線之至少一部分重疊並且於上述複數條閘極配線之至少一部分之附近與上述閘極配線大致平行地形成；共用電極，其以與上述共用電極輔助配線之至少一部分重疊之方式形成，且與上述共用電極輔助配線電性連接；及像素電極，其於為上述第1接觸孔之內側，且設置於覆蓋上述汲極連接膜之第2層間絕緣膜之第2接觸孔與上述汲極連接膜電性連接；且上述金屬膜係以標準電極電位高於上述像素電極之金屬、或與上述像素電極之標準電極電位之電位差為預先規定之範圍內之金屬與上述像素電極接觸之方式構成； 上述共用電極輔助配線將與所輸入之信號相應之電位供給至上述共用電極。
  2. 如請求項1之半導體裝置，其中於上述基板包括對上述閘極配線輸入閘極信號之第1端子、對上述源極配線輸入源極信號之第2端子、對上述共用電極輸入電位之第3端子及第4端子，上述第1端子、上述第2端子、上述第3端子、上述第4端子係使用上述閘極配線之導電膜而形成於相同層；且該半導體裝置形成有：第1接觸部，其將上述源極配線中之一源極配線與上述第3端子電性連接、且電性連接另一上述源極配線與上述第2端子；第2接觸部，其係上述閘極配線中之一閘極配線與上述第4端子電性連接，另一閘極配線與上述第1端子電性連接，且電性連接上述一閘極配線和與上述另一源極線重疊之上述共用電極輔助配線；及第3接觸部，其電性連接上述一源極配線和與上述閘極配線大致平行之上述共用電極輔助配線。
  3. 如請求項2之半導體裝置，其中在上述第1接觸部，上述一源極配線與上述第3端子、及上述另一源極配線與上述第2端子係經由上述金屬膜而電性連接，該金屬膜係與上述共用電極輔助配線及上述汲極連接膜形成於相同層，在上述第2接觸部，上述一閘極配線和與上述另一源極配線重疊之上述共用電極輔助配線係經由上述金屬膜而連接，該金屬膜係與上述共用電極輔助配線及上述汲極連接膜形成於相同層，在上述第3接觸部，上述一源極配線和與上述閘極配線大致平行之上述共用電極輔助配線係經由上述金屬膜而連接，該金屬 膜係與上述共用電極輔助配線及上述汲極連接膜形成於相同層。
  4. 如請求項2之半導體裝置，其中在上述第1接觸部，上述一源極配線與上述第3端子、及上述另一源極配線與上述第2端子係以於上述閘極絕緣膜之接觸孔接觸之方式形成，該閘極絕緣膜係形成於上述第3端子及第2端子上，在上述第2接觸部，上述一閘極配線和與上述另一源極配線重疊之上述共用電極輔助配線係經由上述金屬膜而連接，該金屬膜係與上述共用電極輔助配線及上述汲極連接膜形成於相同層，在上述第3接觸部，上述一源極配線和與上述閘極配線大致平行之上述共用電極輔助配線係經由上述金屬膜而連接，該金屬膜係與上述共用電極輔助配線及上述汲極連接膜形成於相同層。
  5. 如請求項1至4中任一項之半導體裝置，其中上述半導體層係由氧化物半導體構成，上述共用電極與上述像素電極係由透明導電膜構成，上述源極配線及上述汲極配線係由鋁或包含鋁之金屬化合物構成。
  6. 如請求項5之半導體裝置，其中上述氧化物半導體包含銦、鎵、鋅、及氧。
  7. 一種顯示面板，其包括：主動矩陣基板，其包括如請求項1至6中任一項之半導體裝置；對向基板，其包括濾色器；及液晶層，其夾持於上述主動矩陣基板與上述對向基板之間。
  8. 一種半導體裝置之製造方法，其係製造包含薄膜電晶體之半導體裝置之方法，且包括如下步驟：(A)其為於基板上形成薄膜電晶體之步驟，且形成包含閘極線及閘極電極之閘極層、覆蓋上述閘極層之閘極絕緣膜、及覆蓋上述閘極絕緣膜之一部分之半導體層，於上述半導體層之上部形成源極層且形成包含源極電極之源極配線與包含汲極電極之汲極配線；(B)形成覆蓋上述源極層之第1層間絕緣膜、與覆蓋上述第1層間絕緣膜之平坦化膜；(C)將上述平坦化膜作為掩膜，對上述第1層間絕緣膜進行蝕刻而形成使上述汲極電極露出之第1接觸孔；(D)於上述平坦化膜上成膜金屬膜，並在上述第1接觸孔以與上述汲極配線接觸之方式形成汲極連接膜，並且於與上述源極線之一部分重疊之位置形成共用電極輔助配線；(E)覆蓋上述共用電極輔助配線而於較上述汲極連接膜之形成區域更靠外側之位置形成共用電極；(F)於上述共用電極與上述汲極連接膜上成膜第2層間絕緣膜，並藉由對上述第2層間絕緣膜進行蝕刻而於上述第1接觸孔之內側形成使上述汲極連接膜露出之第2接觸孔；及(G)於上述第2接觸孔以與上述汲極連接膜接觸之方式於上述第2層間絕緣膜上形成像素電極；且上述汲極連接膜及上述共用電極輔助配線係以標準電極電位高於上述像素電極之金屬、或與上述像素電極之標準電極電位之電位差為預先規定之範圍之金屬與上述像素電極接觸之方式構成。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226070A (zh) * 2015-10-08 2016-01-06 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制备方法、显示装置
CN109891483A (zh) * 2016-10-19 2019-06-14 夏普株式会社 有源矩阵基板及其制造方法
CN110383160A (zh) * 2017-03-06 2019-10-25 夏普株式会社 液晶显示装置
GB2557844B (en) * 2015-09-22 2021-09-15 Shenzhen China Star Optoelect Liquid crystal display panel, array substrate and manufacturing method for the same
CN113867043A (zh) * 2020-06-30 2021-12-31 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6497876B2 (ja) * 2014-09-01 2019-04-10 三菱電機株式会社 液晶表示パネル、及びその製造方法
KR102392683B1 (ko) * 2015-11-30 2022-05-02 엘지디스플레이 주식회사 터치스크린 내장형 표시장치
CN105826329B (zh) * 2016-05-09 2019-04-02 深圳市华星光电技术有限公司 一种阵列基板的制作方法、阵列基板及液晶面板
CN105867038A (zh) * 2016-06-17 2016-08-17 深圳市华星光电技术有限公司 阵列基板及其制作方法、液晶显示器
TWI880886B (zh) * 2016-10-07 2025-04-21 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
CN106847830B (zh) * 2017-03-02 2019-06-14 上海天马微电子有限公司 阵列基板及其制作方法、显示面板
KR102353726B1 (ko) * 2017-03-31 2022-01-20 삼성디스플레이 주식회사 표시 장치
CN107546234B (zh) * 2017-08-24 2020-02-21 京东方科技集团股份有限公司 显示装置、阵列基板及其制备方法
US11508804B2 (en) 2017-11-29 2022-11-22 Ordos Yuansheng Optoelectronics, Co., Ltd. Organic light emitting display device
CN107799579B (zh) * 2017-11-29 2024-02-02 京东方科技集团股份有限公司 用于有机发光显示器件的背板及其制备方法、显示装置
JP2019101145A (ja) * 2017-11-30 2019-06-24 シャープ株式会社 電子デバイス
KR102895654B1 (ko) * 2018-08-29 2025-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 패널, 표시 장치, 입출력 장치, 정보 처리 장치
US10859884B2 (en) * 2018-09-13 2020-12-08 HKC Corporation Limited Liquid crystal display panel and liquid crystal display apparatus
CN109378297A (zh) * 2018-10-16 2019-02-22 信利（惠州）智能显示有限公司 阵列基板防腐蚀保护方法、保护结构、阵列基板及显示屏
CN116387326A (zh) * 2019-12-06 2023-07-04 群创光电股份有限公司 电子装置
CN111863838A (zh) 2020-07-21 2020-10-30 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法
CN115685631A (zh) * 2021-07-30 2023-02-03 福州京东方光电科技有限公司 阵列基板及其制备方法、显示装置
CN114551349A (zh) * 2022-02-10 2022-05-27 广州华星光电半导体显示技术有限公司 阵列基板的制备方法、阵列基板以及显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3377447B2 (ja) * 1998-03-05 2003-02-17 シャープ株式会社 液晶表示パネル及びその製造方法
KR100311214B1 (ko) * 1999-06-29 2001-11-02 박종섭 고개구율 및 고투과율 액정 표시 장치
KR100538328B1 (ko) * 2003-06-20 2005-12-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
JP5075583B2 (ja) * 2007-11-01 2012-11-21 株式会社ジャパンディスプレイイースト 液晶表示装置
EP3540772A1 (en) * 2009-09-16 2019-09-18 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
WO2012090788A1 (ja) * 2010-12-27 2012-07-05 シャープ株式会社 表示素子

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2557844B (en) * 2015-09-22 2021-09-15 Shenzhen China Star Optoelect Liquid crystal display panel, array substrate and manufacturing method for the same
CN105226070A (zh) * 2015-10-08 2016-01-06 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制备方法、显示装置
CN109891483A (zh) * 2016-10-19 2019-06-14 夏普株式会社 有源矩阵基板及其制造方法
CN110383160A (zh) * 2017-03-06 2019-10-25 夏普株式会社 液晶显示装置
CN110383160B (zh) * 2017-03-06 2022-04-01 夏普株式会社 液晶显示装置
CN113867043A (zh) * 2020-06-30 2021-12-31 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置
CN113867043B (zh) * 2020-06-30 2023-01-10 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置

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