TW201349304A - 半導體製程 - Google Patents
半導體製程 Download PDFInfo
- Publication number
- TW201349304A TW201349304A TW101118317A TW101118317A TW201349304A TW 201349304 A TW201349304 A TW 201349304A TW 101118317 A TW101118317 A TW 101118317A TW 101118317 A TW101118317 A TW 101118317A TW 201349304 A TW201349304 A TW 201349304A
- Authority
- TW
- Taiwan
- Prior art keywords
- epitaxial
- forming
- source
- drain
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 133
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 125000006850 spacer group Chemical group 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 238000000137 annealing Methods 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 4
- QZLIUFNMYYCGQN-UHFFFAOYSA-N [Ge].[P] Chemical compound [Ge].[P] QZLIUFNMYYCGQN-UHFFFAOYSA-N 0.000 claims description 3
- SBIYNKBXACZUNS-UHFFFAOYSA-N [P].[C].[Ge] Chemical compound [P].[C].[Ge] SBIYNKBXACZUNS-UHFFFAOYSA-N 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims 2
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims 1
- 229910052805 deuterium Inorganic materials 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 111
- 230000004888 barrier function Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- KCFIHQSTJSCCBR-UHFFFAOYSA-N [C].[Ge] Chemical compound [C].[Ge] KCFIHQSTJSCCBR-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910020684 PbZr Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- OLDOGSBTACEZFS-UHFFFAOYSA-N [C].[Bi] Chemical compound [C].[Bi] OLDOGSBTACEZFS-UHFFFAOYSA-N 0.000 description 1
- VQYPKWOGIPDGPN-UHFFFAOYSA-N [C].[Ta] Chemical compound [C].[Ta] VQYPKWOGIPDGPN-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- VTYDSHHBXXPBBQ-UHFFFAOYSA-N boron germanium Chemical compound [B].[Ge] VTYDSHHBXXPBBQ-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一種半導體製程包含有下述步驟。首先，形成一閘極結構於一基底上。接著，形成一主間隙壁於閘極結構側邊的基底上。接續，形成一源/汲極於主間隙壁側邊的基底中。之後，在形成源/汲極之後，形成一磊晶結構於主間隙壁側邊的基底中。或者，分別形成一閘極結構於一基底的一第一區以及一第二區上。接著，分別形成一主間隙壁於二閘極結構測邊的基底上。接續，分別形成一源/汲極於二主間隙壁側邊的基底中。續之，在形成二源/汲極之後，分別形成一磊晶結構於主間隙壁側邊的基底中。
Description
本發明係關於一種半導體製程，且特別係關於一種在形成源/汲極之後再形成磊晶結構的半導體製程。
隨著半導體製程進入到深次微米時代，例如65奈米(nm)以下之製程，對於MOS電晶體元件的驅動電流(drive current)的提昇已顯得日益重要。為了改善元件的效能，目前業界已發展出所謂的「應變矽(strained-silicon)技術」，其原理主要是使閘極通道部分的矽晶格產生應變，使電荷在通過此應變之閘極通道時的移動力增加，進而達到使MOS電晶體運作更快的目的。
在目前已知的技術中，已有使用應變矽(strained silicon)作為基底的MOS電晶體，其利用矽鍺(SiGe)或矽碳(SiC)等的晶格常數與單晶矽(single crystal Si)不同的特性，使矽鍺磊晶層或矽碳磊晶層產生結構上應變而形成應變矽。由於矽鍺層或矽碳層的晶格常數(lattice constant)比矽大或小，這使得矽的帶結構(band structure)發生改變，而造成載子移動性增加，因此可增加MOS電晶體的速度。
然而，矽鍺磊晶層或矽碳磊晶層等磊晶層在製程中會遭受多次的熱製程，例如製作源/汲極的退火製程，或其他製程上的熱製程。此些熱製程會造成摻雜於磊晶層中的雜質向外擴散，而導致電子穿過閘極通道產生漏電，或者降低磊晶層之應力效果。
本發明提出一種半導體製程，在形成源/汲極之後再形成磊晶結構，而可解決上述問題。
本發明提供一種半導體製程，包含有下述步驟。首先，形成一閘極結構於一基底上。接著，形成一主間隙壁於閘極結構側邊的基底上。接續，形成一源/汲極於主間隙壁側邊的基底中。之後，在形成源/汲極之後，形成一磊晶結構於主間隙壁側邊的基底中。
本發明提供一種半導體製程，包含有下述步驟。首先，分別形成一閘極結構於一基底的一第一區以及一第二區上。接著，分別形成一主間隙壁於二閘極結構測邊的基底上。接續，分別形成一源/汲極於二主間隙壁側邊的基底中。續之，在形成二源/汲極之後，分別形成一磊晶結構於主間隙壁側邊的基底中。
基於上述，本發明提供一種半導體製程，其先形成源/汲極之後，再形成磊晶結構。如此一來，本發明之磊晶結構可避免再歷經用以製作源/汲極的高溫製程。因此，本發明可解決習知因高溫而產生之磊晶結構中之摻雜雜質擴散所造成之閘極通道之電子穿遂所導致之漏電，及磊晶層之摻雜濃度減少而降低磊晶層之應力效果等問題。
第1-8圖繪示本發明一實施例之半導體製程之剖面示意圖。如第1圖所示，提供一基底110。基底110例如是一矽基底、一含矽基底、
一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。形成絕緣結構10於基底110中，以電性絕緣各電晶體。絕緣結構10例如為一淺溝隔離(shallow trench isolation,STI)結構，其例如以淺溝隔離製程形成，詳細形成方法為本領域所熟知故不再贅述，但本發明不以此為限。在本實施例中，絕緣結構10將基底110區分為一第一區A以及一第二區B，其中第一區A用以形成一PMOS電晶體區，而第二區B則用以形成一NMOS電晶體區，但本發明不以此為限。在其他實施例中，第一區A亦可用以形成一NMOS電晶體區，而第二區B則用以形成一PMOS電晶體區，且在每一區中所形成之電晶體個數視實際需要而定。
接續，由下而上依序形成一緩衝層(未繪示)、一閘極介電層(未繪示)、一阻障層(未繪示)、一犧牲電極層(未繪示)以及一蓋層(未繪示)覆蓋基底110；隨之，將蓋層(未繪示)、犧牲電極層(未繪示)、阻障層(未繪示)、閘極介電層(未繪示)以及緩衝層(未繪示)圖案化，以在第一區A中形成二犧牲閘極G1以及在第二區B中形成二犧牲閘極G2，而且每一犧牲閘極G1與每一犧牲閘極G2由下而上均分別包含一緩衝層122、一閘極介電層124、一阻障層126、一犧牲電極層128以及一蓋層129。
緩衝層122可為一氧化層，其例如以熱氧化製程或化學氧化製程形成，但本發明不以此為限。緩衝層122位於閘極介電層124與基底110之間，以作為閘極介電層124與基底110緩衝之用。本實施例係為一前置高介電常數後閘極(Gate-Last for High-K First)製程，
因此本實施例之閘極介電層124為一高介電常數閘極介電層，其可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組，但本發明不以此為限。阻障層126位於閘極介電層124上，用以於移除犧牲電極層128時當作蝕刻停止層來保護閘極介電層124，並可防止後續位於其上之金屬成分向下擴散污染閘極介電層124。阻障層126例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等之單層結構或複合層結構。犧牲電極層128可例如由多晶矽所形成，但本發明不以此為限。在本實施例中，蓋層129又可包含一第一蓋層129a以及一第二蓋層129b，其中第一蓋層129a以及第二蓋層129b具有不同之材質，以在後續蝕刻製程進行時具有不同之蝕刻選擇比，亦即對於一蝕刻製程而言，兩者具有不同的蝕刻速率。例如，在本實施例中，第一蓋層129a為一氮化層而第二蓋層129b為一氧化層，但本發明不以此為限。在其他實施例中，蓋層129可由單一材料層或具有其他材料組合之多層材料層所組成。此外，在另一實施例中，例如應
用於一後置高介電常數後閘極(Gate-Last for High-K Last)製程時，則閘極介電層124會於後續製程中先被移除，再另外填入高介電常數閘極介電層，故此實施態樣下之閘極介電層124可僅為一般方便於後續製程中移除之犧牲材料，而阻障層126亦可以選擇性不形成。
然後，分別形成一第一間隙壁132於各犧牲閘極G1以及G2側邊的基底110上，再分別進行一輕摻雜源/汲極離子佈植製程(未繪示)，以自動對準地於其側邊的基底110中形成一輕摻雜源/汲極134a以及134b。第一間隙壁132例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。形成於犧牲閘極G1旁的輕摻雜源/汲極134a係由適於形成一PMOS電晶體之摻雜所形成，而形成於犧牲閘極G2旁的輕摻雜源/汲極134b係由適於形成一NMOS電晶體之摻雜所形成。
如第2圖所示，分別形成一主間隙壁142於各第一間隙壁132側邊的基底110上，再分別進行一源/汲極離子佈植製程P1，以自動對準地於其側邊的基底110中形成一源/汲極144a以及144b。詳細而言，形成於犧牲閘極G1旁的源/汲極144a係由適於形成一PMOS電晶體之摻雜所形成，而形成於犧牲閘極G2旁的輕摻雜源/汲極144b係由適於形成一NMOS電晶體之摻雜所形成。在本實施例中，主間隙壁142為一雙層間隙壁，其由內層氧化層142a以及外層氮化層144b所組成，但本發明不以此為限。在其他實施例中，主間隙壁142可為氮化矽或氧化矽等材質所組成之單層或多層複合結構。在此一提，一般伴隨源/汲極離子佈植製程P1之後用來活化(active)與趨入(drive-in)植入摻質的退火(annealing)製程，其溫
度範圍約為1000℃-1300℃，此溫度將致使於基底110中之所有摻質四處擴散，影響摻雜區的輪廓，進而劣化所形成之半導體元件之性能，但本實施例在完成源/汲極離子佈植製程P1之後，並不先進行此退火製程。
如第3圖所示，在完成源/汲極離子佈植製程P1之後，即可部分或全部移除主間隙壁142，俾使後續欲形成於閘極結構G1及G2上之應力層可更靠近閘極結構G1及G2下方之閘極通道C1及C2而增加其所施加之應力效果，並且於後續製程中可藉由再形成磊晶間隙壁，而調整所形成之磊晶層相對閘極結構G1及G2的位置。此時，在移除主間隙壁142時，第二蓋層129b亦會被移除，但第二蓋層129b可防止下層之第一蓋層129a受損。
如第4圖所示，選擇性地進行一應力記憶技術(Stress Memorization Technique,SMT)。例如形成一應力層150覆蓋閘極結構G1及G2以及基底110。應力層150可例如為一具有應力效果之氮化層，例如覆蓋NMOS電晶體區的應力層150可具有一伸張應力，而覆蓋PMOS電晶體區的應力層150可具有一壓縮應力，但本發明不以此為限。然後，進行一源/汲極退火製程P2，促使應力層150所施加於閘極通道C1及C2之應力記憶於閘極通道C1及C2中，俾增加閘極通道C1及C2之載子遷移率，且活化源/汲極144a以及144b。
在此一提，本實施例係以先進行源/汲極離子佈植製程P1、接著形成應力層150，之後才再進行源/汲極退火製程P2的製程順序，
是以本實施例僅需進行一次退火製程，即源/汲極退火製程P2，就可同時將應力層150所施加之應力記憶於閘極通道C1及C2中，且可活化源/汲極144a以及144b，因此本發明僅進行一次性的退火製程即可同時完成源/汲極144a以及144b以及應力記憶技術製程，但本發明不以此為限，其所進行之製程順序可調換。例如，在其他實施例中，亦可在進行源/汲極離子佈植製程P1之後就進行源/汲極退火製程P2，而後再形成應力層150之後，再進行一應力記憶退火製程(未繪示)以將應力記憶於閘極通道C1及C2中。
在完成源/汲極144a以及144b的源/汲極退火製程P2之後，如第5-8圖所示，分別形成第一磊晶間隙壁160b及第二磊晶間隙壁160a於各閘極結構G2及G1側邊的基底110上，以於其側邊的基底110中分別自動對準地形成一第一磊晶結構170b以及一第二磊晶結構170a。詳細而言，如第5圖所示，進行一蝕刻暨微影製程，以先圖案化位於第二區B中之應力層150，形成一第一磊晶間隙壁160b，而留下位於第一區A中之應力層150’。詳細而言，可先形成一光阻(未繪示)於應力層150上，再將光阻(未繪示)圖案化以暴露出第二區B，而後進行一間隙壁之蝕刻製程(未繪示)以形成第一磊晶間隙壁160b，而留下位於第一區A中之應力層150’。最後，移除光阻(未繪示)。
然後，進行一磊晶製程P3，以形成一第一磊晶結構170b於第一磊晶間隙壁160b側邊的基底110中。磊晶製程P3可例如為一原位摻雜磊晶製程，但本發明不以此為限。在本實施例中，第一磊晶結構170b形成於第二區B中，為適於形成一NMOS電晶體之第一磊
晶結構170b，因此第一磊晶結構170b可包含一矽磷(SiP)磊晶結構或一矽碳磷(SiCP)磊晶結構等，但本發明不以此為限。由於在上述間隙壁之蝕刻製程中，會過蝕刻至未被第一磊晶間隙壁160b以及應力層150’所覆蓋之部分之基底110，因此所形成之第一磊晶結構170b之底面S1會略微低於基底110之頂面S2。在一實施例中，第一磊晶結構170b之底面S1可低於基底110之頂面S2約60~70Å(angstrom)，但本發明不以此為限。再者，所形成之第一磊晶結構170b之頂面S3會高低於基底110之頂面S2，如此部分第一磊晶結構170b可提供作為後續製程，例如自動對準金屬矽化物(Salicide)製程或接觸插塞製程等之消耗用。
接續如第6圖所示，先移除第一磊晶間隙壁160b以及應力層150’。再如第7圖所示，同時形成一材料層180全面覆蓋第二區B，以及形成第二磊晶間隙壁160a。詳細而言，可先形成一光阻(未繪示)並將其圖案化以暴露出第一區A，而後進行一間隙壁之蝕刻製程(未繪示)以形成第二磊晶間隙壁160a，而留下位於第二區B中之材料層180。最後，移除光阻(未繪示)。然後，藉由第二磊晶間隙壁160a當作遮罩，再進行另一蝕刻製程(未繪示)來蝕刻基底110，以自動對準地於第二磊晶間隙壁160a側邊的基底110中形成凹槽R1。在一實施例中，凹槽R1的深度可約為600~700Å(angstrom)，但本發明不以此為限。如第8圖所示，形成一第二磊晶結構170a於第一區A中。第二磊晶結構170a可例如以一原位摻雜磊晶製程所形成，但本發明不以此為限。在本實施例中，第二磊晶結構170a適於形成一PMOS電晶體之磊晶結構，因此第二磊晶結
構170a可包含一矽鍺磊晶結構或一矽鍺硼磊晶結構等，但本發明不以此為限。最後，可再選擇性地進行一離子佈植製程(未繪示)於第二磊晶結構170a或第一磊晶結構170b中，以增加第二磊晶結構170a或第一磊晶結構170b之摻雜濃度。
之後，可選擇性地移除材料層180以及第二磊晶間隙壁160a。然後，進行後續之半導體製程。例如，進行一自動對準金屬矽化物(Salicide)製程以形成一金屬矽化物(未繪示)於源/汲極144a以及144b上；覆蓋一接觸洞蝕刻停止層(contact etch stop layer,CESL)(未繪示)於基底110上。然後，再覆蓋一層間介電層(未繪示)於基底110以及各犧牲閘極G1及G2上，再將其平坦化而形成一平坦地層間介電層(未繪示)並曝露犧牲電極層128。而後，以金屬閘極(未繪示)取代犧牲電極層128等。後續之金屬閘極製程等半導體製程為本領域所熟知故不再贅述。
如第6-8圖所示，在形成第一磊晶結構170b(如第5圖)之後，是先移除第一磊晶間隙壁160b以及應力層150’，再重新形成第二磊晶間隙壁160a以及材料層180，用以形成第二磊晶結構170a。但在其他實施例中，如第9圖所示，可在形成第一磊晶結構170b(如第5圖)之後，直接圖案化位於第一區A中之應力層150’，使之形成為一第二磊晶間隙壁160c。然後，蝕刻出凹槽R2，以形成第二磊晶結構(未繪示)。
承上，本發明係先形成源/汲極144a以及144b之後，再形成第一磊晶結構170b以及第二磊晶結構170a。因此，本發明所形成之第一磊晶結構170b以及第二磊晶結構170a,不會再經過製作源/汲極144a以及144b之製程，例如源/汲極離子佈植製程P1的損害或者源/汲極退火製程P2的高溫等影響，是以本發明之第一磊晶結構170b以及第二磊晶結構170a可解決習知所述之因高溫而產生之磊晶結構中之摻雜雜質擴散所造成之漏電及降低磊晶層之應力效果等問題。再者，在各磊晶製程中，亦會有例如600~800℃℃等製程溫度會影響磊晶結構中之摻雜雜質擴散，因此可選擇先形成第一磊晶結構170b或第二磊晶結構170a，而達到製程之電性所需。
以上為本發明用於二電晶體製程，例如CMOS電晶體製程，之實施例，但本發明亦可用於單一之電晶體製程，其在形成源/汲極後再進行磊晶製程以形成磊晶結構。
第10-11圖繪示本發明又一實施例之半導體製程之剖面示意圖。如第10圖所示，進行一源/汲極離子佈植製程P4，在一主間隙壁220側邊的一基底210中形成一源/汲極230。源/汲極230可為適於形成一PMOS電晶體或一NMOS電晶體之摻雜，視實際用途而定。當然，圖中用以形成電晶體之一犧牲閘極G3等其他部分之半導體結構(意即，在形成源/汲極230之前之其他半導體製程)與前一實施例相同，故不再贅述。如第11圖所示，在完成形成源/汲極230的源/汲極退火製程之後，形成一磊晶間隙壁240取代主間隙壁220，以定義欲形成磊晶結構之位置。然後，在欲形成磊晶結構
之位置形成一凹槽(未繪示)，再進行一磊晶製程P5，形成一磊晶結構250於犧牲閘極G3側邊的基底210中。在形成源/汲極230(如第10圖)之後以及在形成磊晶結構240(如第11圖)之前，可更包含其他步驟。舉例而言，移除主間隙壁210；形成應力層(未繪示)等，此些製程步驟皆與前一實施例類似，故不再贅述。
另外，前述本發明之各實施例皆以平面式場效電晶體為例，但本發明也可應用於三閘極場效電晶體(tri-gate MOSFET)或鰭式場效電晶體(fin field effect transistor,Fin FET)等之非平面式場效電晶體，其應用方法類似平面式場效電晶體，亦即在完成形成源/汲極的的離子佈植與源/汲極退火製程之後，再於鰭狀結構上形成所需之磊晶結構，故不再贅述。
綜上所述，本發明提供一種半導體製程，其先完成源/汲極的退火製程之後，再形成磊晶結構。如此一來，本發明之磊晶結構可避免再歷經用以製作源/汲極的高溫退火製程。因此，本發明可解決習知因高溫而產生之磊晶結構中之摻雜雜質擴散所造成之閘極通道之電子穿遂所導致之漏電，及磊晶層之摻雜濃度減少而降低磊晶層之應力效果等問題。更進一步而言，由於在磊晶製程中，亦會有較高之製程溫度促成磊晶結構中之摻雜雜質擴散，因此當欲形成二者以上之不同電性之磊晶結構時，可選擇高溫製程而造成之擴散較嚴重者或者影響電性較嚴重者，作為最後製作之磊晶結構，進而改善所形成半導體元件之電性表現。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧絕緣結構
110‧‧‧基底
122‧‧‧緩衝層
124‧‧‧閘極介電層
126‧‧‧阻障層
128‧‧‧犧牲電極層
129‧‧‧蓋層
129a‧‧‧第一蓋層
129b‧‧‧第二蓋層
132‧‧‧第一間隙壁
134a、134b‧‧‧輕摻雜源/汲極
142、220‧‧‧主間隙壁
144a、144b、230‧‧‧源/汲極
150、150’‧‧‧應力層
160a、160c‧‧‧第二磊晶間隙壁
160b‧‧‧第一磊晶間隙壁
170a‧‧‧第二磊晶結構
170b‧‧‧第一磊晶結構
180‧‧‧材料層
240‧‧‧磊晶間隙壁
250‧‧‧磊晶結構
A‧‧‧第一區
B‧‧‧第二區
C1、C2‧‧‧閘極通道
G1、G2、G3‧‧‧犧牲閘極
P1、P4‧‧‧源/汲極離子佈植製程
P2‧‧‧源/汲極退火製程
P3、P5‧‧‧磊晶製程
R1、R2‧‧‧凹槽
S1‧‧‧底面
S2、S3‧‧‧頂面
第1-8圖繪示本發明一實施例之半導體製程之剖面示意圖。
第9圖繪示本發明另一實施例之半導體製程之剖面示意圖。
第10-11圖繪示本發明又一實施例之半導體製程之剖面示意圖。
10‧‧‧絕緣結構
110‧‧‧基底
122‧‧‧緩衝層
124‧‧‧閘極介電層
126‧‧‧阻障層
128‧‧‧犧牲電極層
129a‧‧‧第一蓋層
132‧‧‧第一間隙壁
134a、134b‧‧‧輕摻雜源/汲極
144a、144b‧‧‧源/汲極
160a‧‧‧第二磊晶間隙壁
170a‧‧‧第二磊晶結構
170b‧‧‧第一磊晶結構
180‧‧‧材料層
A‧‧‧第一區
B‧‧‧第二區
C1、C2‧‧‧閘極通道
G1、G2‧‧‧犧牲閘極
S1‧‧‧底面
S2、S3‧‧‧頂面
Claims (20)
- 一種半導體製程，包含有：形成一閘極結構於一基底上；形成一主間隙壁於該閘極結構側邊的該基底上；形成一源/汲極於該主間隙壁側邊的該基底中；以及在形成該源/汲極之後，形成一磊晶結構於該閘極結構側邊的該基底中。
- 如申請專利範圍第1項所述之半導體製程，其中形成該源/汲極的步驟，包含：進行一源/汲極離子佈植製程，於該主間隙壁側邊的該基底中形成該源/汲極；以及進行一源/汲極退火製程，以活化該源/汲極。
- 如申請專利範圍第1項所述之半導體製程，在形成該磊晶結構之前，更包含：進行一應力記憶技術(stress memorization techniques,SMT)於該閘極結構下方的該基底。
- 如申請專利範圍第3項所述之半導體製程，其中進行該應力記憶技術以及形成該源/汲極的步驟，包含：進行一源/汲極離子佈植製程，於該主間隙壁側邊的該基底中形成該源/汲極； 形成一應力層覆蓋該閘極結構以及該基底；以及進行一源/汲極退火製程，俾使該應力層施加應力於該閘極結構下方的該基底以及活化該源/汲極。
- 如申請專利範圍第4項所述之半導體製程，在形成該應力層之前，更包含移除該主間隙壁，並在形成該磊晶結構之前，蝕刻該應力層以形成一磊晶間隙壁。
- 如申請專利範圍第5項所述之半導體製程，其中形成該磊晶結構包含：形成一凹槽於該磊晶間隙壁側邊的該基底中；以及進行一磊晶製程，以形成該磊晶結構於該凹槽中。
- 如申請專利範圍第1項所述之半導體製程，其中該磊晶結構包含一矽磷(SiP)磊晶結構、一矽鍺(SiGe)磊晶結構或一矽碳磷(SiCP)磊晶結構。
- 如申請專利範圍第1項所述之半導體製程，其中形成該磊晶結構包含進行一原位摻雜磊晶製程。
- 如申請專利範圍第1項所述之半導體製程，在形成該磊晶結構之後，更包含：進行一離子佈植製程於該磊晶結構中。
- 如申請專利範圍第1項所述之半導體製程，在形成該主間隙壁之前，更包含：形成一第一間隙壁於該閘極結構側邊的該基底上；以及形成一輕摻雜源/汲極於該第一間隙壁側邊的該基底中。
- 一種半導體製程，包含有：分別形成一閘極結構於一基底的一第一區以及一第二區上；分別形成一主間隙壁於該二閘極結構測邊的該基底上；分別形成一源/汲極於該二主間隙壁側邊的該基底中；以及在形成該二源/汲極之後，分別形成一磊晶結構於該主間隙壁側邊的該基底中。
- 如申請專利範圍第11項所述之半導體製程，其中形成該源/汲極的步驟，包含：進行一源/汲極離子佈植製程，形成該二源/汲極；以及進行一源/汲極退火製程，以活化該二源/汲極。
- 如申請專利範圍第11項所述之半導體製程，在形成該二磊晶結構之前，更包含：進行一應力記憶技術(stress memorization techniques,SMT)於該二閘極結構下方的該基底。
- 如申請專利範圍第13項所述之半導體製程，其中進行該應力記憶技術以及形成該二源/汲極的步驟，包含：進行一源/汲極離子佈植製程，形成該二源/汲極；形成一應力層覆蓋該二閘極結構以及該基底；以及進行一源/汲極退火製程，俾使應力層施加應力於該二閘極結構下方的該基底以及活化該二源/汲極。
- 如申請專利範圍第14項所述之半導體製程，在形成該應力層之前，更包含移除該二主間隙壁，並在形成該二磊晶結構之前，蝕刻該應力層，以分別形成一磊晶間隙壁。
- 如申請專利範圍第14項所述之半導體製程，在形成該應力層之前，更包含：移除該二主間隙壁，並在形成該二磊晶結構之前，蝕刻該第一區中的該應力層，以於該第一區中形成一磊晶間隙壁；形成該磊晶結構於該第一區中；完全移除剩下的該應力層以及該磊晶間隙壁；覆蓋並圖案化一材料層，以使該材料層完全覆蓋該第一區以及於該第二區中形成一磊晶間隙壁；以及於該第二區中形成該磊晶結構。
- 如申請專利範圍第11項所述之半導體製程，其中該二磊晶結構皆包含一矽磷(SiP)磊晶結構、一矽鍺(SiGe)磊晶結構或一矽碳磷 (SiCP)磊晶結構。
- 如申請專利範圍第11項所述之半導體製程，其中形成該二磊晶結構包含進行一原位摻雜磊晶製程。
- 如申請專利範圍第11項所述之半導體製程，在形成該二磊晶結構之後，更包含：進行一離子佈植製程於該二磊晶結構之至少一者。
- 如申請專利範圍第11項所述之半導體製程，在形成該二主間隙壁之前，更包含：分別形成一第一間隙壁於該二閘極結構側邊的該基底上；以及分別形成一輕摻雜源/汲極於該二第一間隙壁側邊的該基底中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101118317A TWI521574B (zh) | 2012-05-23 | 2012-05-23 | 半導體製程 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101118317A TWI521574B (zh) | 2012-05-23 | 2012-05-23 | 半導體製程 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201349304A true TW201349304A (zh) | 2013-12-01 |
| TWI521574B TWI521574B (zh) | 2016-02-11 |
Family
ID=50157510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101118317A TWI521574B (zh) | 2012-05-23 | 2012-05-23 | 半導體製程 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI521574B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9419136B2 (en) | 2014-04-14 | 2016-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dislocation stress memorization technique (DSMT) on epitaxial channel devices |
| US9425099B2 (en) | 2014-01-16 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel with a counter-halo implant to improve analog gain |
| US9525031B2 (en) | 2014-03-13 | 2016-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel |
| US9553150B2 (en) | 2014-01-16 | 2017-01-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor design |
| US9768297B2 (en) | 2014-01-16 | 2017-09-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process design to improve transistor variations and performance |
-
2012
- 2012-05-23 TW TW101118317A patent/TWI521574B/zh active
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9425099B2 (en) | 2014-01-16 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel with a counter-halo implant to improve analog gain |
| US9553150B2 (en) | 2014-01-16 | 2017-01-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor design |
| US9768297B2 (en) | 2014-01-16 | 2017-09-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process design to improve transistor variations and performance |
| US9899475B2 (en) | 2014-01-16 | 2018-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel with a counter-halo implant to improve analog gain |
| US9525031B2 (en) | 2014-03-13 | 2016-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel |
| US9419136B2 (en) | 2014-04-14 | 2016-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dislocation stress memorization technique (DSMT) on epitaxial channel devices |
| US9502559B2 (en) | 2014-04-14 | 2016-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dislocation stress memorization technique (DSMT) on epitaxial channel devices |
| US9899517B2 (en) | 2014-04-14 | 2018-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dislocation stress memorization technique (DSMT) on epitaxial channel devices |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI521574B (zh) | 2016-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9184100B2 (en) | Semiconductor device having strained fin structure and method of making the same | |
| US8575708B2 (en) | Structure of field effect transistor with fin structure | |
| US8993384B2 (en) | Semiconductor device and fabrication method thereof | |
| US8765591B2 (en) | Semiconductor device having metal gate and manufacturing method thereof | |
| US8722501B2 (en) | Method for manufacturing multi-gate transistor device | |
| US8772120B2 (en) | Semiconductor process | |
| US9379242B1 (en) | Method of fabricating fin field effect transistor | |
| TWI521574B (zh) | 半導體製程 | |
| CN106158857B (zh) | 半导体元件及其制作方法 | |
| US20170222026A1 (en) | Method of fabricating fin field effect transistor | |
| CN105633152B (zh) | 半导体结构及其制作方法 | |
| CN102956453B (zh) | 半导体装置及其制作方法 | |
| US20150044831A1 (en) | Semiconductor process | |
| TW201624712A (zh) | 磊晶結構及其製程用以形成鰭狀場效電晶體 | |
| TWI518790B (zh) | 半導體裝置及其製作方法 | |
| CN102683397B (zh) | 金属栅极结构及其制作方法 | |
| US9105651B2 (en) | Method of fabricating a MOS device using a stress-generating material | |
| TWI570783B (zh) | 半導體製程 | |
| TWI543370B (zh) | Ｍｏｓ電晶體製程 | |
| CN104241360B (zh) | 半导体装置及其制作方法 | |
| TWI517379B (zh) | 金屬閘極結構及其製作方法 | |
| TW201448120A (zh) | 半導體裝置及其製作方法 | |
| TWI485782B (zh) | 具有金屬閘極之半導體元件及其製作方法 | |
| TWI505333B (zh) | 一種製作半導體元件的方法 | |
| TW201511265A (zh) | 半導體製程 |