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TW201344818A - 半導體裝置封裝結構及其製造方法 - Google Patents

半導體裝置封裝結構及其製造方法 Download PDF

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TW201344818A
TW201344818A TW102110438A TW102110438A TW201344818A TW 201344818 A TW201344818 A TW 201344818A TW 102110438 A TW102110438 A TW 102110438A TW 102110438 A TW102110438 A TW 102110438A TW 201344818 A TW201344818 A TW 201344818A
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李明機
劉重希
陳孟澤
林威宏
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Abstract

本發明實施例之形成堆疊封裝結構的機制包括將具有非焊料金屬球的連接器接合於封裝結構。非焊料金屬球可包括一焊料塗佈層。具有非焊料金屬球的連接器大致上可維持連接器的形狀，且可控制上下封裝結構之間的接合結構的高度。具有非焊料金屬球的連接器也較不可能在連接器之間或接合連接器未連接(或冷接點(cold joint))的部分之間形成橋接(bridging)。因此，具有非焊料金屬球的連接器可維持小的間距。

Description

半導體裝置封裝結構及其製造方法
本發明係有關於一種半導體技術，特別為有關於一種半導體裝置封裝結構及其製造方法。
半導體裝置應用於各種電子產品，例如個人電腦、手機、數位相機及其他電子設備。典型的半導體裝置製造方法是透過絕緣或介電層、導電層及半導體層材料依序沉積於半導體基板上，且透過微影製程圖案化各種材料層，以形成電路部件及元件於其上。
半導體產業透過不斷地縮小特徵部件的最小尺寸而允許在一區域內集積更多部件，以持續改善各種電子元件(例如電晶體、二極體、電阻、電容等等)的集積密度。在某些應用中，相較於以往的封裝結構，這些較小的電子元件也需要使用區域較少及/或高度較低的更小的封裝結構。
因此，發展出了新封裝技術，例如堆疊封裝(package on package，PoP)，其中具有一裝置晶粒的上部封裝體接合於具有另一裝置晶粒的下部封裝體。藉由採用新封裝技術，可增加封裝體的集積等級。這些相對新穎的封裝技術使半導體產業面臨製造的挑戰。
本發明係提供一種半導體裝置封裝結構的製造方法，包括提供具有接觸墊的基板。將金屬球接合至接觸墊以形成第一接合結構。將半導體晶粒接合至基板，其中半導體晶粒鄰近於第一接合結構。將晶粒封裝體接合至與半導體晶粒接合的基板的表面，其中透過接合晶粒封裝體，在位於晶粒封裝體上的連接器與接合於基板的金屬球之間形成第二接合結構。在基板上形成模塑成型底膠。自基板的剩餘部分，將包括晶粒封裝體及接合於基板的半導體晶粒的半導體裝置單體化。
本發明係提供另一種半導體裝置封裝結構的製造方法，包括將半導體晶粒接合至基板，其中透過接合半導體晶粒與基板，形成包括非焊料金屬球的第一接合結構。將晶粒封裝體接合至與半導體晶粒接合的基板的表面，其中透過接合晶粒封裝體，在位於晶粒封裝體上的連接器與接合於基板的金屬球之間形成第二接合結構。在基板上形成模塑成型底膠。自基板的剩餘部分，將包括晶粒封裝體及接合於基板的半導體晶粒的半導體裝置單體化。
本發明係提供一種半導體裝置封裝結構，包括一基板；一第一半導體晶粒接合於基板；一晶粒封裝體接合於基板，其中第一半導體晶粒位於晶粒封裝體與基板之間，且其中透過包括非焊料金屬球的接合結構，晶粒封裝體接合於基板，且其中晶粒封裝體包括至少一第二半導體晶粒；以及一模塑成型底膠位於該基板上。
100‧‧‧封裝組件
101、201、248‧‧‧表面
105、112、113‧‧‧半導體晶粒
110、120、290、290’‧‧‧封裝體
111‧‧‧模塑成型材料
114、216‧‧‧接合線
115、125、217、270‧‧‧連接器
116‧‧‧開口
117‧‧‧隔離區
117’‧‧‧上部
130、200、215‧‧‧基板
153、118‧‧‧接合結構
154‧‧‧底膠
205‧‧‧內連結構
207、208‧‧‧導電墊
210‧‧‧接觸墊
220‧‧‧連接結構
230、231‧‧‧鈍化護層
240、240’‧‧‧金屬球
240C1‧‧‧塗佈層
240C2‧‧‧中間層
240I‧‧‧內部金屬球
242‧‧‧金屬層間化合物層
245、247‧‧‧接合層
246、246’‧‧‧暫時保護層
250‧‧‧區域
255、255’‧‧‧裝設金屬球結構
260、260’‧‧‧模塑成型底膠
285‧‧‧空氣間隙
H1‧‧‧高度
P1、P2‧‧‧間距
W1、W2、W3、W4‧‧‧寬度
第1A圖係繪示出本發明實施例之半導體裝置封裝結構的立體圖。
第1B圖係繪示出本發明實施例之對應於第1A圖沿P-P線的剖面示意圖。
第2A至2G圖係繪示出本發明實施例之半導體裝置封裝結構的各種製造階段的剖面示意圖。
第3A至3C圖係繪示出本發明實施例之接合金屬球結構的剖面示意圖。
第4圖係繪示出本發明實施例之金屬球的上表面平坦化後的接合金屬球結構的剖面示意圖。
第5圖係繪示出本發明實施例之半導體晶粒接合於基板且底膠填充於半導體晶粒及基板之間的剖面示意圖。
第6A至6D圖係繪示出本發明另一實施例之半導體裝置封裝結構的各種製造階段的剖面示意圖。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
第1A圖係繪示出本發明實施例之具有接合至另一封裝體120的封裝體110的封裝組件100的立體圖，在某些實施例中，其中封裝體120更接合至基板130。每一封裝體(例如封裝體110或封裝體120)包括至少一半導體晶粒(未繪示)。半導體晶粒包括用於半導體積體電路製造的基板及可形成於其 內及/或其上的積體電路。半導體基板定義為任何包括半導體材料(包括但不限定於矽塊材、半導體晶圓、絕緣層上覆矽基板(silicon-on insulator，SOI)或矽鍺基板)的構造。也可使用包括第III、IV、V族元素的其他半導體材料。基板130可更包括複數隔離特徵部件(未繪示)，例如淺溝槽隔離(shallow trench isolation，STI)特徵部件或區域性矽氧化(local cxidation of silicon，LOCOS)特徵部件。隔離特徵部件可定義及隔離各種微電子元件，例如可在基板130內形成的各種微電子元件包括電晶體(例如金屬氧化半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)、互補型金屬氧化半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel/N-channel field effect transistors，PFETs/NFETs)、電阻、二極體、電容、電感、保險絲及其他合適的元件。形成各種微電子元件的各種製程可包括沉積製程、蝕刻製程、離子佈植製程、光微影製程、退火製程及其他合適的製程。微電子元件互相連接以形成積體電路裝置(例如邏輯裝置、記憶體裝置(例如靜態隨機存取記憶體(static random access memory，SRAM))、射頻(radio frequency，RF)裝置、輸入/輸出(input/output，I/O)裝置、系統級晶片(system-on-chip，SoC)裝置、其組合及其他合適類型的裝置)。
基板130可由半導體晶圓或晶圓的一部份所構成。在某些實施例中，基板130包括矽、砷化鎵、絕緣矽(silicon on insulator，SOI)或其他類似的材料。在某些實施例中，基板130也可包括被動裝置(例如電阻、電容、電感及類似的元件)或主動裝置(例如電晶體)。在某些實施例中，基板130包括額外的積體電路。基板130可更包括基板通孔電極(through substrate vias，TSVs)且可為轉接板。此外，基板130可由其他材料所構成。例如，在某些實施例中，基板130為多層電路板。在某些實施例中，基板130也包括雙馬來醯亞胺三氮雜苯(bismaleimide triazine，BT)樹脂、FR-4(由紡織玻璃纖維布與防燃的環氧樹脂黏接劑所構成的複合材料)、陶瓷、玻璃、塑膠、膠帶、薄膜或其他可承載需要用來接收導電終端的導電墊的支撐材料。
封裝體110透過連接器115接合至封裝體120，且封裝體120透過連接器125接合至基板130。第1B圖係繪示出本發明實施例之對應於第1A圖沿P-P線的局部堆疊封裝(PoP)剖面示意圖。第1B圖係繪示出鄰近於晶片封裝組件100的邊緣的連接器115及125。在某些實施例中，連接器125鄰近於封裝體120的中心。連接器115的一部份形成於封裝體120的開口116內。可透過蝕刻封裝體120的模塑成型材料形成開口116。因此，連接器115也可稱為模塑成型通孔電極(through molding vias，TMVs)。在某些實施例中，可透過雷射鑽孔製程形成開口116，且開口116的寬度W1相當大。例如，配合某些實施例，寬度W1大約為300微米至600微米的範圍。在某些實施例中，兩相鄰連接器115之間的間距P1大約為400微米至800微米的範圍。相對較大的間距限制了改良半導體裝置 需要的設計彈性及複雜度。此外，形成開口116的雷射鑽孔製程在連接器115之間留下隔離區117，且上部117’相對較薄，其增加連接器115之間短路的風險。因此，需要尋求在封裝體110及120之間形成連接器115的另一種機制。
第2A至2G圖係繪示出本發明實施例之堆疊封裝結構的各種製造階段的剖面示意圖。第2A圖係繪示出本發明實施例之具有用以外部連接的接觸墊210的一基板200。基板200可由半導體晶圓或晶圓的一部份所構成。在某些實施例中，基板200包括矽、砷化鎵、絕緣層上覆矽(SOI)或其他類似的材料。在某些實施例中，基板200也可包括被動裝置(例如電阻、電容、電感及類似的元件)或主動裝置(例如電晶體)。在某些實施例中，基板200包括額外的積體電路。基板200可更包括基板通孔電極(TSVs)且可為一轉接板。此外，基板200可由其他材料所構成。例如，在某些實施例中，基板200為多層電路板。在某些實施例中，基板200也包括雙馬來醯亞胺三氮雜苯(BT)樹脂、FR-4、FR-5(類似於FR-4)、陶瓷、玻璃、塑膠、膠帶、薄膜或其他可承載需要用來接收導電終端的導電墊的支撐材料。接觸墊210由導電材料所構成，且連接於基板200內的連接器(未繪示)。
配合本發明實施例，金屬球240裝設於接觸墊210上，且接合於接觸墊210，以形成裝設金屬球結構255，如第2B圖所示。裝設製程中，可包括將金屬球240放置於接觸墊210上，且透過迴流製程將金屬球240接合於接觸墊210。第3A圖係繪示出本發明實施例之放大第2B圖中的區域250的剖 面示意圖。第3A圖係繪示出本發明實施例之包括基板200及裝設金屬球結構255的區域250。配合本發明實施例，基板200包括連接至位於基板200相對側的導電墊208及導電墊207的內連結構205，如第3A圖所示。
在某些實施例中，內連結構205包括由銅或銅合金所構成的金屬線及介層連接窗。在某些實施例中，由未摻雜矽玻璃(un-doped silicate glass，USG)、摻雜薄膜、具有低介電常數(k)的介電材料或其組合所構成的內層介電層(inter-layer dielectrics，ILDs)及/或金屬層間介電層(inter-metal dielectrics，IMDs)圍繞內連結構205且使其絕緣。配合本發明實施例，導電墊208為裝設金屬球結構255的一部分。在某些實施例中，導電墊208及207包括鋁、銅、銀、金、鎳、鎢、其合金及/或其多層結構。
鈍化護層230保護每一導電墊208的一部分，而暴露出每一導電墊208的剩餘部分。同樣地，配合本發明實施例，鈍化護層231也部分地保護導電墊207。鈍化護層230及231由軟性(或可變形性)介電材料(例如高分子)所構成，以消除接合應力。在某些實施例中，在內連結構205上及與導電墊208同一層位或其上形成額外的鈍化護層。在某些實施例中，額外的鈍化護層包括氧化矽、氮化矽、未摻雜矽玻璃、高分子或組合。
配合本發明實施例，在導電墊208上形成一選擇性接合層245。選擇性接合層245可有助於金屬球240與導電墊208的接合。配合本發明實施例，金屬球240可由非焊料材 料(例如銅、鋁、銀、金、鎳、鎢、其合金及/或其多層結構)所構成。金屬球240可由一或多個非焊料材料所構成，使其在加熱過程(thermal process)中不會變形及與鄰近的金屬球240產生短路。在某些實施例中，金屬球240的(最大)寬度W2大約為100微米至200微米的範圍。在某些實施例中，金屬球240的間距P2大約為150微米至300微米的範圍。
如上述，接合層245可用於改善導電墊208及金屬球240的接合。例如，若導電墊208及金屬球240由銅所構成，接合層245可由用於接合銅與銅的焊料所構成。在某些實施例中，接合層245可由焊料或焊料合金(例如錫-銀、錫-銀-銅、錫-鉍、錫-銅等等)所構成。在某些實施例中，接合層245由包括錫、鉛、銀、銅、鎳、鉍或其組合的焊料合金所構成。
在某些實施例中，(選擇性)接合層245包括兩子層。例如，兩子層可包括在保護層(例如鈦及/或鎳層)上的一含焊料層。保護層位於含焊料層及導電墊208之間。保護層可防止含銅金屬球240的氧化及改善其潤濕性。在某些實施例中，接合層245的厚度大約為0.5微米至10微米的範圍。
在金屬球240放置於接合層245上後，進行一迴流製程，以透過接合層245將金屬球240接合至導電墊208。例如，若金屬球240及導電墊208由銅或銅合金所構成，由焊料所構成的接合層245有助於含銅金屬球240及導電墊208的接合。在某些實施例中，迴流製程的溫度大約為180℃至240℃的範圍。在進行迴流製程後，金屬球240接合(或裝設)於導電墊208，以形成裝設金屬球結構255。配合本發明實施例，在 最後一實施例中，導電墊208、接合層245及金屬球240形成裝設金屬球結構255。若金屬球240由銅所構成，且接合層245由焊料所構成，在金屬球240及接合層245之間會形成一金屬層間化合物(inter-metal compound，IMC)層242。如上述，含焊料接合層245可包括位於焊料上的穩定薄膜，以避免形成金屬層間化合物層242。
配合本發明實施例，接合層247可覆蓋導電墊207。配合本發明實施例，每一導電墊207及附有的接合層247形成一連接結構220，用以接合一外部連接器(未繪示)。在某些實施例中，不需要形成接合層247。例如，如果外部連接器(未繪示)由焊料所構成，且導電墊207由銅所構成，接合時不需要透過接合層247。在某些實施例中，接合層247由相同於接合層245的材料所構成。在某些實施例中，接合層247由不同於接合層245的材料所構成。是否形成接合層247及其材料的選擇取決於導電墊207及用以接合於導電墊207的外部連接器(未繪示)的材料。
第3B圖係繪示出本發明實施例之裝設金屬球結構255’。配合本發明實施例，接合於導電墊208的金屬球240’包括一內部金屬球240I及一或多個塗佈層(例如塗佈層240c1及選擇性中間層240c2)。內部金屬球240I類似於金屬球240且可為上述的各種材料。在某些實施例中，內部金屬球240I的寬度W3大約為100微米至250微米的範圍。塗佈層用以改善金屬球240’及導電墊208之間的接合。配合本發明實施例，在某些實施例中，塗佈層可取代第3A圖中所述的接合層245。 例如，若內部金屬球240I由銅或銅合金所構成，且導電墊208由銅所構成，含焊料塗佈層240c1有助於內部金屬球240I及導電墊208的接合。在某些實施例中，與形成接合層245的製程(包括沉積接合層245及從導電墊208去除多餘的接合層245)相比，塗佈內部金屬球240I的製程相對較簡單。去除多餘的接合層245可包括圖案化接合層245及進行蝕刻製程，以去除多餘的接合層245。在某些實施例中，塗佈層240c1由類似於接合層245的材料所構成。在某些實施例中，塗佈層240c1的厚度大約為0.5微米至10微米的範圍。在進行迴流製程時，相較於焊球，即使金屬球240’具有塗佈層仍變形更少。因此，在進行迴流製程後，金屬球240’彼此之間較不可能短路。金屬球240’的厚度及間距的範圍類似於金屬球240。
在某些實施例中，中間層240c2形成於內部金屬球240I及塗佈層240c1之間。配合本發明實施例，中間層240c2可導電，且可防止在進行用以接合金屬球240’及導電墊208的迴流製程期間及之後，在內部金屬球240I及塗佈層240c1期間形成金屬層間化合物。例如，若內部金屬球240I包括銅，且塗佈層240c1包括焊料，在進行迴流製程時，由鈍化於銅或焊料的金屬或合金所構成的中間層240c2，可防止在內部金屬球240I及塗佈層240c1之間形成金屬層間化合物。在某些實施例中，中間層240c2的厚度大約為0.5微米至10微米的範圍。
在某些實施例中，暫時保護層246’形成於導電墊208，如第3B圖所示。暫時保護層246’可防止導電墊208在運送過程中氧化。例如，暫時保護層246’由可在迴流製程溫度下 蒸發的有機材料所構成，以允許金屬球240’接觸導電墊208。在某些實施例中，暫時保護層246’由為高分子的有機保焊劑(organic soldering preservative，OSP)所構成。例如，有機保焊劑可為有機唑類。
在某些實施例中，保護層246形成於導電墊208上，如第3C圖所示。保護層246可防止導電墊208在運送過程中被氧化。例如，若導電墊208包括銅，保護層246可由一穩定金屬(例如鈦、鎳、金、銀、其組合或其合金)所構成。在某些實施例中，暫時保護層246’或保護層246的厚度大約為0.5微米至10微米的範圍。
在某些實施例中，平坦化金屬球240或240’的上表面，以改善用以接合金屬球240或240’的連接器(未繪示)之間的接觸。第4圖係繪示出本發明實施例之金屬球240的上表面平坦化後的接合金屬球結構。配合本發明實施例，平坦化表面248大致上與基板200的表面201平行。可將一平板放置於金屬球240上方並施加重量，以平坦化上表面。在某些實施例中，平坦部分的寬度W4大約為20微米至100微米的範圍。在某些實施例中，金屬球240的寬度W4與W2的比值大約為20%至80%的範圍。然而，平坦化製程為選擇性的，在某些實施例中可能並不需要。
配合本發明實施例，在金屬球240或240’接合(或裝設)於導電墊208上，且選擇性地進行平坦化製程後，將半導體晶粒105放置於基板200上，如第2C圖所示。每一半導體晶粒105放置於金屬球240之間。為簡化目的，此處僅以金 屬球240作描述。然而，以下敘述也可應用於上述的金屬球240’。在某些實施例中，進行一迴流製程，將連接器(未繪示)接合於半導體晶粒105上，以接觸基板200上的接觸墊(未繪示)，而形成接合結構153。
每一半導體晶粒105包括用於半導體積體電路製造的基板及可形成於其內及/或其上的積體電路。半導體基板定義為任何包括半導體材料(包括但不限定於矽塊材、半導體晶圓、絕緣層上覆矽(SOI)基板或矽鍺基板)的構造。也可使用包括第III、IV、V族元素的其他半導體材料。
可在半導體晶粒105內形成的各種微電子元件，舉例來說，包括電晶體(例如金屬氧化半導體場效電晶體(MOSFET)、互補型金屬氧化半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(PFETs/NFETs等等)、電阻、二極體、電容、電感、保險絲及其他合適的元件。形成各種微電子元件的各種製程可包括沉積製程、蝕刻製程、離子佈植製程、光微影製程、退火製程及其他合適的製程。微電子元件互相連接以形成積體電路裝置(例如邏輯裝置、記憶體裝置(例如靜態隨機存取記憶體(SRAM))、射頻裝置、輸入/輸出(I/O)裝置、系統級晶片(SoC)裝置、其組合及其他合適類型的裝置)。
在某些實施例中，在半導體晶粒105與基板200之間的空間填充底膠154，如第5圖所示。底膠154為半導體晶粒105提供支撐，且防止在接合結構153上的焊料接點(未繪示)破裂，其中接合結構153電性連接半導體晶粒105與基 板200內的導電元件(連接器)。然而，在半導體晶粒105接合於基板200後，可選擇性地形成底膠154。在某些實施例中，並未形成底膠154。配合本發明實施例，底膠154可由熱固性高分子所構成。例如，底膠154可由環氧樹脂(胺類、酚類、無水類等等)、填充矽、固化劑、添加劑及/或硬化劑所構成。
之後，配合本發明實施例，將封裝體110放置於基板200上，且裝設於金屬球240上，如第2D圖所示。配合本發明實施例，每一封裝體110包括兩個半導體晶粒112及113，而半導體晶粒113設置於半導體晶粒112上。然而，封裝體110可包括一或超過兩個以上的半導體晶粒。在某些實施例中，在半導體晶粒112及113之間有一黏著層(未繪示)。半導體晶粒112及113可包括上述半導體晶粒105的各種微電子元件。各種微電子元件的例子如上所述。半導體晶粒112接合於基板215。基板215可包括各種材料及/或上述半導體晶粒105的基板200的元件。配合本發明實施例，半導體晶粒112透過接合線114電性連接基板215內的導電元件(未繪示)。同樣地，半導體晶粒113透過接合線216電性連接基板215內的導電元件。封裝體110也可包括覆蓋半導體晶粒112及113與接合線114及216的模塑成型材料111。
配合本發明實施例，每一封裝體110包括一些圍繞半導體晶粒105的連接器217。連接器217由導電材料(例如焊料、焊料合金等等)所構成。連接器217形成於基板215表面上的導電結構(未繪示)上，以電性連接基板215內的元件。配合本發明實施例，在封裝體110放置於基板200上，而封裝 體110的連接器217接觸金屬球240後，進行一迴流製程，以將連接器217接合於金屬球240。在連接器217接合於金屬球240而形成接合結構118後，封裝體110視為「裝設」於基板200上。由於非焊料金屬球240，可控制接合結構118的高度更一致。在某些實施例中，基板200的上表面201與封裝體110(或基板215)的下表面101之間的高度H1大約為100微米至250微米的範圍。
配合本發明實施例，在封裝體110裝設於基板200上後，模塑成型底膠(moldcd underfill，MUF)260塗佈於基板200上，以填充封裝體110之間及封裝體110與基板200之間的空間，如第2E圖所示。在某些實施例中，模塑成型底膠260具有填充劑。模塑成型底膠260支撐封裝體110，且防止接合結構118上及金屬球240與導電墊208之間的焊料接點破裂。再者，模塑成型底膠260也可防止在熱循環過程中，由於基板200上的材料熱膨脹係數(coefficients of thermal expasion，CTE)差異對基板200上的封裝結構之封裝體所造成的彎曲(變形)。在某些實施例中，模塑成型底膠260由環氧樹脂(胺類、酚類、無水類等等)、填充矽、固化劑、添加劑及/或硬化劑材料所構成。若半導體晶粒105下方未形成底膠154，也可在半導體晶粒105與基板200之間的空間填充模塑成型底膠260，以保護接合結構153。透過同時在封裝體110與基板200以及半導體晶粒105與基板200之間的空間填充模塑成型底膠260，可節省製程成本。
配合本發明實施例，在形成模塑成型底膠260後， 連接器270接合於基板200另一側(相對於封裝體110)的導電墊207(未繪示)，如第2F圖所示。連接器270由導電材料所構成，導電材料可為焊料、焊料合金、銅、銅合金、金、金合金等等。如上述，可有一接合層247覆蓋連接器270。透過迴流製程，連接器270接合於導電墊207。
連接器270自封裝體110接合於基板200的相對側之後，將具有多個封裝體110及半導體晶粒105的基板200單體化(或切割)而形成單一封裝體，每一封裝體具有一封裝體110及一半導體晶粒105。第2G圖係繪示出本發明實施例之切割成單一封裝體290後的基板200。配合本發明實施例，每一單一封裝體290為堆疊封裝結構，且具有封裝體110及半導體晶粒105。
第2A至2G及3至5圖中的上述實施例之形成堆疊封裝結構的封裝體290包括模塑成型底膠260。配合本發明實施例，在另一些實施例中，一暴露晶粒模塑成型底膠(exposed die molded underfill，eMUF)260’形成於基板上，而暴露出半導體晶粒105的上部及金屬球240，如第6A圖所示。將半導體晶粒105放置且接合於基板200上後(如上述及第2C圖所示)，暴露晶粒模塑成型底膠260’形成於基板200上。透過形成暴露晶粒模塑成型底膠260’，每一封裝體110與半導體晶粒105之間有一空氣間隙285。空氣間隙285可大致上隔絕封裝體110上的晶片(例如半導體晶粒112及113)與半導體晶粒105之間的熱能。因此，鄰近於半導體晶粒105的半導體晶粒112及113產生的熱，較不可能被傳遞至半導體晶粒105，反之亦 然。暴露晶粒模塑成型底膠260’也可有助於在切割與形成封裝體前及切割封裝體後，降低由於熱膨脹係數差異對基板200所造成的彎曲。
配合本發明實施例，在暴露晶粒模塑成型底膠260’形成於上述的基板200上後，封裝體110接合於基板200，如第6B圖所示。封裝體110與基板200的接合如上述。接著，配合本發明實施例，類似於上述第2F圖，將連接器270裝設於基板200。第6C圖係繪示出本發明實施例之接合於基板200的連接器270。接著，配合本發明實施例，將具有封裝體110及半導體晶粒105的基板200切割成單一封裝體290’，如第6D圖所示。第2A至2C及6A至6D圖係繪示出配合本發明實施例之形成堆疊封裝結構的後續迴流製程中的封裝結構剖面示意圖。
上述實施例之形成堆疊封裝結構的機制包括將具有非焊料金屬球的連接器接合於封裝結構。非焊料金屬球可包括一焊料塗佈層。具有非焊料金屬球的連接器大致上可維持連接器的形狀，且可控制上下封裝結構之間的接合結構的高度。具有非焊料金屬球的連接器也較不可能在連接器之間或接合連接器未連接(或冷接點(cold joint))的部分之間形成橋接(bridging)。因此，具有非焊料金屬球的連接器可維持小的間距。
配合本發明一實施例之一種半導體裝置封裝結構的製造方法，包括提供具有接觸墊的基板。將金屬球接合至接觸墊以形成第一接合結構。將半導體晶粒接合至基板，其中半導體晶粒鄰近於第一接合結構。將晶粒封裝體接合至與半導體 晶粒接合的基板的表面，其中透過接合晶粒封裝體，在位於晶粒封裝體上的連接器與接合於基板的金屬球之間形成第二接合結構。在基板上形成模塑成型底膠。自基板的剩餘部分，將包括晶粒封裝體及接合於基板的半導體晶粒的半導體裝置單體化。
配合本發明另一實施例之一種半導體裝置封裝結構的製造方法，包括將半導體晶粒接合至基板，其中透過接合半導體晶粒與基板，形成包括非焊料金屬球的第一接合結構。將晶粒封裝體接合至與半導體晶粒接合的基板的表面，其中透過接合晶粒封裝體，在位於晶粒封裝體上的連接器與接合於基板的金屬球之間形成第二接合結構。在基板上形成模塑成型底膠。自基板的剩餘部分，將包括晶粒封裝體及接合於基板的半導體晶粒的半導體裝置單體化。
配合本發明又一實施例之一種半導體裝置封裝結構，包括一基板；一第一半導體晶粒接合於基板；一晶粒封裝體接合於基板，其中第一半導體晶粒位於晶粒封裝體與基板之間，且其中透過包括非焊料金屬球的接合結構，晶粒封裝體接合於基板，且其中晶粒封裝體包括至少一第二半導體晶粒；以及一模塑成型底膠位於該基板上。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬 技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
105、112、113‧‧‧半導體晶粒
110、290‧‧‧封裝體
114、216‧‧‧接合線
153、118‧‧‧接合結構
200、215‧‧‧基板
210‧‧‧接觸墊
217、270‧‧‧連接器
240‧‧‧金屬球
260‧‧‧模塑成型底膠

Claims (10)

  1. 一種半導體裝置封裝結構的製造方法，包括：提供具有一接觸墊的一基板；將一金屬球接合至該接觸墊以形成一第一接合結構；將一半導體晶粒接合至該基板，其中該半導體晶粒鄰近於該第一接合結構；將一晶粒封裝體接合至與該半導體晶粒接合的該基板的一表面，其中透過接合該晶粒封裝體，在位於該晶粒封裝體上的一連接器與接合於該基板的該金屬球之間形成一第二接合結構；在該基板上形成一模塑成型底膠；以及自該基板的一剩餘部分，將包括該晶粒封裝體及接合於該基板的該半導體晶粒的該半導體裝置單體化。
  2. 如申請專利範圍第1項所述之半導體裝置封裝結構的製造方法，其中該金屬球包括塗佈一焊料層的一非焊料金屬球。
  3. 如申請專利範圍第1項所述之半導體裝置封裝結構的製造方法，其中該金屬球包括塗佈一中間層及一焊料層的一非焊料金屬球，其中該中間層位於該非焊料金屬球及該焊料層之間，且該中間層包括鈦或鎳，且具有一厚度為0.5微米至10微米的範圍。
  4. 如申請專利範圍第1項所述之半導體裝置封裝結構的製造方法，其中該接觸墊包括一暫時保護層，其中在該第一接合結構形成之前或期間去除該暫時保護層，且其中該暫時保護層包括有機保焊劑。
  5. 如申請專利範圍第1項所述之半導體裝置封裝結構的製造方法，其中該模塑成型底膠位於該晶粒封裝體及該基板之 間，且其中該模塑成型底膠也位於該半導體晶粒及該基板之間。
  6. 如申請專利範圍第1項所述之半導體裝置封裝結構的製造方法，更包括：透過在該金屬球上施加重量，平坦化該金屬球的一上部，其中該金屬球的該平坦化上部的一寬度與該金屬球的一最大寬度的比值為20%至80%的範圍。
  7. 如申請專利範圍第1項所述之半導體裝置封裝結構的製造方法，其中該接觸墊包括該基板上的一導電墊及一接合層，其中該導電墊連接至該基板內的該連接器。
  8. 一種半導體裝置封裝結構的製造方法，包括：將一半導體晶粒接合至一基板，其中透過接合該半導體晶粒與該基板，形成包括一非焊料金屬球的一第一接合結構；將一晶粒封裝體接合至與該半導體晶粒接合的該基板的一表面，其中透過接合該晶粒封裝體，在位於該晶粒封裝體上的一連接器與接合於該基板的該金屬球之間形成一第二接合結構；在該基板上形成一模塑成型底膠；以及自該基板的一剩餘部分，將包括該晶粒封裝體及接合於該基板的該半導體晶粒的該半導體裝置單體化。
  9. 一種半導體裝置封裝結構，包括：一基板；一第一半導體晶粒，接合於該基板；一晶粒封裝體，接合於該基板，其中該第一半導體晶粒位於該晶粒封裝體與該基板之間，且其中透過包括一非焊料金屬球的一接合結構，該晶粒封裝體接合於該基板，且其中該晶粒封 裝體包括至少一第二半導體晶粒；以及一模塑成型底膠，位於該基板上。
  10. 如申請專利範圍第9項所述之半導體裝置封裝結構，其中該金屬球塗佈一保護層及一焊料層，且其中該保護層位於該金屬球及該焊料層之間。
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