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TW201330253A - 具有改進的矽化物厚度均勻性之金屬氧化物半導體場效電晶體積體電路及其製造方法 - Google Patents

具有改進的矽化物厚度均勻性之金屬氧化物半導體場效電晶體積體電路及其製造方法 Download PDF

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TW201330253A
TW201330253A TW101128918A TW101128918A TW201330253A TW 201330253 A TW201330253 A TW 201330253A TW 101128918 A TW101128918 A TW 101128918A TW 101128918 A TW101128918 A TW 101128918A TW 201330253 A TW201330253 A TW 201330253A
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克萊門斯 菲茨
斯帝芬 威德曼
史帝芬 弗拉赫沃斯基
彼得 巴爾斯
瑞恩 吉迪基特
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格羅方德半導體公司
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Abstract

提供一種具有均勻厚度且實質上無“點狀”NiSi型的孔的矽化物層的MOSFET裝置，和用於其製造的方法。一種這樣的方法涉及同時在半導體基板的主動和開放區域上方沈積一金屬層(如鎳)。藉由熱預算決定金屬的部分或全部轉移至基板中的深度。採用快速熱退火過程以在主動和開放區域兩者中都產生均勻厚度的NiSi層。一旦得到所需厚度的NiSi層，從基板表面移除多餘金屬。

Description

具有改進的矽化物厚度均勻性之金屬氧化物半導體場效電晶體積體電路及其製造方法
本發明一般地關於金屬氧化物半導體場效電晶體(MOSFET)半導體裝置和其製造方法，且尤其關於製造具有增進的矽化物厚度均勻性的MOSFET裝置的改進方法。
電晶體是所有當今積體電路(IC)設計和裝置的基本構件。從根本上講，電晶體是一個電子開關，其包括源極區、與該源極電氣絕緣的汲極區、和形成在半導體基板內的控制閘極。施加到該閘極電極的控制電壓選擇性控制該源極和該汲極電極之間的電流流動，從而控制該裝置的二進位(“開”和“關”)狀態。
一種常見的積體電路實施涉及互連大量的場效電晶體(FET)，典型金屬氧化物半導體場效電晶體(MOSFET)，造成高度複雜的三維積體電路半導體裝置。與這些電晶體的源極、汲極、和閘極電極相關的CA接點的機械和電氣完整性可能會顯著影響裝置性能和製造產量。
此外，隨著在IC裝置(如微處理器和存儲設備)中所實施功能的數量和複雜性增加，必須將越來越多的電晶體納入底層的積體電路晶片中。因此，這種大規模的積體電路裝置的製造出現了多個競爭的製造和加工的挑戰。
目前已知製造該汲極、源極、和/或閘極的延伸和相關的接點的方法涉及，例如，藉由化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、或物理氣相沈積(PVD)，施加一金屬原子(如鎳)的層薄到裝置表面。然後使用如快速熱退火(RTA)的熱遷移製程在基板表面上形成金屬矽化物層(例如矽化鎳)。
希望產生連續且均質的矽化鎳層，其在該裝置的主動和開放區兩者中都有均勻的厚度。然而，目前已知在pFET主動區上生長矽化鎳的方法(以下稱為製程記錄或POR)不能可靠地產生連續的矽化鎳層，尤其是在有SiGe的情況下。
尤其，已經觀察到在矽化物中出現有孔、空隙、或隧道。這被稱為“點狀(Spotty)矽化鎳”或“點狀NiSi”。點狀矽化鎳的特徵在於範圍在5至10奈米的較小的孔，和範圍在50至100奈米的較大的孔。
通常不會在n型主動/多晶和p型多晶上看到這種效果，因此，點狀矽化鎳被認為是與SiGe的存在有關，其經常用於pFET通道的應變工程和遷移率增強的景況中。
當初步形成時，矽化鎳層在整個裝置表面上看似實質上均質；但在中間製程(MOL；Middle of Line)過程(如PECVD SiN層的沈積和紫外線固化(UV固化))中的熱負荷和應變累積下，形成點狀NiSi。點狀NiSi問題尤其嚴重在於它可以顯著增加接觸電阻，這是由於在孔或空隙附近的導電橫截面積減少的緣故。更糟的是，可能會造成局部開路(open circuit)情形。此外，接點可能會移動位置、漂移或擊穿NiSi孔，甚至可能相互接合。點狀NiSi的這些和其他效果會不利地影響IC裝置性能和裝置製造產量。
因此，存在提供用來製造具有實質上無孔洞(尤其在裝置的主動區中)的NiSi層的積體電路的方法的一種需要。另外，希望在有SiGe存在下提供具有連續的矽化物層的MOSFET ICs。還存在提供IC裝置和用於製造具有矽化物層的IC裝置的方法的另一種需要，該矽化物層在大高寬比(AR)結構附近無空隙且在整個裝置表面上有均勻的厚度。
此外，從本發明隨後的總結和詳細描述和所附的申請專利範圍，結合附圖、附圖說明、本發明的上述技術領域和此背景技術，本發明的其他可取的特點和特徵將變得明顯。
根據一個實施例，一種用於製造MOSFET IC的方法，包含在矽基板的主動和開放區上方沈積金屬層；轉移金屬層的一部分進入到主動和開放區的表面內以形成矽化物層；藉由暴露基板于預定的升高溫度一段預定的時間來控制矽化物層的穿透深度於均勻的厚度，留下一些多餘金屬在至少開放區的表面上；以及從開放區的表面移除多餘金 屬。
根據另一個實施例，提供一種用於製造MOSFET裝置的方法，其包含使用CVD或PVD過程來沈積Ni層於裝置基板上以產生具有其厚度大於後續在裝置的開放區中所產生的NiSi層的厚度的Ni層。使用熱遷移過程來生長NiSi層以在開放區中界定所得的NiSi層的厚度。
另一個實施例提供一種使用快速熱退火過程來生長NiSi層的方法。在裝置的開放區中生長NiSi層到希望的厚度後，例如使用Ni剝除過程來移除多餘或未反應的Ni。
根據又一個實施例，提供一種用於製造MOSFET IC的方法，其包含在裝置基板的主動區中沈積Ni層於一厚度，其在後續快速熱退火時會在主動區中產生連續的矽化鎳層。另一方面提供此矽化鎳層是實質上無點狀NiSi型的孔。
根據另一個實施例，提供一種MOSFET IC，其包含在裝置表面的主動區中實質上無孔的矽化鎳層，包含塊體矽(bulk silicon)還有絕緣體上矽(SOI)。
根據再一個實施例，提供一種MOSFET裝置，其是藉由一種過程所製造，該過程包含在裝置基板的主動區中沈積Ni層於一厚度，其在後續快速熱退火時會在主動區中產生連續的矽化鎳層，此矽化鎳層是實質上無點狀NiSi型的孔。
50‧‧‧積體電路裝置
60‧‧‧半導體基板
62‧‧‧表面
64‧‧‧隔離區
66‧‧‧井區
68‧‧‧埋入層
69‧‧‧厚度、深度
70‧‧‧絕緣層
72‧‧‧層
74‧‧‧結構
75‧‧‧金屬層、層
76‧‧‧源極和汲極延伸
77‧‧‧矽化鎳層
78‧‧‧側壁間隔體
79‧‧‧厚度、主動區、深度
80‧‧‧深源極和汲極區
81‧‧‧未反應的金屬
92‧‧‧閘極絕緣體
94‧‧‧閘極電極、閘極電極材料、結構
177‧‧‧開放區、開放區域
179‧‧‧主動區、主動區域
801‧‧‧圖案化結構
802‧‧‧孔
804‧‧‧接點
806‧‧‧矽化鎳層
1002‧‧‧金屬層、層
1004‧‧‧厚度
1006‧‧‧厚度
1008‧‧‧厚度
1014‧‧‧矽化鎳厚度
1016‧‧‧矽化鎳層部分、矽化鎳層
1018‧‧‧矽化鎳層
以上結合如下附圖說明本發明，其中相同的元件符號 是指相似的元件，且其中：第1圖至第4圖是繪示各種先前技術的MOSFET積體電路裝置和製造方法的部份的剖面圖；和第5圖至第7圖是繪示在半導體基板上的矽化鎳層的形成的剖面圖；第8圖至第9圖是繪示在根據目前已知的方法所製造的密集圖案化結構的附近的點狀矽化鎳孔的剖面圖；和第10圖至第12圖是繪示用來在半導體基板上沈積矽化鎳層的新穎且經改進的方法的剖面圖。
下面的詳細描述本質上僅僅是示範的，且並無意限制本發明或本發明的應用和用途。此外，本發明不受限於上述背景技術或以下詳細說明中提出的任何理論。
提供一種具有均勻厚度且實質上無“點狀”NiSi型的孔的矽化物層的MOSFET積體電路(IC)，和用於其製造的方法。一種這樣的方法涉及同時在半導體基板的主動和開放區上沈積一金屬層(如鎳)。藉由熱預算決定金屬的部分或全部轉移至基板中的深度。採用快速熱退火過程以在該主動和開放區兩者中都產生均勻厚度的矽化鎳層。一旦得到所需厚度的矽化鎳層，從基板表面移除多餘金屬。
第1圖至第12圖一般地說明MOSFET積體電路裝置50的一部分和用於其製造的各種方法，避免如上該的關於點狀矽化鎳的問題。所示的IC裝置50的部分是一個單一MOSFET電晶體。根據所描述的各種實施例，該單一電晶 體可以是n型通道MOS電晶體或p型通道電晶體。完整的IC可以包含n型通道電晶體、p型通道電晶體或者可以是包含這兩種類型的CMOS IC。該的實施例可以應用到IC的任何數量的電晶體。
MOSFET電晶體的製造中的各個步驟是衆所周知的，且因此，為了簡潔在本文中僅簡要提及許多傳統的步驟或完全忽略，而不提供衆所周知的流程細節。雖然詞“MOS”和“MOSFET”裝置正常是指具有金屬閘極電極和氧化物閘極絕緣體的裝置，此處使用的這些詞是指任何半導體裝置，包含設置在閘極絕緣體(無論是氧化物或其他絕緣體)上方的導電閘極電極(無論是金屬或其他導電材料)，該閘極絕緣體則依次設置在半導體基板上方。
根據本發明的一個實施例的製作IC裝置50的方法，如第1圖所示，可藉由提供具有表面62的半導體基板60開始。該半導體基板可以是矽(Si)、摻鍺的矽(SiGe)、碳或用於半導體行業中的其他半導體材料。在該半導體基板中形成如淺溝槽隔離(STI)的隔離區64，從表面延伸到基板中，並且用來幫助界定一個井區(well region)66。該隔離區64提供形成在井區66中的一個裝置(或多個裝置)和形成在鄰近井區中的裝置之間的電氣隔離。雖然不是使用在所有的積體電路中，可在該井區底下形成埋入層68。對於n型通道MOS電晶體，該井區是雜質摻雜的p型。
根據一個實施例，製造半導體裝置的方法接著在表面62上形成薄絕緣層70。在該薄絕緣層上方沈積金屬、矽或 者如多晶矽的類比閘極材料的層72。
如第2圖所示，該方法接著圖案化層72，來形成閘極或其他結構74。藉由傳統的光微影圖案化和非等向性刻蝕，例如，藉由反應離子刻蝕(RIE)，可形成結構74。根據一個實施例，使用結構74作為離子植入遮罩，藉由離子植入如砷離子的n型導電性決定離子到該井區的表面中，形成源極和汲極延伸76。該源極和汲極延伸因此與結構74自對準。
根據本發明的一個實施例，在結構74的邊緣形成側壁間隔體78，如第3圖所示。可例如藉由沈積如氧化物或氮化物覆蓋結構74的介質材料的層73和絕緣層70來形成該側壁間隔體。以非等向性蝕刻來蝕刻該介質材料，而該非等向性刻蝕繼續蝕刻薄絕緣層70的暴露部分，以產生該側壁間隔體78(見第4圖)。
參考第4圖，使用結構74和側壁間隔體78作為離子植入遮罩，藉由離子植入如砷或磷離子的n型導電性決定離子到井區66的表面中，形成深源極和汲極區80。該深源極和汲極區因此與該側壁間隔體自對準，且也與結構74自對準並間隔開來。藉由例如快速熱退火(RTA)來熱退火該裝置結構，以啟動已植入的離子。
雖然各種實施例的此說明集中在n型通道MOS電晶體的製造上，在本領域的技術人員會明白，雖然已進行上述的該源極和汲極雜質摻雜過程步驟，可施加掩蔽材料層來覆蓋和保護可能是所要的IC的一部分的p型通道裝置。在 完成n型源極和汲極區後，可移除該掩蔽層並施加另一掩蔽層來覆蓋和保護n型通道裝置。然後可以和對n型通道裝置該的類似方式處理p型通道裝置，但很明顯地改變雜質摻雜類型。可在植入每一種裝置類型後或者在裝置類型兩者都接收到源極和汲極植入後，可進行熱退火來啟動已植入的離子。
現在參考第4圖至第7圖，根據本發明的一個實施例，結構74適當地包括閘極電極94，且層70適地當包括閘極絕緣體92。閘極絕緣體92可以是，例如，熱生長的二氧化矽層，也許摻氮，被二氧化鉿或其他高k介質材料的層所覆蓋。該複合閘極絕緣體是一種高k絕緣體，因為它具有大於單獨二氧化矽的介質常數的介電常數。該閘極電極材料可以是，例如，被多晶矽層所覆蓋的金屬層。可以選擇金屬層，正如在本領域中的技術人員所熟知，以實現正被製造的MOSFET裝置的一個適當閾值電壓。根據一個替代實施例，閘極絕緣體層92可以是，例如，熱生長的二氧化矽層，且閘極電極材料94可以是多晶矽或非晶矽的層。
在本領域中的技術人員將完全明白，可以藉由傳統的中間製程(MOL；Middle of Line)和後段製程處理步驟進一步處理裝置50。那些處理步驟可能包含，例如，蝕刻接點開口穿過空隙填補材料層來暴露該源極和汲極區的表面區域、形成延伸進入接點開口中到表面區域的矽化物和/或金屬接點、形成導電裝置互連、沈積層間介質、等等。
更特別地且繼續參考第5圖至第6圖，根據POR過程， 於基板60的表面62上生長矽化鎳層77。矽化物層77的製造涉及在基板60的主動區179還有開放區177兩者上方沈積如鎳的薄金屬層75的過程。本領域的技術人員會認知到主動區179大致對應到密集圖案化區域或含有大高寬比(AR)特徵的區。相反地，開放區域177大致對應到具有很少或沒有特徵(如閘極、電極、或其他微電子結構)的區域。
另外，根據POR過程，可施加金屬層75到基板60的表面62作為金屬原子(如鎳)的一層薄，例如，藉由化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、或者電漿蒸氣沈積(PVD)。金屬層75在POR過程中通常是在110A鎳的範圍中。
持續參考第5圖至第6圖，由於例如與各自的結構50相關的深洞幾何形狀的緣故，金屬層75在開放區75中呈現第一厚度79，並在主動區79的一些區域中呈現第二厚度69。層75的厚度69通常是小於厚度79。這部分是因為一些金屬是沈積在結構94的側表面或側壁78上。這在大高寬比(AR)特徵和結構中，還有在高密度主動區中是特別普遍。
特別參考第6圖，圖案化的矽化鎳層77是使用熱遷移過程，如快速熱退火(RTA)，生長在基板表面上。在POR過程中，在攝氏330度(330℃)進行退火30秒。這導致金屬層75遷移進入到基板60內在開放區177中到一近似深度79，和在主動區179中到一近似深度69。可以使用任何適合的Ni剝除(strip)過程來移除未反應的金屬81。
希望產生連續且均質的矽化鎳層77，其在該裝置的主動和開放區兩者中都有均勻的厚度。然而，藉由PVD階梯覆蓋連同約30秒的330℃的熱預算來界定在pFET主動區域上的矽化鎳厚度的目前已知方法會造成“點狀”矽化鎳層，尤其是存在有SiGe的情況下。在產生的矽化物中觀察到的孔、空隙、或隧道，其特徵在於範圍在5至10奈米中的較小的孔，和範圍在50至100奈米中的較大的孔。
當初步生長時，矽化鎳在整個裝置表面上看似實質上均質；但在中間製程(MOL)過程(如PECVD SiN層的沈積和紫外線固化(UV固化))中的熱負荷和應變累積下，形成點狀矽化鎳。點狀矽化鎳的問題尤其嚴重是在於它可以顯著增加接觸電阻，這是由於在孔或空隙附近的橫截面積減少的緣故。更糟的是，可能會造成局部的開路情形。此外，接點可能會移動位置、漂移或擊穿矽化鎳孔，甚至可能相互接合。點狀矽化鎳的這些和其他效果會不利地影響IC裝置性能和裝置製造產量。
現在參考第8圖和第9圖，根據POR方法製造的密集圖案化結構801在矽化鎳層806中呈現出孔802。如所示，接點804可能會穿透或甚至擊穿孔802。在POR過程中，由於在主動區域中的較薄的矽化鎳層的緣故，點狀矽化鎳孔802在密集圖案化區域(源極/汲極)中比在較不密集的圖案化區域(開放區域)中明顯地更為顯著(例如在10：1到50：1或更大的程度)。
現在參考第10圖至第12圖，可藉由同時施加金屬層 1002(如鎳)到基板60的表面62的主動和開放區域兩者在200A鎳範圍中(而不是在第5圖中所示的POR中到100A鎳)來製造IC裝置50。如上該連同第5圖至第7圖，因為有微電子結構(尤其是密集圖案化和大AR結構)的緣故，在開放區77中的層1002的厚度1004可能略大於在主動區域79中的層1002的厚度1006。
也就是說，當沈積金屬在主動區域中時，一些金屬是沈積在微電子結構的頂表面上，且一些金屬是沈積在微電子結構之間的基板表面上。在本領域中的技術人員會認知到否則落在結構之間的基板表面上的一些金屬原子會粘到微電子結構的側表面和到其相關的側壁(如果有的話)，造成在結構之間比在開放區域中所觀察到要略薄的金屬層。
與在第5圖至第7圖中於上該的POR過程(其中矽化鎳厚度主要是藉由PVD階梯覆蓋所界定)相反，根據一個優選的實施例，矽化鎳厚度主要是藉由熱預算所控制，且特別是藉由在240至320℃的範圍中(較佳約280至300且最佳約攝氏300度)約30秒的退火。也就是說，從基板的頂表面轉移到基板中的金屬量(即所得的經退火的層的厚度)主要是取決於熱預算(時間和溫度)，而不是取決於待轉移的金屬的層的初始厚度。
持續參考第10圖至第12圖，約30秒的攝氏300度的熱預算界定了在開放區域177中具有在50至200 A範圍中(且最好是約100 A)的厚度1008的矽化鎳層部分1016。然而，因為根據一優選的實施例，矽化鎳厚度主要是受熱控 制，在主動區域179中的矽化鎳層1018具有比POR過程中可取得的更大的厚度，從而減輕或消除點狀矽化鎳的問題。
如在第11圖至第12圖中所示，根據本發明的一個實施例，在開放區域中的矽化鎳層1016基本上和在主動區域中的矽化鎳厚度1014相同。
因此，存在著提供製造具有在裝置的主動區和開放區兩者中實質上無孔洞的矽化鎳層的積體電路的方法的一種需要。另外，希望於存在有SiGe的情況下提供具有連續的矽化物層的MOSFET電晶體。還存在著提供具有矽化物層的IC裝置和用於製造IC裝置的方法的另一種需要，該矽化物層在大高寬比(AR)結構附近無空隙且在整個裝置表面上有均勻的厚度。
雖然已在上述詳細說明中提出至少一個示範實施例，可認知到存在廣大數量的變化。也應該認知到示範實施例僅是例子，不是為了以任何方式限制本發明的範圍、適用性或組態。更確切地，上述詳細說明將提供在本領域的技術人員實施示範實施例的一個方便導引。可做出元件的大小、間距和摻雜的各種變化，而不背離在所附的申請專利範圍中所提出的本發明的範圍和其法律等效者。
1016‧‧‧矽化鎳層部分、矽化鎳層
1018‧‧‧矽化鎳層

Claims (20)

  1. 一種在具有主動區和開放區的矽基板上製造積體電路裝置的方法，包括：在該開放區和該主動區上方沈積金屬層；轉移該金屬層的至少一部分進入到該開放區和該主動區的個別表面內，以在該主動區和該開放區中產生矽化物層；藉由暴露該基板於預定的升高溫度一段預定的時間，以控制該矽化物層的穿透深度於均勻的厚度，並留下一些多餘金屬在至少該開放區的該表面上；以及從該開放區的該表面移除該多餘金屬。
  2. 如申請專利範圍第1項所述之方法，其中，沈積金屬層包括沈積鎳層。
  3. 如申請專利範圍第1項所述之方法，進一步包括：在沈積該金屬層前圖案化在該主動區中的微電子結構；以及其中，沈積該金屬層包括沈積該金屬層於該微電子結構的頂表面上。
  4. 如申請專利範圍第3項所述之方法，其中，該微電子結構的至少一者包括閘極電極。
  5. 如申請專利範圍第4項所述之方法，其中，轉移包括在該主動區域和該開放區域中產生均質的矽化鎳層。
  6. 如申請專利範圍第3項所述之方法，其中，圖案化微電子結構包括圖案化大的高寬比結構。
  7. 如申請專利範圍第1項所述之方法，其中，沈積該金屬層包括沈積厚度範圍約200 A的鎳層。
  8. 如申請專利範圍第1項所述之方法，其中，沈積該金屬層包括藉由化學氣相沈積來沈積鎳。
  9. 如申請專利範圍第1項所述之方法，其中，沈積該金屬層包括藉由電漿增強化學氣相沈積來沈積鎳。
  10. 如申請專利範圍第2項所述之方法，其中，沈積該金屬層包括藉由物理氣相沈積來沈積鎳。
  11. 如申請專利範圍第2項所述之方法，其中，該矽基板包括SiGe。
  12. 如申請專利範圍第11項所述之方法，其中，轉移包括該鎳進入到該SiGe的熱遷移。
  13. 如申請專利範圍第12項所述之方法，其中，該熱遷移過程包括快速熱退火。
  14. 如申請專利範圍第13項所述之方法，其中，該快速熱退火包括在約攝氏240到320度的溫度範圍退火該基板約30秒。
  15. 如申請專利範圍第13項所述之方法，其中，該快速熱退火步驟包括在約攝氏300度的溫度退火該半導體基板。
  16. 如申請專利範圍第15項所述之方法，其中：沈積該金屬層包括沈積厚度範圍約200 A的鎳層；以及控制包括控制該矽化鎳層的穿透深度於範圍約 100 A的厚度。
  17. 如申請專利範圍第15項所述之方法，其中，控制包括橫跨該主動區域和該開放區域產生範圍約100 nm的均勻厚度的連續均質矽化鎳層，該矽化鎳層實質上無點狀NiSi型的孔。
  18. 如申請專利範圍第1項所述之方法，其中，移除包括從該開放區移除未反應的鎳。
  19. 一種在具有主動區和開放區的矽基板上製造積體電路裝置的方法，包括：在該主動區上圖案化微電子結構；在該主動區和該開放區上沈積厚度約200 A的鎳原子層；遷移該鎳原子進入到該開放區和該主動區的個別表面內，以產生矽化鎳層；藉由在約300℃退火該基板約30秒來控制該矽化鎳層的穿透深度於約100 A的均勻厚度；留下一些未反應的鎳原子在該開放區的該表面上；以及從該開放區的該表面移除該未反應的鎳原子。
  20. 一種金屬氧化物半導體場效電晶體(MOSFET)裝置，包括：具有主動區和開放區的矽鍺半導體基板；具有界定在該主動區上已圖案化的隔離區的側壁的複數個閘極電極；以及 延伸到包含該隔離區的該主動區和該開放區中於範圍約100 A的均勻穿透深度的矽化鎳層；其中，該矽化物層是實質上均質且實質上無點狀NiSi型的孔。
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