TW201330109A - 垂直式電晶體的製作方法 - Google Patents

Abstract

一種垂直式電晶體的製作方法，係於一基材上先形成複數第一溝渠，並於該第一溝渠以磊晶成長方式依序形成一第一極性層以及一通道層，並且於該通道層上再形成一第一阻擋層，接著以垂直該第一溝渠的方向蝕刻該第一阻擋層以及該通道層，而形成複數柱狀體，而後於複數柱狀體之第一側壁以及第二側壁上各形成一閘極，最後去除該柱狀體上的該第一阻擋層並再以磊晶方式成長一第二極性層。本發明藉由上述步驟形成垂直式的電晶體結構，主要特點在於利用磊晶方式形成該第一極性層、該通道層以及該第二極性層，而具有離子分佈平均的優點。

Description

垂直式電晶體的製作方法

本發明係有關一種電晶體的製作方法，尤指一種垂直式電晶體的製作方法。

半導體製程技術的不斷精進，一方面大幅縮小了電子元件的尺寸，另一方面亦大幅縮減了電子元件之製造成本。而歷年所使用之半導體製程技術僅限制於基板上以蝕刻、離子佈值、佈線等方式形成平面式的半導體結構，而最小晶片之尺寸已能達到6F2的大小。但目前此類技術隨著特徵尺寸(Feature Size)之細微化發展速度漸趨於平緩而無法顯著的縮小半導體於晶圓上所佔用的面積。於是，垂直式(或稱為立體式)的半導體製程技術漸趨發展，其係利用將半導體垂直成長於晶圓上的方式減少電晶體於晶圓表面上所佔用的面積，而更進一步的將晶片尺寸縮小到4F2。

其中如美國專利公告第7524725號之「Vertical transistor of semiconductor device and method for forming the same」以及美國專利公開第2006/0258086號之「Methods of forming vertical transistor structures」所揭露之垂直電晶體的製作方法，其皆以利用蝕刻矽基材的方式形成複數柱狀體後，再利用離子佈植的方式以摻雜或擴散形成離子佈植區域於該柱狀體上，而形成源極區域、通道區域以及汲極區域。請配合參閱「圖1」所示，其係為源極區域1、通道區域2以及汲極區域3之離子濃度分佈示意圖，因為離子佈植之技術限制，該通道區域2中垂直方向的通道離子濃度4分佈並不均勻，而是呈現高斯分佈，因而隨著控制打入離子深度的不同，會造成該通道離子濃度4之分佈位置的變換，因而可能造成通道離子濃度4與源極離子濃度5或汲極離子濃度6的分佈區域有高濃度重疊區段7以及低濃度重疊區段8現象的發生，造成有可能漏電或無法導通的狀況發生，影響垂直電晶體之品質。

本發明之主要目的，在於解決習知技術之垂直式電晶體的離子濃度分佈不均的問題。

為達上述目的，本發明提供一種垂直式電晶體的製作方法，包含有以下步驟：S1：於一基材上定義至少一溝渠區域以及至少一絕緣區域，並形成一第一溝渠於該溝渠區域中；S2：以磊晶成長方式依序於該第一溝渠內形成一第一極性層以及一通道層，並且於該通道層上再形成一第一阻擋層；S3：以該第一阻擋層作為遮罩蝕刻該絕緣區域至低於該第一極性層，並距離該第一極性層一蝕刻深度，使該基材對應連接該第一極性層之位置形成一連接部，定義相疊形成的該連接部、該第一極性層、該通道層以及該第一阻擋層為一積體層，且該積體層具有相對的兩側面；S4：形成一第一絕緣層，於該兩側面形成該第一絕緣層；S5：形成複數第二溝渠於該積體層而形成至少一柱狀體，該柱狀體對應複數該第二溝渠具有一第一側壁以及一第二側壁，藉由蝕刻該積體層至去除該通道層而保留該第一極性層，而形成該第二溝渠，該第二溝渠垂直該第一溝渠；S6：分別於該第一側壁以及該第二側壁形成一閘極；S7：去除該柱狀體上的該第一阻擋層；以及S8：以磊晶方式成長一第二極性層於該柱狀體上。

由上述說明可知，本發明藉由磊晶方式形成該第一極性層、該通道層以及該第二極性層，具有離子濃度分佈均勻的優點，進而獲得較佳的垂直式電晶體品質。

有關本發明之詳細說明及技術內容，現就配合圖式說明如下：

請參閱「圖2A」至「圖2J」所示，本發明係為一種垂直式電晶體的製作方法，包含有以下步驟：

S1：形成溝渠，於一基材10上定義至少一溝渠區域13以及至少一絕緣區域14，並形成一第一溝渠12於該溝渠區域13中，本發明係以製作電晶體矩陣作為舉例說明，尤可適用於動態隨機贖取記憶體(DRAM)的結構中。本實施例中具有複數個溝渠區域13以及複數個絕緣區域14，且複數該溝渠區域13以及複數該絕緣區域14係相互間隔排列。更詳細的說明，步驟S1係包含有以下步驟：S1a：形成一延伸層11於該基材10上，如「圖2A」所示，該延伸層11係為氧化材質所形成而具有絕緣特性，該基材10之材質為矽；S1b：蝕刻該延伸層11以及該基材10以形成該第一溝渠12，如「圖2B」所示，該第一溝渠12係完全穿透該延伸層11，該第一溝渠12因而對應該溝渠區域13而具有複數個且相互平行。

S2：進行磊晶成長，請配合參閱「圖2C」及「圖2D」所示，以磊晶(epi)成長方式依序於該第一溝渠12內形成一第一極性層21以及一通道層22，需說明的是，磊晶成長的材質並非為純矽，而經由混合摻雜P型或N型離子再進行磊晶成長，因而能形成離子濃度分佈均勻的該第一極性層21及該通道層22，該第一極性層21之材質可為N型離子或P型離子，端看所欲進行製作的電晶體類型而定，該通道層22之材質則相對的為P型離子或N型離子。並且如「圖2E」所示，於該通道層22上再形成一第一阻擋層23，該第一阻擋層23可為氮化矽，且可再進行如「圖2F」所示的化學機械研磨(Chemical Mechanical Polishing,CMP)，而將該第一阻擋層23磨平至與該延伸層11同一水平高度。

S3：蝕刻基材10，請配合參閱「圖2G」及「圖2H」所示，以該第一阻擋層23作為遮罩蝕刻該絕緣區域14的延伸層11以及該基材10至低於該第一極性層21，並距離該第一極性層21一蝕刻深度d1，使該基材10對應連接該第一極性層21之位置形成一連接部24，定義相疊形成的該連接部24、該第一極性層21、該通道層22以及該第一阻擋層23為一積體層20，且該積體層20具有相對的兩側面25，該積體層20對應該溝渠區域13亦具有複數個。

於完成步驟S3後，請配合參閱「圖2I」所示，為了使後續製程順利完成，係可以進行步驟A1：利用臨場蒸氣產生技術(In Situ Steam Generation,ISSG)修補該兩側面25並形成一修補層31於該積體層20之表面，藉此使該兩側面25表面平整。除此之外，亦可藉由進行步驟A2：佈植一相反該第一極性層21之摻雜離子的反離子15於複數該積體層20之間的基材10，藉由該反離子15的設置，而可加強阻隔相鄰的積體層20之間相互導通之可能，以避免相鄰設置的該積體層20在導電進行訊號傳遞時，因相互干擾造成失真或訊號損壞的問題。

S4：形成一第一絕緣層32，如「圖2J」所示，其係於該兩側面25形成該第一絕緣層32，且於本實施例中，係以旋塗式介質(Spin On Dielectric,SOD)之技術而填充絕緣材質64於複數該積體層20之間而形成該第一絕緣層32。

上述步驟係完成第一階段製程，亦即完成第一極性層21以及通道層22之製程，請再配合參閱「圖3」所示，其係為第一階段製程完成後的上視示意圖，「圖2A」至「圖2J」係為「圖3」之A-A剖面方向之製程示意連續圖，而請再配合參閱「圖4A」至「圖4G」，接下來進行的第二階段製程，係以「圖3」之B-B剖面方向進行示意說明。

S5：形成複數第二溝渠50於該積體層20而形成至少一柱狀體51，請配合參閱「圖4A」、「圖4B」以及「圖5」所示，「圖4A」係為「圖3」之B-B剖面示意圖，「圖5」則為「圖4B」的上視示意圖。於「圖4B」中，係利用複數設置於該第一阻擋層23上之第二阻擋層40定義蝕刻位置，蝕刻該積體層20至去除該通道層22而保留該第一極性層21，形成該第二溝渠50，其中，該第二溝渠50垂直該第一溝渠12，藉由該第一溝渠12以及該第二溝渠50之蝕刻而使得未被蝕刻之區域形成複數柱狀體51，該柱狀體51對應複數該第二溝渠50具有一第一側壁511以及一第二側壁512。

於步驟S5之後更具有一步驟A3：形成絕緣保護結構，如「圖4C」所示，形成一保護層61於該第二溝渠50之底面，並形成一第二絕緣層62於該第一側壁511以及該第二側壁512表面，藉此避免後續製程與該基材10、該第一側壁511及該第二側壁512直接連接而造成漏電的問題，且於本實施例中，該第二絕緣層62之材質利用臨場蒸氣產生技術(In-Situ Steam Seneration,ISSG)所形成。

S6：分別於該第一側壁511以及該第二側壁512形成一閘極63，如「圖4D」所示，於本實施例中，該閘極63與該第一側壁511以及該第二側壁512之間設置有該第二絕緣層62，藉此隔絕該閘極63與該柱狀體51之間的電性導通。形成該閘極63的方法可藉由直接填充導電材質於該第二溝渠50內，而後藉由光阻定義蝕刻的方式分離該導電材質形成兩相互分離並貼附於該第一側壁511以及該第二側壁512的閘極63；亦可透過線性沉積的方式於該第二溝渠50的表面沉積一導電層，再藉由回蝕刻(etch back)的方式直接去除於該第二溝渠50底面的導電層，而形成兩相互分離並貼附於該第一側壁511以及該第二側壁512的閘極63。而需說明的是，透過設置於該第二溝渠50底面的該保護層61，而可作為該閘極63與該第一極性層21之間相對位置的調整。

完成步驟S6之後，請配合參閱「圖4E」，更可進行步驟A4：填充一絕緣材質64於具有該閘極63的第二溝渠50內，藉此，可完全隔絕設置於該第一側壁511與該第二側壁512上的兩該閘極63相互導電之可能，並避免外部環境影響該閘極63之可能。

S7：去除該柱狀體51上的該第一阻擋層23，如「圖4F」所示。

S8：以磊晶方式成長一第二極性層80於該柱狀體51上，請配合參閱「圖4G」及「圖2G」所示，該第二極性層80之材質係相同於該第一極性層21。透過該柱狀體51上之第一極性層21、該通道層22、該第二極性層80以及該閘極63的位置設置，而形成垂直式電晶體架構，該第一極性層21以及該第二極性層80可分別作為電晶體之源極或汲極。因此，透過該閘極63上電壓之控制，而調整該通道層22之電性導通狀態，而控制該第一極性層21與該第二極性層80之電性連接狀況。

而在步驟S7與步驟S8之間，更可進行一步驟A5：形成一高度調整層70於該通道層22表面，使該高度調整層70形成於該通道層22以及該第二極性層80之間，該高度調整層70之材質可相同於該通道層22或可為矽材質，亦即，該高度調整層70之材質可為純矽，或為低摻雜N型離子，該高度調整層70之成長方式可利用磊晶方式成長。

特別說明的是，該高度調整層70之設置係用以調整該第二極性層80與該閘極63的相對位置，若該第二極性層80與閘極63的位置相對重疊，亦即該閘極63遠離該基材10之一端的高度位置高於該第二極性層80與該高度調整層70之位置，容易發生漏電的問題；但又當該閘極63遠離該基材10之一端的高度位置遠低於該第二極性層80與該高度調整層70之位置時，容易使得該閘極63控制該通道層22形成的電性通道無法有效連接至該第二極性層80，因而無法形成有效的電路開關。

綜上所述，由於本發明藉由磊晶方式形成該第一極性層21、該通道層22以及該第二極性層80，具有離子濃度分佈均勻的優點，進而獲得較佳的垂直式電晶體品質。除此之外，本發明更揭露了該保護層61以及該高度調整層70之設置，藉此調整該閘極63相對該第一極性層21與該第二極性層80的位置，而可配合該通道層22之設置避免無法達成電性開關之效果。因此本發明極具進步性及符合申請發明專利之要件，爰依法提出申請，祈　鈞局早日賜准專利，實感德便。

以上已將本發明做一詳細說明，惟以上所述者，僅為本發明之一較佳實施例而已，當不能限定本發明實施之範圍。即凡依本發明申請範圍所作之均等變化與修飾等，皆應仍屬本發明之專利涵蓋範圍內。

習知技術

1．．．源極區域

2．．．通道區域

3．．．汲極區域

4．．．通道離子濃度

5．．．源極離子濃度

6．．．汲極離子濃度

7．．．高濃度重疊區段

8．．．低濃度重疊區段

本發明

10．．．基材

11．．．延伸層

12．．．第一溝渠

13．．．溝渠區域

14．．．絕緣區域

15．．．反離子

20．．．積體層

21．．．第一極性層

22．．．通道層

23．．．第一阻擋層

24．．．連接部

25．．．側面

31．．．修補層

32．．．第一絕緣層

40．．．第二阻擋層

50．．．第二溝渠

51．．．柱狀體

511．．．第一側壁

512．．．第二側壁

61．．．保護層

62．．．第二絕緣層

63．．．閘極

64．．．絕緣材質

70．．．高度調整層

80．．．第二極性層

d1．．．蝕刻深度

圖1，為習知技術之離子濃度分佈示意圖。

圖2A-圖2J，為本發明一較佳實施例之第一階段製程示意圖。

圖3，為圖2J的上視示意圖。

圖4A-圖4G，為本發明一較佳實施例之第二階段製程示意圖。

圖5，為圖4B的上視示意圖。

10．．．基材

21．．．第一極性層

22．．．通道層

61．．．保護層

62．．．第二絕緣層

63．．．閘極

64．．．絕緣材質

70．．．高度調整層

80．．．第二極性層

Claims (13)

1. 一種垂直式電晶體的製作方法，包含有以下步驟：S1：於一基材上定義至少一溝渠區域以及至少一絕緣區域，並形成一第一溝渠於該溝渠區域中；S2：以磊晶成長方式依序於該第一溝渠內形成一第一極性層以及一通道層，並且於該通道層上再形成一第一阻擋層；S3：以該第一阻擋層作為遮罩蝕刻該絕緣區域至低於該第一極性層，並距離該第一極性層一蝕刻深度，使該基材對應連接該第一極性層之位置形成一連接部，定義相疊形成的該連接部、該第一極性層、該通道層以及該第一阻擋層為一積體層，且該積體層具有相對的兩側面；S4：形成一第一絕緣層，於該兩側面形成該第一絕緣層；S5：形成複數第二溝渠於該積體層而形成至少一柱狀體，該柱狀體對應複數該第二溝渠具有一第一側壁以及一第二側壁，藉由蝕刻該積體層至去除該通道層而保留該第一極性層，而形成該第二溝渠，該第二溝渠垂直該第一溝渠；S6：分別於該第一側壁以及該第二側壁形成一閘極；S7：去除該柱狀體上的該第一阻擋層；以及S8：以磊晶方式成長一第二極性層於該柱狀體上。
2. 如申請專利範圍第1項所述之垂直式電晶體的製作方法，其中於步驟S1中，包含有以下步驟：S1a：形成一延伸層於該基材上；S1b：蝕刻該延伸層以及該基材以形成該第一溝渠。
3. 如申請專利範圍第2項所述之垂直式電晶體的製作方法，其中該延伸層為氧化材質所構成。
4. 如申請專利範圍第2項所述之垂直式電晶體的製作方法，其中於步驟S3中，係一併蝕刻去除該延伸層。
5. 如申請專利範圍第1項所述之垂直式電晶體的製作方法，其中於步驟S3及步驟S4之間，更具有一步驟A1：利用臨場蒸氣產生技術修補該兩側面，使該兩側面表面平整。
6. 如申請專利範圍第1項所述之垂直式電晶體的製作方法，其中於步驟S4中，係以填充絕緣材質於複數該積體層之間而形成該第一絕緣層。
7. 如申請專利範圍第1項所述之垂直式電晶體的製作方法，其中該溝渠區域以及該絕緣區域具有複數個且相互間隔排列，該第一溝渠係對應該溝渠區域而具有複數個且相互平行，該積體層對應該溝渠區域亦具有複數個。
8. 如申請專利範圍第7項所述之垂直式電晶體的製作方法，其中於步驟S3及步驟S4之間，更具有一步驟A2：佈植一相反該第一極性層之摻雜離子的反離子於複數該積體層之間的該基材之位置。
9. 如申請專利範圍第7項所述之垂直式電晶體的製作方法，其中於步驟S5與步驟S6之間，更包含一步驟A3：形成一保護層於該第二溝渠之底面，並形成一第二絕緣層於該第一側壁以及該第二側壁表面。
10. 如申請專利範圍第1項所述之垂直式電晶體的製作方法，其中於步驟S6之後更具有一步驟A4：填充一絕緣材質於具有該閘極的第二溝渠內。
11. 如申請專利範圍第1項所述之垂直式電晶體的製作方法，其中於步驟S7與步驟S8之間更具有一步驟A5：形成一高度調整層於該通道層與該第二極性層之間。
12. 如申請專利範圍第11項所述之垂直式電晶體的製作方法，其中該高度調整層之材質相同於該通道層或為矽。
13. 如申請專利範圍第11項所述之垂直式電晶體的製作方法，其中係以磊晶方式形成該高度調整層。