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TW201336086A - 薄膜電晶體 - Google Patents

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TW201336086A
TW201336086A TW101106503A TW101106503A TW201336086A TW 201336086 A TW201336086 A TW 201336086A TW 101106503 A TW101106503 A TW 101106503A TW 101106503 A TW101106503 A TW 101106503A TW 201336086 A TW201336086 A TW 201336086A
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TW101106503A
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Jian-Shihn Tsang
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Hon Hai Prec Ind Co Ltd
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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Abstract

一種薄膜電晶體，包括基板、設於基板上的溝道層、源極、漏極及柵極，所述源極、漏極分別位於該溝道層相對兩側並與該溝道層電連接，該柵極位於溝道層的上方或者下方，柵極與溝道層之間設置有柵絕緣層，所述溝道層包括至少一透明氧化物半導體層，且該透明氧化物半導體層中包含至少一原子層摻雜。

Description

薄膜電晶體
本發明涉及一種半導體結構，特別是指一種薄膜電晶體。
隨著工藝技術的進步，薄膜電晶體已被大量應用在顯示器之中，以適應顯示器的薄型化和小型化等需求。薄膜電晶體一般包括柵極及活性層等組成部分，活性層包括漏極、源極以及溝道層，薄膜電晶體通過控制柵極的電壓來改變溝道層的導電性，使源極和漏極之間形成導通或者截止的狀態。
而其中溝道層所用的材料中，透明導電氧化物材料已經被廣泛的研究，並被視為是下一代薄膜電晶體的主流技術。然而，如何在低溫制程中，使透明導電氧化物半導體具有穩定均勻的高導電性是一項重要的研究課題。目前常用的透明導電氧化物半導體材料為氧化銦鎵鋅（IGZO），然而其成分會受制程條件（如電漿處理）和外部環境（如濕度）的影響，尤其是氧原子的空穴（Oxygen vacancy）和金屬陽離子（Metal cation）的分佈會受到影響，從而改變其導電特性。
有鑒於此，有必要提供一種具有較好導電性的薄膜電晶體。
一種薄膜電晶體，包括基板、設於基板上的溝道層、源極、漏極及柵極。所述源極、漏極分別位於該溝道層相對兩側並與該溝道層電連接。該柵極位於溝道層的上方或者下方，柵極與溝道層之間設置有柵絕緣層。所述溝道層包括至少一透明氧化物半導體層構成，且該至少一透明氧化物半導體層中包含至少一原子層摻雜。
在本發明提供的薄膜電晶體中，該溝道層由至少一透明氧化物半導體層構成，且該透明氧化物半導體層包含至少一原子層摻雜，在低溫制程下，可以使該溝道層具有穩定的高載流子濃度，從而保證該溝道層具有較好的導電性能。
如圖1所示，本發明第一實施例的薄膜電晶體10包括基板11、設於基板11上的溝道層12、源極13、漏極14、柵極15及柵絕緣層16。
該基板11可由玻璃、石英、矽晶片、聚碳酸酯、聚甲基丙烯酸甲酯、金屬箔或者紙等材料製成。
該溝道層12設置在基板11的上表面上。本實施例中，所述溝道層12為一透明氧化物半導體層，且至少一透明氧化物半導體層包含原子層摻雜121，以形成p型或n型的半導體溝道。
該透明氧化物半導體層可由氧化銦鎵鋅（IGZO）、氧化銦鋅（IZO）、氧化鋁鋅（AZO）、氧化鎵鋅（GZO）、氧化銦錫（ITO）、氧化鎵錫（GTO）、氧化鋁錫（ATO）、氧化鈦（TiOx）、氧化錫（SnOx）、氧化銦（InOx）、氧化鎵（GaOx）、氧化釓（GdOx）或者氧化鋅（ZnO）其中之一製成。所述原子層摻雜121所用的材料為In, Ga, Al, Sn, Zn, Eu, Er, Ce, Y, Gd, Lu, Si, Ge, N, O, H中的一種。該原子層摻雜121為高濃度摻雜，從而通過該原子層摻雜121使得該溝道層12具有較穩定的高載子濃度和穩定的電性，同時通過摻雜濃度和厚度的改變可以改變該薄膜電晶體10的載子移動率和起始電壓等電特性。
所述源極13及漏極14分別設於基板11的上表面且分別位於溝道層12的相對兩側，部分溝道層12延伸至所述源極13及漏極14上方，覆蓋部分所述源極13及漏極14上方的部分表面。所述源極13及漏極14的厚度小於溝道層12的厚度。所述源極13及漏極14用於與外界電源相連接，為薄膜電晶體10正常工作提供相應的驅動電壓。
所述柵極15位於溝道層12的上方，柵極15與溝道層12之間形成有柵絕緣層16。薄膜電晶體10在工作時，通過在柵極15上施加不同的電壓以控制是否在溝道層12上形成導電通道，從而控制薄膜電晶體10的導通或者截止。一般來說，對於增強型的薄膜電晶體10，當柵極15上沒有施加電壓時，溝道層12上沒有形成導電通道，薄膜電晶體10處於截止狀態；當在柵極15施加一定大小的電壓時，溝道層12中將由於電場的作用形成導電通道以連接源極13和漏極14，此時薄膜電晶體10處於導通狀態。對耗盡型的薄膜電晶體10來說，當柵極15上沒有施加電壓時，溝道層12上形成有導電通道，薄膜電晶體10處於導通狀態；當在柵極15施加一定大小的電壓時，溝道層12上的導電通道將會由於電場的作用而消失，此時薄膜電晶體10處於截止狀態。在本實施例中，柵極15的製作材料包括金、銀、鋁、銅、鉻或者其合金。柵絕緣層16的製作材料包括矽的氧化物SiOx，矽的氮化物SiNx或者是矽的氮氧化物SiONx，或是其他高介電常數的絕緣材料，如Ta2O5或HfO2。
圖2為本發明第二實施例的薄膜電晶體20的截面示意圖，本實施例與前一實施例的不同之處在於：所述溝道層22設置於所述基板21的上表面，分別位於溝道層22的相對兩側的所述源極23及漏極24也設置於所述基板21的上表面，並且向所述溝道層22的方向延伸，部分延伸至該溝道層22的上方，與所述柵絕緣層26相接觸。其他結構可與本發明第一實施例中的相同，因此不再贅述。
圖3為本發明第三實施例的薄膜電晶體30的截面示意圖，本實施例與第二實施例的不同之處在於：所述柵極35位於溝道層32的下方，柵絕緣層36設於該溝道層32與柵極35之間，即柵極35直接設於基板31表面的中心區域，柵絕緣層36覆蓋於柵極35的表面，溝道層32設於柵絕緣層36的表面，所述溝道層32的表面上還設有一蝕刻阻擋層37。該蝕刻阻擋層37的製作材料選自SiOx、AlOx、HfOx、YOx和SiNx其中之一。可以理解的，所述溝道層32的表面也可以不設置所述蝕刻阻擋層37。分別位於溝道層32的相對兩側的源極33及漏極34設置於所述柵絕緣層36的上，並且部分延伸至該蝕刻阻擋層37的上方。
圖4為本發明第四實施例的薄膜電晶體40的截面示意圖，本實施例與第二實施例的不同之處在於：所述溝道層42由第一氧化物半導體層422及第二氧化物半導體層423堆疊而成，且第一氧化物半導體層422與第二氧化物半導體層423採用不同的材料製成。所述原子層摻雜421形成於所述第一氧化物半導體層422中。可以理解的，所述原子層摻雜421也可以形成於所述第二氧化物半導體層423中或形成於所述第一氧化物半導體層422和第二氧化物半導體層423之間，或同時形成多個該原子層摻雜421在該溝道層42中。
本發明各實施例提供的薄膜電晶體10、20、30、40中，其溝道層12、22、32、42由至少一透明氧化物半導體層構成，且該透明氧化物半導體層包含至少一原子層摻雜121、221、321、421，在低溫制程下，可以使該溝道層12、22、32、42具有穩定的高載流子濃度，從而保證該溝道層12、22、32、42具有較好的導電性能。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本發明精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。
10、20、30、40．．．薄膜電晶體
11、21、31．．．基板
12、22、32、42．．．溝道層
121、221、321、421．．．原子層摻雜
422．．．第一氧化物半導體層
423．．．第二氧化物半導體層
13、23．．．源極
14、24．．．漏極
15、35．．．柵極
16、26、36．．．柵絕緣層
37．．．蝕刻阻擋層
圖1是本發明第一實施例提供的薄膜電晶體的截面示意圖。
圖2是本發明第二實施例提供的薄膜電晶體的截面示意圖。
圖3是本發明第三實施例提供的薄膜電晶體的截面示意圖。
圖4是本發明第四實施例提供的薄膜電晶體的截面示意圖。
10．．．薄膜電晶體
11．．．基板
12．．．溝道層
121．．．原子層摻雜
13．．．源極
14．．．漏極
15．．．柵極
16．．．柵絕緣層

Claims (10)

  1. 一種薄膜電晶體，包括基板、設於基板上的溝道層、源極、漏極及柵極，所述源極、漏極分別位於該溝道層相對兩側並與該溝道層電連接，該柵極位於溝道層的上方或者下方，柵極與溝道層之間設置有柵絕緣層，其改進在於，所述溝道層包括至少一透明氧化物半導體層，且該至少一透明氧化物半導體層中包含至少一原子層摻雜。
  2. 如申請專利範圍第1項所述的薄膜電晶體，其中：所述透明氧化物半導體層的材料選自IGZO、IZO、AZO、GZO、ITO、GTO、ATO、TiOx、SnOx、InOx、GaOx、GdOx及ZnO其中之一。
  3. 如申請專利範圍第1項所述的薄膜電晶體，其中：所述原子層摻雜所用的材料為In, Ga, Al, Sn, Zn, Eu, Er, Ce, Y, Gd, Lu, Si, Ge, N, O, H中的一種。
  4. 如申請專利範圍第1項至第3項任一項所述的薄膜電晶體，其中：所述溝道層部分延伸至所述源極及漏極上方，覆蓋部分所述源極及漏極上方的部分表面。
  5. 如申請專利範圍第1項至第3項任一項所述的薄膜電晶體，其中：所述溝道層設置於所述基板的上表面，分別位於溝道層的相對兩側的所述源極及漏極也設置與所述基板的上表面，並且向所述溝道層的方向延伸，部分延伸至該溝道層的上方，與所述柵絕緣層相接觸。
  6. 如申請專利範圍第1項至第3項任一項所述的薄膜電晶體，其中：所述柵極直接設於基板表面的中心區域，柵絕緣層覆蓋於柵極的表面，溝道層設於柵絕緣層的表面。
  7. 如申請專利範圍第6項所述的薄膜電晶體，其中：所述溝道層的表面上還設有一蝕刻阻擋層。
  8. 如申請專利範圍第1項至第3項任一項所述的薄膜電晶體，其中：所述溝道層由一第一氧化物半導體層及一第二氧化物半導體層堆疊而成。
  9. 如申請專利範圍第8項所述的薄膜電晶體，其中：所述第一氧化物半導體層與第二氧化物半導體層採用不同的材料製成。
  10. 如申請專利範圍第8項所述的薄膜電晶體，其中：所述原子層摻雜形成於所述第一氧化物半導體層中。
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