TW201334161A - 半導體記憶裝置 - Google Patents

Abstract

本發明係在由縱型電晶體SGT所構成之Loadless4T-SRAM中，實現較小的SRAM單元面積。在使用4個MOS電晶體所構成的靜態型記憶體單元中，前述MOS電晶體係為將形成於基體(bulk)基板上的汲極、閘極、源極配置於垂直方向的SGT，且藉由將存取電晶體之閘極作為字元線在鄰接於橫方向的複數個單元共通化，且將對於字元線的接點依複數個單元形成1個，即可實現具有極小之記憶體單元面積之CMOS型Loadless4T-SRAM。

Description

半導體記憶裝置

本發明係關於一種半導體記憶裝置，尤有關於由SRAM(Static Random Access Memory，靜態隨機存取記憶體)所構成的半導體記憶裝置。

為了實現半導體裝置的高積體化、高性能化，已提出一種屬於縱型閘極電晶體(gate transistor)之SGT(Surrounding Gate Transistor，環繞閘極電晶體)的方案，該SGT係在半導體基板的表面形成柱狀半導體，且在該柱狀半導體的側壁具有形成為包圍柱狀半導體層的閘極(例如專利文獻1：日本特開平2-188966號公報)。由於在SGT中係將汲極(drain)、閘極、源極(source)配置於垂直方向，因此相較於以往的平面(planar)型電晶體，可將佔據面積大幅縮小。

使用SGT而構成LSI(大型積體電路)時，必須要使用以SGT的組合所構成的SRAM來作為該等LSI的快取(cache)用記憶體。近年來，由於對於搭載於LSI的SRAM的大容量化的需求極為強烈，因此有必要在使用SGT時也實現具有較小單元(cell)面積的SRAM。

專利文獻2(日本特開2011-61110號公報)係顯示使用4個SGT 形成於基體(bulk)基板上的Loadless4T-SRAM。第1圖係顯示Loadless4T-SRAM的等效電路圖。此外，第20圖係顯示專利文獻2的Loadless4T-SRAM的平面圖，第21圖則係顯示專利文獻2的Loadless4T-SRAM的剖面圖。

以下使用第1圖所示之Loadless4T-SRAM的等效電路來顯示Loadless4T-SRAM的動作原理。Loadless4T-SRAM係由屬於PMOS之用以存取記憶體的2個存取電晶體(access transistor)與屬於NMOS之用以驅動記憶體的2個驅動器電晶體(driver transistor)之共計4個電晶體所構成。

以下說明在記憶節點(node)Qa1記憶有“L”之資料、及在記憶節點Qb1記憶有“H”之資料時之資料的保持動作，作為第1圖之記憶體單元之動作的一例。資料保持中係字元(word)線WL1、位元(bit)線BL1及BLB1均驅動為“H”電位。存取電晶體(Qp11、Qp21)之關斷漏(off leak)流係設定為較驅動器電晶體的關斷漏流還大例如10倍至1000倍左右。因此，記憶節點Qb1的“H”位準(level)係藉由關斷漏流經由存取電晶體Qp21從位元線BLB1流通於記憶節點Qb1來保持。另一方面，記憶節點Qa1的“L”位準係藉由驅動器電晶體Qn11而穩定地保持。

第20圖係顯示專利文獻2之實施例1之SRAM記憶體單元的布局(layout)圖。在SRAM單元陣列(array)內，係重複配置有第20圖所示的單位單元(unit cell)UC。第21(a)至(d)圖係分別顯示第20圖之布局圖的切割線(cut line)A-A’、B-B’、C-C’及D-D’的剖面構造。

首先，使用第20圖及第21圖來說明專利文獻2之實施例1 之SRAM單元的布局。在基板的SRAM單元陣列內係形成有屬於第1阱(well)601a的n-well，而基板上的擴散層係藉由元件分離層602而分離。藉由基板上的擴散層而形成的第1記憶節點Qa6係藉由第1p+擴散層603a與第1n+擴散層604a而形成，且藉由形成於基板表面的第1矽化物層613a來連接。同樣地，藉由基板上之擴散層形成之第2記憶節點Qb6係藉由第2p+擴散層603b與第2n+擴散層604b而形成，且藉由形成於基板表面的第2矽化物層613b來連接。為了抑制從具有與屬於第1阱601a之n-well相同導電型的n+擴散層朝基板的洩漏，在第1阱的上部形成屬於與第1阱不同之導電型之擴散層的第1防止洩漏擴散層601b或第2防止洩漏擴散層601c。第1及第2防止洩漏擴散層係藉由元件分離層602而依各個基板上的擴散層分離。

Qp16及Qp26係為屬於PMOS之用以存取記憶體單元之存取電晶體，Qn16及Qn26係為屬於NMOS之用以驅動記憶體單元的驅動器電晶體。

1個單位單元UC係具備在基板上排列成2列(row)2行(column)的電晶體。在第1行係於第1記憶節點Qa6上，從圖的上側分別排列有存取電晶體Qp16及驅動器電晶體Qn16。此外，在第2行，於第2記憶節點Qb6上，從圖的上側分別排列有存取電晶體Qp26及驅動器電晶體Qn26。本實施例的SRAM單元陣列係藉由將此種具備有4個電晶體的單位單元UC連續排列在圖的上下方向來構成。

形成於第1記憶節點Qa6上的接點(contact)610a係藉由節點連接配線Na6而與形成在從驅動器電晶體Qn26之閘極電極延伸 之閘極配線上的接點611b連接。此外，形成於第2記憶節點Qb6上的接點610b則係藉由節點連接配線Nb6而與形成在從驅動器電晶體Qn16之閘極電極延伸之閘極配線上的接點611a連接。形成於存取電晶體Qp16上部的接點606a係連接於位元線BL6，而形成於存取電晶體Qp26上部的接點606b則係連接於位元線BLB6。形成在從存取電晶體Qp16及存取電晶體Qp26之閘極電極延伸之閘極配線上之共通的接點607係連接於字元線WL6。形成於驅動器電晶體(Qn16、Qn26)上部的接點(608a、608b)則係連接於屬於接地電位的配線層Vss6。

接下來，使用第21圖的剖面圖來說明專利文獻2之SRAM單元的構造。如第21(a)圖所示，在基板形成有於SRAM單元陣列共通之屬於第1阱601a的n-well，且藉由元件分離層602分離基板上的擴散層。在藉由基板上之擴散層形成的第1記憶節點Qa6中，係藉由注入雜質等而形成有第1p+汲極擴散層603a，而在藉由基板上之擴散層而形成的第2記憶節點Qb6中，係藉由注入雜質等而形成有第2p+汲極擴散層603b。此外，在第1、第2p+汲極擴散層(603a、603b)上，係分別形成有第1、第2矽化物(silicide)層(613a、613b)。在p+汲極擴散層603a上形成有構成存取電晶體Qp16之柱狀矽層621a，而在p+汲極擴散層603b上形成有構成存取電晶體Qp26的柱狀矽層621b。

在各個柱狀矽層的周圍係形成有閘極絕緣膜617及閘極電極618。在柱狀矽層上部係藉由注入雜質等形成有p+汲極擴散層616，而在源極擴散層表面則形成有矽化物層615。形成於存取電晶體Qp16上的接點606a係連接於位元線BL6，而形成於存取電 晶體Qp26上的接點606b則係連接於位元線BLB6，而形成在從存取電晶體Qp16及Qp26之閘極延伸之閘極配線618a上的接點607則連接於字元線WL6。

如第21(b)圖所示，在基板形成有於SRAM單元陣列共通之屬於第1阱601a的n-well，且藉由元件分離層602分離基板上的擴散層。在藉由基板上之擴散層形成的第1記憶節點Qa6中，係藉由注入雜質等而形成有第1n+汲極擴散層604a，而在藉由基板上之擴散層而形成的第2記憶節點Qb6中，係藉由注入雜質等而形成有第2n+汲極擴散層604b。此外，在第1、第2n+汲極擴散層上，係分別形成有第1、第2矽化物層(613a、613b)。形成於第1汲極擴散層604a上的接點611a係形成於第1p+汲極擴散層603a與第1n+汲極擴散層604a的交界附近上，且經由記憶節點連接配線Nb6而連接於從驅動器電晶體Qn16之閘極電極延伸之閘極配線618b上。

為了抑制從具有與第1阱相同導電型的第1n+擴散層604a朝基板的洩漏，在第1n+擴散層的下部且為第1阱的上部形成具有與第1阱不同之導電型之第1防止洩漏擴散層601b，且為了抑制從具有與第1阱相同導電型的第2n+擴散層604b朝基板的洩漏，在第2n+擴散層的下部且為第1阱的上部形成具有與第1阱不同之導電型之第2防止洩漏擴散層601c。

如第21(c)圖所示，在基板形成有於SRAM單元陣列共通之屬於第1阱的n-well，且藉由元件分離層602分離基板上的擴散層。在藉由基板上之擴散層形成的第1記憶節點Qa6中，係藉由注入雜質等而形成有第1n+汲極擴散層604a，而在藉由基板上之擴散 層而形成的第2記憶節點Qb6中，係藉由注入雜質等而形成有第2n+汲極擴散層604b。此外，在第1、第2n+汲極擴散層(604a、604b)表面，係分別形成有第1、第2矽化物層(613a、613b)。為了抑制從具有與第1阱相同導電型的第1n+擴散層604a朝基板的洩漏，在第1n+擴散層的下部且為第1阱的上部形成具有與第1阱不同之導電型之第1防止洩漏擴散層601b，且為了抑制從具有與第1阱相同導電型的第2n+擴散層604b朝基板的洩漏，在第2n+擴散層的下部且為第1阱的上部形成具有與第1阱不同之導電型之第2防止洩漏擴散層601c。

在第1n+汲極擴散層604a形成用以形成驅動器電晶體Qn16之柱狀矽層622a，而在第2n+汲極擴散層604b形成用以形成驅動器電晶體Qn26的柱狀矽層622b。在各個柱狀矽層的周圍係形成有閘極絕緣膜617及閘極電極618。在柱狀矽層上部係藉由注入雜質等形成有n+源極擴散層614，而在源極擴散層表面則形成有矽化物層615。形成於驅動器電晶體(Qn16、Qn26)上之接點(608a、608b)係均經由配線層而連接於接地電位Vss6。

如第21(d)圖所示，在基板形成有於SRAM單元陣列共通之屬於第1阱的n-well，且藉由元件分離層602分離基板上的擴散層。在藉由基板上之擴散層形成的第2記憶節點Qb6中，係藉由注入雜質等而形成有第2p+汲極擴散層603b及第2n+汲極擴散層604b。在汲極擴散層上係形成有第2矽化物層613b，且第2p+汲極擴散層603b與第2n+汲極擴散層604b係藉由第2矽化物層613b而直接連接。為了抑制從具有與第1阱相同導電型的第2n+擴散層604b朝基板的洩漏，在第2n+擴散層的下部且為第1阱的上部 形成具有與第1阱601a不同之導電型之第2防止洩漏擴散層。

在第2p+汲極擴散層603b上形成構成存取電晶體Qp26的柱狀矽層622b，而在第2n+汲極擴散層604b上形成構成驅動器電晶體Qn26的柱狀矽層622b。在各個柱狀矽層的周圍形成閘極絕緣膜617及閘極電極618，而在各個柱狀矽層上部係藉由注入雜質等而形成源極擴散層，且在源極擴散層表面形成有矽化物層615。形成於存取電晶體Qp26上的接點608b係連接於位元線BLB6，而形成於驅動器電晶體Qn26上的接點608b則係連接於接地電位Vss6。

在從驅動器電晶體Qn26之閘極電極延伸之閘極配線618c上係形成有接點610b，而接點610b係經由記憶節點連接配線Na6而連接於形成於第1汲極擴散層上的接點611a。在第2n+汲極擴散層604b上係形成有接點611b，且經由記憶節點連接配線Nb6而連接於形成在從驅動器電晶體Qn16之閘極電極延伸之閘極配線618b上的接點611a。

[先前技術文獻] [專利文獻]

專利文獻1：日本特開平2-188966號公報

專利文獻2：日本特開2011-61110號公報

在第20圖及第21圖之4T-SRAM單元中，係由於形成於存取電晶體間之閘極上的字元線接點，在上下方向產生閒置空間(dead space)，而無法效率性地形成較小的SRAM單元。

有鑑於以上情形，本發明之目的係在實現一種較以往提出之使用SGT之Loadless4T-SRAM，使用單元面積更小之SGT的Loadless4T-SRAM單元。

本發明係提供一種半導體記憶裝置，係具備4個MOS電晶體排列在基板上的複數個靜態型記憶體單元者，前述4個MOS電晶體的各者係發揮作為第1及第2PMOS之存取電晶體、與第1及第2NMOS之驅動器電晶體之功能，該第1及第2PMOS之存取電晶體係為了保持記憶體單元資料而用以供給電荷並且存取記憶體，而該第1及第2NMOS之驅動器電晶體係為了讀取記憶體單元的資料而用以驅動記憶節點；為了保持記憶體單元資料而供給電荷並且存取記憶體用的第1及第2PMOS之存取電晶體係P型第1擴散層、第1柱狀半導體層及P型第2擴散層朝垂直方向階層地配置在基板上，而前述第1柱狀半導體層係配置在形成於前述第1柱狀半導體層之底部的前述第1擴散層、與形成於前述第1柱狀半導體層之上部的前述第2擴散層之間，而於前述第1柱狀半導體層的側壁則形成有第1閘極；為了讀取記憶體單元的資料而驅動記憶節點的第1及第2NMOS驅動器電晶體係N型第3擴散層、第2柱狀半導體層及N型第4擴散層朝垂直方向階層地配置在基板上，而前述第2柱狀半導體層係配置在形成於前述第2柱狀半導體層之底部的前述第3擴散層、與形成於前述第1柱狀半導體層之上部的前述第4擴散層之間，而於前 述第2柱狀半導體層的側壁則形成有第2閘極；前述第1PMOS之存取電晶體及前述第1NMOS之驅動器電晶體係彼此鄰接排列；前述第2PMOS之存取電晶體及前述第2NMOS之驅動器電晶體係彼此鄰接排列；在前述基板係形成有用以賦予電位至該基板之於複數個記憶體單元共通的第1阱；形成於前述第1PMOS之存取電晶體之底部之前述P型第1擴散層及形成於前述第1NMOS之驅動器電晶體之底部之前述N型第3擴散層係彼此連接；前述彼此連接的前述P型第1擴散層及N型第3擴散層係發揮作為用以保持記憶於記憶體單元之資料之第1記憶節點的功能；為了防止前述N型第3擴散層或P型第1擴散層與前述第1阱間的洩漏，在前述N型第3擴散層或P型第1擴散層與前述第1阱之間以較元件分離層還淺方式形成具有與前述第1阱相反導電型之第1防止洩漏擴散層的底部；前述第1防止洩漏擴散層係與前述P型第1擴散層或N型第3擴散層直接連接；形成於前述第2PMOS之存取電晶體之底部之前述P型第1擴散層及形成於前述第2NMOS之驅動器電晶體之底部之前述N型第3擴散層係彼此連接；前述彼此連接的前述P型第1擴散層及N型第3擴散層係發揮作為用以保持記憶於記憶體單元之資料之第2記憶節點的功 能；為了防止前述N型第3擴散層或P型第1擴散層與前述第1阱間的洩漏，在前述N型第3擴散層或P型第1擴散層與前述第1阱之間以較元件分離層還淺的方式形成具有與前述第1阱相反導電型之第2防止洩漏擴散層的底部；前述第2防止洩漏擴散層係與前述P型第1擴散層或N型第3擴散層直接連接；前述第1及前述第2PMOS之驅動器電晶體之各者的閘極係藉由第1閘極配線而彼此連接，前述第1閘極配線係藉由與鄰接之2個以上之複數個記憶體單元中之前述第1及前述第2PMOS之存取電晶體之各者的閘極彼此連接而形成字元線；對2組以上的鄰接之複數個記憶體單元的各組，在屬於字元線的前述第1閘極配線上形成第1接點。

在上述發明之半導體記憶裝置中，可在屬於前述字元線的前述第1閘極配線上形成有前述第1接點的區域中，與記憶體單元之區域同樣地配置支柱(pillar)。

在上述發明的半導體記憶裝置中，係可作成：從前述第1NMOS之驅動器電晶體之閘極延伸之第2閘極配線係藉由共通的第2接點與發揮作為前述第2記憶節點之功能的擴散層連接；從前述第2NMOS之驅動器電晶體之閘極延伸之第3閘極配線係藉由共通的第3接點與發揮作為前述第1記憶節點之功能的擴散層連接。

在上述發明的半導體記憶裝置中，係可作成： 形成前述第1及第2NMOS之驅動器電晶體之柱狀半導體層之側壁的周圍長度係具有等於或大於形成前述第1及第2PMOS之存取電晶體之柱狀半導體層之側壁的周圍長度的值；或者形成前述第1及第2NMOS之驅動器電晶體之柱狀半導體層之側壁的周圍長度係具有等於或小於形成前述第1及第2PMOS之存取電晶體之柱狀半導體層之側壁的周圍長度的值。

在上述發明的半導體記憶裝置中，係可作成：前述4個MOS電晶體係可在前述絕緣膜上排列成2列2行；前述第1PMOS之存取電晶體係排列於第1列(row)第1行(column)；前述第1NMOS之驅動器電晶體係排列於第2列第1行；前述第2PMOS之存取電晶體係排列於第1列第2行；前述第2NMOS之驅動器電晶體係排列於第2列第2行。

在上述發明的半導體記憶裝置中，係可作成：前述4個MOS電晶體係前述第1PMOS之存取電晶體與前述第2PMOS之存取電晶體鄰接排列；在與前述第1PMOS之存取電晶體及前述第2PMOS之存取電晶體之鄰接方向正交之一方的方向中，前述第1NMOS之驅動器電晶體係與前述第1PMOS之存取電晶體鄰接排列；在與前述第1PMOS之存取電晶體及前述第2PMOS之存取電晶體之鄰接方向正交之另一方的方向中，前述第2NMOS之驅動器電晶體係與前述第2PMOS之存取電晶體鄰接排列。

101a、210a、601a‧‧‧第1阱

101b、201b、601b‧‧‧第1防止洩漏擴散層

101c、201c、601c‧‧‧第2防止洩漏擴散層

102、202、302、402、502、602‧‧‧元件分離層

103、103a、103b、203a、203b、603a、603b‧‧‧p+擴散層

104a、104b、204a、204b、604a、604b‧‧‧n+擴散層

106、106a、206a、306a、406a、506a、606a、106b、206b、306b、406b、506b、606b‧‧‧存取電晶體柱狀矽層上接點

107、507‧‧‧字元線接點

108a、208a、308a、408a、508a、608a、108b、208b、308b、408b、508b、608b‧‧‧驅動器電晶體柱狀矽層上接點

110a、210a、410a、610a、110b、210b、410b、610b‧‧‧記憶節點上接點

111a、211a、411a、611a、111b、211b、411b、611b‧‧‧閘極配線上接點

310a、310b、510a、510b‧‧‧共通接點

113、113a、113b、115、213a、213b、215、613a、613b、615‧‧‧矽化物層

114、214、614‧‧‧支柱上部N+擴散層

116、216、616‧‧‧支柱上部P+擴散層

117、217、617‧‧‧閘極絕緣膜

118、218、618‧‧‧閘極電極

118a、118b、218c、218a、218b、118c、618a、618b、618c‧‧‧閘極配線

118a、218a、318a、418a、518a‧‧‧字元線

119‧‧‧矽氧化膜等的遮罩層

120‧‧‧矽層

121、121a、121b、221a、221b、621a、621b‧‧‧存取電晶體柱狀矽層

122a、122b、222a、222b、622a、622b‧‧‧驅動器電晶體柱狀矽層

124、224、624‧‧‧P+注入區域

125、225、625‧‧‧N+注入區域

131‧‧‧矽氧化膜

132‧‧‧矽氮化膜側壁

133‧‧‧阻劑

134‧‧‧矽氮化膜

BL1、BL3、BL4、BL5、BL6、BLB1、BLB3、BLB4、BLB5、BLB6‧‧‧位元線

Na1、Nb1、Na2、Nb2、Na4、Nb4、Nb6、Nb6‧‧‧節點連接配線

P20‧‧‧電源電位配線

Qa1、Qb1、Qa2、Qb2、Qa3、Qb3、Qa4、Qb4、Qa5、Qb5、Qa6、Qb6‧‧‧記憶節點

Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25、Qp16、Qp26‧‧‧存取電晶體

Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn16、Qn26‧‧‧驅動器電晶體

Vss1、Vss2、Vss3、Vss4、Vss5、Vss6‧‧‧接地電位線

第1圖係為顯示本發明之SRAM的等效電路。

第2圖係為顯示本發明之第1實施例之SRAM的平面圖。

第3圖(a)及(b)係為顯示本發明之第1實施例之SRAM的平面圖。

第4(a)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第4(b)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第4(c)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第4(d)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第4(e)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第5(a)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第5(b)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第5(c)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第5(d)圖係為顯示本發明之第1實施例之SRAM的剖面圖。

第6圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步驟圖。

第7圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步驟圖。

第8圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步驟圖。

第9圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步驟圖。

第10圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步驟圖。

第11圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步驟圖。

第12圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步 驟圖。

第13圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步驟圖。

第14圖(a)及(b)係為依步驟順序顯示本發明之製造方法的步驟圖。

第15圖係為顯示本發明之第2實施例之SRAM的平面圖。

第16圖係為顯示本發明之第3實施例之SRAM的平面圖。

第17圖係為顯示本發明之第4實施例之SRAM的平面圖。

第18圖係為顯示本發明之第5實施例之SRAM的平面圖。

第19圖(a)及(b)係為顯示本發明之第5實施例之SRAM的平面圖。

第20圖係為顯示使用以往之SGT之SRAM的平面圖。

第21(a)圖係為顯示使用以往之SGT之SRAM的剖面圖。

第21(b)圖係為顯示使用以往之SGT之SRAM的剖面圖。

第21(c)圖係為顯示使用以往之SGT之SRAM的剖面圖。

第21(d)圖係為顯示使用以往之SGT之SRAM的剖面圖。

[實施例1]

第1圖係顯示本發明中所使用之Loadless4T-SRAM之記憶體單元的等效電路圖。在第1圖中，BL1及BLB1係顯示位元線，WL1係顯示字元線，Vss1係顯示接地電位，Qp11及Qp21係顯示具備有為了存取記憶體將記憶節點充電為“H”之功能的存取電晶體，Qn11及Qn21係顯示為了讀取記憶體單元的資料而驅動記憶節點的驅動器電晶體，Qa1及Qb1係顯示用以記憶資料的記憶 節點。

第2圖係顯示本發明之實施例1中之SRAM記憶體單元的布局圖。在SRAM記憶體單元陣列內，係重複配置有第2圖所示的單位單元UC。第4(a)至4(d)圖係分別顯示第2圖之布局圖之切割線A-A’、B-B’、C-C’及D-D’的剖面構造。

首先參考第2圖及第4圖來說明本實施例的布局。在基板的SRAM單元陣列內係形成有屬於第1阱101a之n-well，而基板上的擴散層係藉由由氧化膜等之絕緣膜所構成之元件分離層102而分離。藉由基板上之擴散層而形成之第1記憶節點Qa1係藉由第1p+擴散層103a與第1n+擴散層104a而形成，且藉由形成於基板表面之第1矽化物層113a而連接。同樣地，藉由基板上之擴散層而形成之第2記憶節點Qb1係藉由第2p+擴散層103b與第2n+擴散層104b而形成，且藉由形成於基板表面的第2矽化物層113b而連接。為了抑制從具有與屬於第1阱101a之n-well相同導電型的n+擴散層朝基板的洩漏，在第1及第2n+擴散層的下部而且第1阱101a的上部形成具有與第1阱不同導電型之第1防止洩漏擴散層101b及第2防止洩漏擴散層101c。第1及第2防止洩漏擴散層係藉由元件分離層102而依各個基板上的擴散層分離。

Qp11及Qp21係為屬於PMOS之用以存取記憶體單元的存取電晶體，而Qn11及Qn21則係屬於NMOS之用以驅動記憶體單元的驅動器電晶體。

在本實施例中，1個單位單元UC係具備有在基板上排列成2列2行的電晶體。在第1行，於第1記憶節點Qa1上，從圖的上側分別排列有存取電晶體Qp11及驅動器電晶體Qn11。此外，在 第2行，於第2記憶節點Qb1上，從圖的上側分別排列有存取電晶體Qp21及驅動器電晶體Qn21。本實施例的SRAM單元陣列係藉由將此種具備有4個電晶體的單位單元UC連續排列在圖的上下方向來構成。

形成於第1記憶節點Qa1上的接點110a係藉由節點連接配線Na1而與形成在從驅動器電晶體Qn21之閘極電極延伸之閘極配線上的接點111b連接。此外，形成於第2記憶節點Qb1上的接點110b，則係藉由節點連接配線Nb1而與形成在從驅動器電晶體Qn11之閘極電極延伸之閘極配線上的接點111a連接。形成於存取電晶體Qp11上部的接點106a係連接於位元線BL1，而形成於存取電晶體Qp21上部的接點106b則連接於位元線BLB1。從存取電晶體Qp11及Qp21之閘極電極延伸的閘極配線118a係作為字元線而連接於在橫方向鄰接的複數個記憶體單元。形成於驅動器電晶體(Qn11、Qn21)上部的接點(108a、108b)係連接於屬於接地電位的配線層Vss1。

另外，位元線的配線及接地電位的配線，為了與其他記憶體單元的配線共用，較佳為在較屬於各記憶體單元內之配線之節點連接配線更上位的層連接。

另外，作為上述階層式配線之構成的一例，可實現節點連接配線(Na1)、節點連接配線(Nb1)、及接地電位的配線Vss1，在較位元線(BL1、BLB1)更下位的層配線之構成，以使各配線不會與不應接觸的接點接觸。

第2圖係顯示n+注入區域125及p+注入區域124。在本實施例之SRAM單元陣列區域中，形成n+注入區域125及p+注入區域 124的圖案係藉由單純的線與空間來形成。因此，尺寸偏移或對位偏移的影響較小，而可將n+注入區域與p+注入區域之交界附近之尺寸的裕度(margin)抑制至最小，以在圖式上而言，可有效縮小SRAM單元之縱方向的長度(各SRAM單元之連接方向的長度)。

第3圖(a)係顯示由複數個SRAM記憶體單元所構成之SRAM記憶體單元陣列之一部分的平面圖。在圖中之Cell array Area(單元陣列區域)中，係在橫方向配置有複數個記憶體單元，而在配置於橫方向的複數個記憶體單元中，係共通化有字元線118a。字元線係藉由形成於Contact Area(接點區域)的接點107而連接於上層的配線，且視需要以配線層來襯底。因此，與專利文獻2的SRAM單元有所不同，因為不需在各個單元形成對於字元線的接點，因此可縮小SRAM單元面積。

藉由連接複數個單元於字元線118a，在距字元線接點107較遠側的單元中，有可能因為字元線之信號的延遲而導致讀取或寫入延遲的問題。因此，連接於字元線之單元數量，係可在沒有讀取或寫入之延遲之問題的範圍內決定。

第3圖(b)係顯示其他情形中由複數個SRAM單元所構成之SRAM單元陣列之一部分的平面圖。在圖中之單元陣列區域亦同樣於橫方向配置有複數個記憶體單元，而在配置於橫方向的記憶體單元中，係共通化有字元線118a。然而，在第3圖(b)中，即使於接點區域中，亦與單元陣列區域同樣配置有支柱。如此藉由在接點區域亦將支柱以與記憶體單元區域相同的模式(pattern)配置，即使在接點區域亦可保持與單元陣列內相同支柱配置的規則性，因此可將鄰接於接點區域之支柱與未鄰接於接點區域之支柱 間的尺寸的差異減小，而可將鄰接於接點區域之SGT之特性與未鄰接於接點區域之SGT之特性的誤差抑制於最小限度。

在第3圖(a)及(b)中，雖已使用實施例1的布局作為一例而敘述了字元線及字元線接點的構成，但實際上並不限定於實施例1的布局，在其他實施例的布局中，亦可適用相同的字元線及字元線接點的構成。

在本發明中，將構成SRAM之各電晶體的源極及汲極定義如下。關於驅動器電晶體(Qn11、Qn21)，係將形成在連接於接地電位之柱狀半導體層之上部的擴散層定義為源極擴散層，且將形成於柱狀半導體層之下部的擴散層定義為汲極擴散層。關於存取電晶體(Qn11、Qp21)，雖依動作狀態不同，形成於柱狀半導體層之上部的擴散層及形成於下部的擴散層均會成為源極或汲極，但為了方便起見係將形成於柱狀半導體層之上部的擴散層定義為源極擴散層，且將形成於柱狀半導體層之下部的擴散層定義為汲極擴散層。

接下來參照第4圖的剖面構造來說明本發明之SRAM的構造。如第4(a)圖所示，在基板形成有於SRAM單元陣列共通之屬於第1阱101a的n-well，且基板上的擴散層係藉由由氧化膜等之絕緣膜所形成之元件分離層102而分離。在藉由基板上之擴散層形成的第1記憶節點Qa6中，係藉由注入雜質等而形成有第1p+汲極擴散層103a，而在藉由基板上之擴散層而形成的第2記憶節點Qb1中，係藉由注入雜質等而形成有第2p+汲極擴散層103b。此外，在第1、第2p+汲極擴散層(103a、103b)上，係分別形成有第1、第2矽化物層(113a、113b)。在p+汲極擴散層103a上形成 有構成存取電晶體Qp11之柱狀矽層121a，而在p+汲極擴散層103b上形成有構成存取電晶體Qp21的柱狀矽層121b。

在各個柱狀矽層的周圍係形成有閘極絕緣膜117及閘極電極118。在柱狀矽層上部係藉由注入雜質等形成有p+源極擴散層116，而在源極擴散層表面則形成有矽化物層115。形成於存取電晶體Qp11上的接點106a係連接於位元線BL1，而形成於存取電晶體Qp21上的接點106b則係連接於位元線BLB1。從存取電晶體Qp11及Qp21之閘極電極延伸之閘極配線118a，係作為字元線連接於鄰接於橫方向的複數個記憶體單元。

如第4(b)圖所示，在基板形成有於SRAM單元陣列共通之屬於第1阱101a的n-well，且基板上的擴散層係藉由由氧化膜等之絕緣膜所形成之元件分離層102而分離。在藉由基板上之擴散層形成的第1記憶節點Qa1中，係藉由注入雜質等而形成有第1n+汲極擴散層104a，而在藉由基板上之擴散層而形成的第2記憶節點Qb1中，係藉由注入雜質等而形成有第2n+汲極擴散層104b。此外，在第1、第2n+汲極擴散層上，係分別形成有第1、第2矽化物層(113a、113b)。形成於第1汲極擴散層104a上的接點111a係形成於第1p+汲極擴散層103a與第1n+汲極擴散層104a的交界附近上，且經由記憶節點連接配線Na1而連接於從驅動器電晶體Qn11之閘極電極延伸之閘極配線118b上。

為了抑制從具有與第1阱相同導電型的第1n+擴散層104a朝基板的洩漏，在第1n+擴散層的下部且為第1阱的上部形成具有與第1阱不同之導電型之第1防止洩漏擴散層101b，且為了抑制從具有與第1阱相同導電型的第2n+擴散層104b朝基板的洩漏， 在第2n+擴散層的下部且為第1阱的上部形成具有與第1阱不同之導電型之第2防止洩漏擴散層101c。第1及第2防止洩漏擴散層的底部係形成為較元件分離層的底部還淺，而第1及第2防止洩漏擴散層係藉由元件分離層分離。

如第4(c)圖所示，在基板形成有於SRAM單元陣列共通之屬於第1阱的n-well，且藉由元件分離層102分離基板上的擴散層。在藉由基板上之擴散層形成的第1記憶節點Qa1中，係藉由注入雜質等而形成有第1n+汲極擴散層104a，而在藉由基板上之擴散層而形成的第2記憶節點Qb1中，係藉由注入雜質等而形成有第2n+汲極擴散層104b。此外，在第1、第2n+汲極擴散層(104a、104b)表面，係分別形成有第1、第2矽化物層(113a、113b)。為了抑制從具有與第1阱相同導電型的第1n+擴散層104a朝基板的洩漏，在第1n+擴散層的下部且為第1阱的上部形成具有與第1阱不同之導電型之第1防止洩漏擴散層101b，且為了抑制從具有與第1阱相同導電型的第2n+擴散層104b朝基板的洩漏，在第2n+擴散層的下部且為第1阱的上部形成具有與第1阱不同之導電型之第2防止洩漏擴散層101c。第1及第2防止洩漏擴散層的底部係形成為較元件分離層的底部還淺，而第1及第2防止洩漏擴散層係藉由元件分離層分離。

在第1n+汲極擴散層104a形成用以形成驅動器電晶體Qn11之柱狀矽層122a，而在第2n+汲極擴散層104b形成用以形成驅動器電晶體Qn21的柱狀矽層122b。在各個柱狀矽層的周圍係形成有閘極絕緣膜117及閘極電極118。在柱狀矽層上部係藉由注入雜質等形成有n+源極擴散層114，而在源極擴散層表面則形成有矽 化物層115。形成於驅動器電晶體(Qn11、Qn21)上之接點(108a、108b)係均經由配線層而連接於接地電位Vss1。

如第4(d)圖所示，在基板形成有於SRAM單元陣列共通之屬於第1阱的n-well，且藉由元件分離層102分離基板上的擴散層。在藉由基板上之擴散層形成的第2記憶節點Qb1中，係藉由注入雜質等而形成有第2p+汲極擴散層103b及第2n+汲極擴散層104b。在汲極擴散層上係形成有第2矽化物層113b，且第2p+汲極擴散層103b與第2n+汲極擴散層104b係藉由第2矽化物層113b而直接連接。為了抑制從具有與第1阱相同導電型的第2n+擴散層104b朝基板的洩漏，在第2n+擴散層的下部且為第1阱的上部形成具有與第1阱101a不同之導電型之第2防止洩漏擴散層101c。在本實施例中，雖係藉由矽化物來連接N+汲極擴散層與P+汲極擴散層，但在N+汲極擴散層與P+汲極擴散層間的接觸電阻極小時，不需形成矽化物。此外，亦可藉由以接點在N+汲極擴散層與P+汲極擴散層襯底來連接，以取代以矽化物來連接N+汲極擴散層與P+汲極擴散層，或以其他方法來連接N+汲極擴散層與P+汲極擴散層。

第4(e)圖係顯示第3圖(a)之E-E’的剖面構造。在基板上形成有左側之單元及右側之單元之由矽層構成的P+汲極擴散層103。在各個汲極擴散層上係形成有矽化物層113。在各個P+汲極擴散層103上係形成有用以形成存取電晶體的柱狀矽層121。在各個柱狀矽層的周圍係形成有閘極絕緣膜117及閘極電極118。在柱狀矽層上部係藉由注入雜質等而形成有P+源極擴散層區域116，而在源極擴散層區域表面則形成有矽化物層115。形成於各個存 取電晶體上的接點106係連接於位元線，而形成於字元線118a上的接點107係連接於藉由上層之配線層形成之更低電阻的字元線。

在第2p+汲極擴散層103b上形成構成存取電晶體Qp21的柱狀矽層121b，而在第2n+汲極擴散層104b上形成構成驅動器電晶體Qn21的柱狀矽層122b。在各個柱狀矽層的周圍形成閘極絕緣膜117及閘極電極118，而在各個柱狀矽層上部係藉由注入雜質等而形成源極擴散層，且在源極擴散層表面形成有矽化物層115。形成於存取電晶體Qp21上的接點106b係連接於位元線BLB1，而形成於驅動器電晶體Qn21上的接點108b則係連接於接地電位Vss1。

在從驅動器電晶體Qn21之閘極電極延伸之閘極配線118c上係形成有接點111b，而接點111b係經由記憶節點連接配線Na1而連接於形成於第1汲極擴散層上的接點110a。在第2n+汲極擴散層104b上或第2p+汲極擴散層103b上係形成有接點110b，且經由記憶節點連接配線Nb1而連接於形成於從驅動器電晶體Qn11之閘極電極延伸之閘極配線118b上的接點111a。

如第5(a)至5(d)圖所示，在第1阱201a為p-well，且於p+擴散層與第1阱之間形成屬於第1防止洩漏擴散層201b及第2防止洩漏擴散層201c的N型擴散層的構造中，亦同樣可形成SRAM單元。此時，藉由在p+汲極擴散層203a之下部且為第1阱之上部形成第1防止洩漏擴散層201b，在p+汲極擴散層203b之下部且為第1阱之上部形成第2防止洩漏擴散層201c，即可抑制從擴散層朝第1阱的洩漏。

以下參照第6圖至第14圖說明用以形成本發明之半導體裝置之製造方法的一例。在各圖中，(a)係顯示平面圖，而(b)則係顯示D-D’間的剖面圖。

如第6圖所示，藉由將矽氮化膜等成膜於基板上，再藉由光微影(lithography)形成柱狀矽層(121a、122a、121b、122b)的圖案，且進行蝕刻，藉此來形成矽氮化膜遮罩(mask)119及柱狀矽層(121a、122a、121b、122b)。接下來，藉由注入雜質等，在SRAM單元陣列內形成屬於第1阱101a的n-well。

如第7圖所示形成元件分離層102。元件分離層係藉由首先將溝圖案進行蝕刻，且藉由CVD(Chemical Vapor Deposition，化學氣相沉積)等將氧化膜等的絕緣膜埋入於溝圖案，將基板上多餘的氧化膜，以乾蝕刻或濕蝕刻等方式去除的方法等來形成。藉此，在基板上形成成為第1記憶節點Qa1及第2記憶節點Qb1的擴散層的圖案。

如第8圖所示，分別藉由離子注入等將雜質導入於p+注入區域124及n+注入區域125，且在基板上形成柱狀矽層下部的汲極擴散層(103a、103b、104a、104b)。為了抑制從具有與屬於第1阱101a之n-well相同導電型之n+擴散層104b朝基板的洩漏，形成第2防止洩漏擴散層101c。第2防止洩漏擴散層101c係可藉由使用n+注入區域125的遮罩而進行雜質注入等來形成。

如第9圖所示，使閘極絕緣膜117及閘極導電膜118成膜。閘極絕緣膜117係藉由氧化膜或High-k膜而形成。此外，閘極導電膜係藉由多晶矽(polysilicon)或金屬膜或該等的疊層構造來形成。

如第10圖所示，使用阻劑(resist)133等，藉由光微影而形成閘極配線圖案。

如第11圖所示，以阻劑133為遮罩，將閘極導電膜118及閘極絕緣膜117加以蝕刻予以去除。藉此來形成閘極配線(118a至118c)。之後，將支柱上的遮罩19去除。

如第12圖所示，係設為在將矽氮化膜等的絕緣膜成膜後進行回蝕(etchback)，並以矽氮化膜等之絕緣膜134將柱狀矽層之側壁及閘極電極的側壁予以覆蓋的構造。

如第13圖所示，分別藉由離子注入等將雜質導入於p+注入區域124及n+注入區域125，而形成柱狀矽層上部的源極擴散層(114、116)。接下來，將Ni等的金屬予以濺鍍並進行熱處理，藉此來形成汲極擴散層上的矽化物層(113a、113b)及柱狀矽層上部之源極擴散層上的矽化物層115。

在此，藉由覆蓋柱狀矽層及閘極電極之側壁的矽氮化膜等的絕緣膜134，即可抑制因為矽化物層所引起之汲極-閘極間及源極-閘極間的短路。

如第14圖所示，在形成屬於層間膜的矽氧化膜之後，形成接點(106a、106b、108a、108b、110a、110b、111a、111b)。

(實施例2)

第15圖係顯示實施例2的SRAM布局。在本實施例中與實施例1不同的點，係為形成存取電晶體之柱狀矽層的形狀與形成驅動器電晶體之柱狀矽層的大小有所不同的點。在本發明之Loadless4T-SRAM中，係需將存取電晶體之洩漏電流設定為較驅動器電晶體之洩漏電流還大。作為增加存取電晶體之洩漏電流的 一個手段，係可如第15圖所示藉由將形成存取電晶體之柱狀矽層設定為較大來增加洩漏電流。柱狀矽層的形狀不用是圓形，亦可為橢圓形狀。

另一方面，在欲改善讀取裕度時，係可藉由將驅動器電晶體之柱狀矽層形成為較大來增大驅動器電晶體的電流來改善讀取裕度。

在本實施例中，雖係使用與實施例1相同之支柱的布局作為一例，但實際上並不限定於實施例1的布局，在其他實施例的布局中亦同樣可適用本實施例。

除此以外的點，由於與實施例1所示的構成相同，故說明從略。

(實施例3)

第16圖係顯示實施例3之SRAM單元布局。在本實施例中係在以下的點與實施例1有所不同。藉由基板上之第1擴散層形成之記憶節點的Qa3、與從驅動器電晶體Qn23之閘極電極延伸之閘極配線係藉由橫跨兩者而形成之共通的接點310a而連接，而藉由基板上之第2擴散層形成之記憶節點的Qb3、與從驅動器電晶體Qn13之閘極電極延伸之閘極配線則係藉由橫跨兩者而形成之共通的接點310b而連接。如上所述藉由接點而非配線層來直接連接閘極與記憶節點，即可減少在SRAM單元內的接點的數量，因此可藉由調整柱狀矽層或接點的配置來縮小單元面積。

作為階層式之配線之構成的一例，可實現以下層的配線來形成Vss3，且以上層的配線來形成位元線(BL3、BLB3)的構成。另外，在本實施例中，節點連接配線、節點連接配線係藉由接點而 形成。

在本實施例中，雖係使用與實施例1相同之支柱的布局作為一例，但實際上並不限定於該布局，在其他布局亦同樣可適用本實施例。

除此以外的點，由於與實施例1所示之構成相同，故說明從略。

(實施例4)

第17圖係顯示實施例4之SRAM單元布局。在本實施例中，係在以下的點與實施例1有所不同。在實施例1中，於記憶節點Qa1中，接點110a雖僅與驅動器電晶體Qn11鄰接配置，但在記憶節點Qb1上，接點110b則係配置於驅動器電晶體Qn21與存取電晶體Qp21之間的擴散層上。由於此種布局的非對稱性，會在SRAM單元的特性產生非對稱性，而使動作裕度有變窄的可能。在本實施例中，由於第1記憶節點Qa4上的存取電晶體Qp14、接點(410a、411a)及驅動器電晶體Qn14與第2記憶節點Qb4上的存取電晶體Qp24、接點(410b、411b)及驅動器電晶體Qn24之布局為對稱，因此不會有如上所述之因為非對稱性所引起之動作裕度的劣化，而可達成具有較廣動作裕度的SRAM單元。

另外，位元線的配線及接地電位的配線，為了與其他記憶體單元的配線共用，較佳為配置在較屬於各記憶體單元內之配線之節點連接配線更上位的層。在本實施例中，節點連接配線係藉由接點而形成。

作為階層式配線之構成的一例，可實現以下層的配線來形成Vss4、以上層的配線來形成位元線(BL4、BLB4)的構成。

(實施例5)

第18圖係顯示實施例5之SRAM單元布局。本實施例與實施例4同樣，布局係為對稱，因此可達成具有較廣動作裕度的SRAM單元。此外，與實施例3相同，藉由基板上之第1擴散層形成之記憶節點的Qa5、與從驅動器電晶體Qn25之閘極電極延伸之閘極配線係藉由橫跨兩者之共通的接點510a而連接，而藉由基板上之第2擴散層形成之記憶節點的Qb5、與從驅動器電晶體Qn15之閘極電極延伸之閘極配線係藉由橫跨兩者之共通的接點510b而連接。

另外，位元線的配線及接地電位的配線，為了與其他記憶體單元的配線共用，較佳為配置在較屬於各記憶體單元內之配線之節點連接配線更上位的層。在本實施例中，節點連接配線係藉由接點而形成。

作為階層式配線之構成的一例，可實現以下層的配線來形成Vss5，且以上層的配線來形成位元線(BL5、BLB5)的構成。另外，在本實施例中，節點連接配線Na5、節點連接配線Nb5係藉由接點來形成。

第19圖(a)係顯示由複數個SRAM記憶體單元所構成之SRAM記憶體單元陣列之一部分的平面圖。在圖中之單元陣列區域中，係於橫方向配置有複數個記憶體單元，而在橫方向配置的複數個記憶體單元中，係共通化有字元線518a。字元線係藉由形成於接點區域之接點507而連接於上層的配線，且視需要以配線層襯底。因此，與專利文獻2的SRAM單元有所不同，由於不需在各個單元形成對於字元線的接點，因此可縮小SRAM單元面積。

藉由連接複數個單元於字元線518a，在距字元線接點507較遠側的單元中，有可能因為字元線之信號的延遲而導致讀取或寫入延遲的問題。因此，連接於字元線之單元數量，係可在沒有讀取或寫入之延遲之問題的範圍內決定。

第19圖(b)係顯示其他情形中由複數個SRAM單元所構成之SRAM單元陣列之一部分的平面圖。在圖中之單元陣列區域亦同樣於橫方向配置有複數個記憶體單元，而在配置於橫方向的記憶體單元中，係共通化有字元線518a。然而，在第19圖(b)中，即使於接點區域中，亦與單元陣列區域同樣配置有支柱。如此藉由在接點區域亦配置支柱，即可將鄰接於接點區域之SGT之特性與未鄰接於接點區域之SGT之特性的誤差抑制於最小限度。

綜上所述，依據本發明，在使用4個MOS電晶體所構成的靜態型記憶體單元中，前述MOS電晶體係為將汲極、閘極、源極配置於垂直方向的SGT，且藉由將存取電晶體之閘極作為字元線在鄰接於橫方向的複數個單元共通化，且將對於字元線的接點依複數個單元形成1個，即可實現具有極小之記憶體單元面積之CMOS型Loadless4T-SRAM。

107‧‧‧字元線接點

118a‧‧‧閘極配線

118a‧‧‧字元線

Claims (6)

1. 一種半導體記憶裝置，係具備4個MOS電晶體排列在基板上的複數個靜態型記憶體單元者，前述4個MOS電晶體的各者係發揮作為第1及第2PMOS之存取電晶體、與第1及第2NMOS之驅動器電晶體之功能，該第1及第2PMOS之存取電晶體係為了保持記憶體單元資料而用以供給電荷並且存取記憶體，而該第1及第2NMOS之驅動器電晶體係為了讀取記憶體單元的資料而用以驅動記憶節點；在前述第1及第2PMOS之存取電晶體中，P型第1擴散層、第1柱狀半導體層及P型第2擴散層係朝垂直方向階層地配置在基板上，而前述第1柱狀半導體層係配置在形成於前述第1柱狀半導體層之底部的前述第1擴散層、與形成於前述第1柱狀半導體層之上部的前述第2擴散層之間，而於前述第1柱狀半導體層的側壁則形成有第1閘極；在前述第1及第2NMOS的驅動器電晶體中，N型第3擴散層、第2柱狀半導體層及N型第4擴散層係朝垂直方向階層地配置在基板上，而前述第2柱狀半導體層係配置在形成於前述第2柱狀半導體層之底部的前述第3擴散層、與形成於前述第2柱狀半導體層之上部的前述第4擴散層之間，而於前述第2柱狀半導體層的側壁則形成有第2閘極；前述第1PMOS之存取電晶體及前述第1NMOS之驅動器電晶體係彼此鄰接排列；前述第2PMOS之存取電晶體及前述第2NMOS之驅動器電 晶體係彼此鄰接排列；在前述基板係形成有用以賦予電位至該基板之於複數個記憶體單元共通的第1阱；形成於前述第1PMOS之存取電晶體之底部之前述P型第1擴散層及形成於前述第1NMOS之驅動器電晶體之底部之前述N型第3擴散層係彼此連接；前述彼此連接的前述P型第1擴散層及N型第3擴散層係發揮作為用以保持記憶於記憶體單元之資料之第1記憶節點的功能；為了防止前述N型第3擴散層或P型第1擴散層與前述第1阱間的洩漏，在前述N型第3擴散層或P型第1擴散層與前述第1阱之間以較元件分離層還淺的方式形成具有與前述第1阱相反導電型之第1防止洩漏擴散層的底部；前述第1防止洩漏擴散層係與前述P型第1擴散層或N型第3擴散層直接連接；形成於前述第2PMOS之存取電晶體之底部之前述P型第1擴散層及形成於前述第2NMOS之驅動器電晶體之底部之前述N型第3擴散層係彼此連接；前述彼此連接的前述P型第1擴散層及N型第3擴散層係發揮作為用以保持記憶於記憶體單元之資料之第2記憶節點的功能；為了防止前述N型第3擴散層或P型第1擴散層與前述第1阱間的洩漏，在前述N型第3擴散層或P型第1擴散層與前述第1阱之間以較元件分離層還淺方式形成具有與前述第1 阱相反導電型之第2防止洩漏擴散層的底部；前述第2防止洩漏擴散層係與前述P型第1擴散層或N型第3擴散層直接連接；前述第1及前述第2PMOS之驅動器電晶體之各者的閘極係藉由第1閘極配線而彼此連接，前述第1閘極配線係藉由與鄰接之2個以上之複數個記憶體單元中之前述第1及前述第2PMOS之存取電晶體之各者的閘極彼此連接而形成字元線；分別於鄰接之複數個記憶體單元，在屬於字元線的前述第1閘極配線上形成第1接點。
2. 如申請專利範圍第1項所述之半導體記憶裝置，其中，在屬於前述字元線的前述第1閘極配線上形成有前述第1接點的區域中，與記憶體單元的區域同樣地配置有支柱(pillar)。
3. 如申請專利範圍第1項所述之半導體記憶裝置，其中，從前述第1NMOS之驅動器電晶體之閘極延伸之第2閘極配線係藉由共通的第2接點與發揮作為前述第2記憶節點之功能的擴散層連接；從前述第2NMOS之驅動器電晶體之閘極延伸之第3閘極配線係藉由共通的第3接點與發揮作為前述第1記憶節點之功能的擴散層連接。
4. 如申請專利範圍第1項所述之半導體記憶裝置，其中，形成前述第1及第2NMOS之驅動器電晶體之柱狀半導體層之側壁的周圍長度係具有等於或大於形成前述第1及第2PMOS之存取電晶體之柱狀半導體層之側壁的周圍長度的值；或者形成前述第1及第2NMOS之驅動器電晶體之柱狀半 導體層之側壁的周圍長度係具有等於或小於形成前述第1及第2PMOS之存取電晶體之柱狀半導體層之側壁的周圍長度的值。
5. 如申請專利範圍第1項所述之半導體記憶裝置，其中，前述4個MOS電晶體係排列成2列2行；前述第1PMOS之存取電晶體係排列於第1列第1行；前述第1NMOS之驅動器電晶體係排列於第2列第1行；前述第2PMOS之存取電晶體係排列於第1列第2行；前述第2NMOS之驅動器電晶體係排列於第2列第2行。
6. 如申請專利範圍第1項所述之半導體記憶裝置，其中，前述4個MOS電晶體係前述第1PMOS之存取電晶體與前述第2PMOS之存取電晶體鄰接排列；在與前述第1PMOS之存取電晶體及前述第2PMOS之存取電晶體之鄰接方向正交之一方的方向中，前述第1NMOS之驅動器電晶體係與前述第1PMOS之存取電晶體鄰接排列；在與前述第1PMOS之存取電晶體及前述第2PMOS之存取電晶體之鄰接方向正交之另一方的方向中，前述第2NMOS之驅動器電晶體係與前述第2PMOS之存取電晶體鄰接排列。