[go: up one dir, main page]

TW201334169A - 攝像元件、製造裝置及方法、及攝像裝置 - Google Patents

攝像元件、製造裝置及方法、及攝像裝置 Download PDF

Info

Publication number
TW201334169A
TW201334169A TW101147930A TW101147930A TW201334169A TW 201334169 A TW201334169 A TW 201334169A TW 101147930 A TW101147930 A TW 101147930A TW 101147930 A TW101147930 A TW 101147930A TW 201334169 A TW201334169 A TW 201334169A
Authority
TW
Taiwan
Prior art keywords
wafer
pixel
layer
transistor
photodiode
Prior art date
Application number
TW101147930A
Other languages
English (en)
Inventor
Yoshiaki Kitano
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW201334169A publication Critical patent/TW201334169A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/199—Back-illuminated image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本揭示係關於一種可進一步增大電荷存儲區域之攝像元件、製造裝置及方法、及攝像裝置。本揭示之攝像元件係以使構成像素之讀出電晶體之通道部及浮動擴散器至少相互之一部分重疊之方式形成。例如，上述通道部及上述浮動擴散器係於構成上述像素之光電二極體之表面形成為柱狀。本揭示除攝像元件之外，亦可應用於製造裝置及方法、及攝像裝置。

Description

攝像元件、製造裝置及方法、及攝像裝置
本揭示係關於一種攝像元件、製造裝置及方法、及攝像裝置，尤其係關於一種可進一步增大電荷存儲區域之攝像元件、製造裝置及方法、及攝像裝置。
先前，在CMOS(Complementary Metal Oxide Semiconductor：互補型金屬氧化半導體)影像感測器中，像素區域中，形成有電荷存儲區域、傳送閘極、浮動擴散器、及進行放大、選擇或重置等之電晶體。
例如，已考慮有在光電二極體區域內，藉由配置被閘極電極包圍之浮動擴散器，而將存儲於光電二極體之信號電荷，自傳送閘極之周邊向浮動擴散器讀出之方法(例如，參考專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-049446號公報
然而，先前之情形，由於上述各構成在像素區域中配置為平面狀，故電荷存儲區域，最大也是成為非像素區域之其他之構成之部分，無法再增大。即，有電荷存儲區域之大小受其他之構成限制之虞。
電荷存儲區域之大小，會對其像素之存儲電荷量Qs造成 影響。且，其存儲電荷量Qs會對畫質造成重要影響。即，先前之情形，有根據傳送閘極、浮動擴散器、及進行放大、選擇、或重置等之電晶體等之構成，各像素之存儲電荷量Qs之最大值受限制，從而導致畫質下降之虞。
本揭示係鑒於如此之狀況而完成者，目的在於進一步增大電荷存儲區域，使存儲電荷量進一步增大，從而抑制畫質之下降。
本揭示之一態樣為以使構成像素之讀出電晶體之通道部及浮動擴散器至少相互之一部分重疊之方式形成之攝像元件。
上述通道部及上述浮動擴散器之一部分或全部，可露出於構成上述像素之光電二極體之外側。
上述通道部及上述浮動擴散器可於構成上述像素之光電二極體之表面形成為柱狀。
上述通道部及上述浮動擴散器可形成於構成1個像素之光電二極體之區域內。
上述通道部及上述浮動擴散器可由複數個像素共用。
可以包圍上述通道部及上述浮動擴散器之側面之一部分或全部之方式，形成上述讀出電晶體之閘極電極。
可將形成上述讀出電晶體、上述浮動擴散器、及構成上述像素之光電二極體之第1晶片，與形成構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之第2晶片相互重疊而結合。
上述第1晶片與上述第2晶片可以將上述第1晶片之上述像素內之配線與上述第2晶片之配線相對於與每個像素或每複數個像素對應之電路黏合之方式而結合。
與上述第1晶片結合之上述第2晶片上，可進而重疊結合形成包含上述像素之輸入系統或輸出系統之電晶體之邏輯電路之第3晶片。
可以使構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之中至少任一者之各通道部之P-層重疊於P+層之方式形成。
本揭示之另一態樣為製造攝像元件之製造裝置，且具備形成構成像素之讀出電晶體之通道部之通道形成部、及以相對於利用上述通道形成部而形成之上述通道部至少相互之一部分重疊之方式形成浮動擴散器之浮動擴散器形成部。
可進而具備形成光電二極體之光電二極體形成部，且，上述通道形成部係於利用上述光電二極體形成部而形成之上述光電晶體表面上形成上述通道部；上述浮動擴散器形成部係以重疊於形成於上述光電二極體表面之上述通道部之方式形成上述浮動擴散器。
上述浮動擴散器形成部可在利用上述光電二極體形成部而形成之上述光電二極體表面形成上述浮動擴散器；上述通道形成部可以重疊於利用上述浮動擴散器形成部而形成之上述浮動擴散器之方式，在上述光電二極體內部形成上述通道部。
可進而具備電晶體形成部，其係以使各通道部之P-層重疊於P+層之方式，形成構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之中至少任一者。
可進而具備：製造部，其作為與形成有上述讀出電晶體及上述浮動擴散器之第1晶片不同之晶片，而製造形成有構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之第2晶片；及結合部，其係將利用上述製造部製造之上述第2晶片重疊而結合於上述第1晶片。
上述結合部可藉由使上述第1晶片之上述像素內之配線與上述第2晶片之配線相對於與每個像素或每複數個像素對應之電路黏合，而將上述第1晶片與上述第2晶片結合。
可進而具備：第3晶片製造部，其製造形成包含上述像素之輸入系統或輸出系統之電晶體之邏輯電路之第3晶片；及第3晶片結合部，其將利用上述第3製造部所製造之上述第3晶片結合於利用上述結合部而與上述第1晶片結合之上述第2晶片。
本揭示之另一態樣，又，係製造攝像元件之製造裝置之製造方法，且，通道形成部形成構成上述攝像元件之像素之讀出電晶體之通道部；浮動擴散器形成部係相對於所形成之上述通道部，以至少相互之一部分重疊之方式形成浮動擴散器。
本揭示之又另一態樣之攝像裝置，具備：攝像元件，其係將構成像素之讀出電晶體之通道部及浮動擴散器以至少相互之一部分重疊之方式形成；及圖像處理部，其係對上 述攝像元件中獲得之被攝物體之圖像進行圖像處理。
上述攝像元件之上述通道部及上述浮動擴散器部可於構成上述像素之光電二極體之表面形成為柱狀。
在本揭示之一態樣中，構成像素之讀出電晶體之通道部及浮動擴散器係以至少相互之一部分重疊之方式形成。
在本揭示之另一態樣中，形成構成攝像元件之像素之讀出電晶體之通道部，且以相對於其通道部使浮動擴散器至少相互之一部分重疊之方式形成。
在本揭示之又另一態樣中，攝像元件中，構成像素之讀出電晶體之通道部及浮動擴散器係以至少相互之一部分重疊之方式形成，將其攝像元件中獲得之被攝物體之圖像予以圖像處理。
根據本揭示，尤其可進一步增大電荷存儲區域。
以下，就用以實施本技術之形態(以下作為實施形態)進行說明。另，說明以以下之順序進行。
1.第1實施形態(攝像元件．製造裝置．製造方法)
2.第2實施形態(攝像元件．製造裝置．製造方法)
3.第3實施形態(攝像元件．製造裝置．製造方法)
4.第4實施形態(攝像元件．製造裝置．製造方法)
5.第5實施形態(攝像裝置)
<1.第1實施形態> [攝像元件]
圖1係就應用本技術之攝像元件之一部分，顯示主要之構成例之剖面圖。圖1所示之攝像元件100，藉由將自圖中下側入射之光進行光電轉換，而將被攝物體之圖像作為電性信號輸出。
圖1中顯示有攝像元件100之1個像素之構成。如圖1所示，構成其1個像素之光電二極體111，被像素分離區域112劃分。又，在光電二極體111之圖中上側，形成有以一點鏈線表示之傳送閘極(TG)141(讀出電晶體)、與以虛線表示之浮動擴散器(FD)142。即，在自圖1之上側或下側觀察之俯視圖中，以包圍光電二極體111之區域之方式，形成有像素分離區域112，在光電二極體111之區域內，形成有TG141及FD142。
如圖1所示，作為光電二極體111之光電轉換及電荷存儲區域之N區域121，被包含P+區域122(P+區域122-1及P+區域122-2)之像素分離區域112劃分。實際上，P+區域122-1及P+區域122-2，可作為連接之1個區域。在無須相互區別說明P+區域122-1及P+區域122-2之情形，僅稱為P+區域122。
又，N區域121之一部分之圖中上側，形成有作為TG141之通道部(Channel)之P-層123，再者，其P-層123之圖中上側，形成有構成FD142之N+層124。
未積層有N區域121之P-層123之部分與P+區域122之圖中上側，形成有高雜質濃度之P+層125(P+層125-1及P+層125-2)。實際上，P+層125-1及P+層125-2，可作為連接之1 個區域。在無須相互區別說明P+層125-1及P+層125-2之情形，僅稱為P+層125。
再者，如圖1所示，P+層125或N+層124之圖中上側，形成有包含SiO2或High-k材料等之絕緣膜126。
又，以覆蓋TG141之通道部(或包圍周圍)之方式，形成有TG141之閘極。即，如圖1所示，以自絕緣膜126之圖中上側覆蓋P-層123之方式，形成有包含多晶矽(Poly Si)等之閘極電極127(閘極電極127-1及閘極電極127-2)。實際上，閘極電極127-1及閘極電極127-2可作為連接之1個區域。在無須相互區別說明閘極電極127-1及閘極電極127-2之情形，僅稱為閘極電極127-1及閘極電極127。
再者，在絕緣膜126或閘極電極127之圖中上側，形成有包含SiO2等之層間絕緣膜128。又，在其層間絕緣膜128之圖中上側，形成有形成有配線131之配線層130。在FD142之N+層124之圖中上側，形成有貫通絕緣膜126或層間絕緣膜128之接點129。接點129連接FD142之N+層124與配線131。配線131，例如，包含銅(Cu)或鋁(Al)等之導電性之金屬(Metal)，且將經由其接點129連接之FD142(N+層124)連接於其他元件。
如上所述，在攝像元件100中，有FD142(N+層124)以重疊於TG141之通道部(P-層123)之方式(柱狀)形成(將FD142(N+層124)、及TG141之通道部(P-層123)設為積層構造)。
藉由如此，由於使存儲於光電二極體111之N區域121之電荷朝FD142移動時，可使電荷於積層方向(圖中上下方 向)移動，故亦可在FD142(N+層124)(TG141之通道部(P-層123))之圖中下側形成N區域121。換言之，在攝像元件100中，有光電二極體111(N區域121)、TG141之通道部(P-層123)、及FD142(N+層124)，以相互重疊之方式形成。
因此，如專利文獻1中記載所示，較之在FD之周圍形成有TG或光電二極體之情形，可擴大作為電荷存儲區域之N區域121，從而可使電荷存儲量Qs增大。因此，攝像元件100，可使攝像圖像之畫質提高(輸出更高畫質之攝像圖像)。
[製造裝置]
圖2係顯示用以製造應用本技術之攝像元件之製造裝置之主要之構成例之方塊圖。圖2所示之製造裝置200係製造應用本技術之攝像元件100(圖1)之裝置。即，製造裝置200，係製造FD142(N+層124)與TG141之通道部(P-層123)以至少相互之一部分重疊之方式形成之攝像元件。
製造裝置200具有控制部201及製造部202。
控制部201，例如，具有CPU(Central Processing Unit：中央處理單元)、ROM(Read Only Memory：唯讀記憶體)、及RAM(Random Access Memory：隨機存取記憶體)等，控制製造部202之各部，並進行關於攝像元件100之製造之控制處理。例如，控制部201之CPU，根據記憶於ROM之程式而執行各種處理。又，其CPU，根據自記憶部213下載至RAM之程式而執行各種處理。RAM中又亦適宜記憶有CPU執行各種處理時所需之資料等。
製造裝置200具有輸入部211、輸出部212、記憶部213、通訊部214、及驅動器215。
輸入部211，包含鍵盤、滑鼠、觸控面板、及外部輸入端子等，接收使用者指示或來自外部之資訊之輸入，並供給至控制部201。輸出部212包含CRT(Cathode Ray Tube：陰極射線管)顯示器或LCD(Liquid Crystal Display：液晶顯示器)等之顯示器、揚聲器、及外部輸出端子等，將自控制部201供給之各種資訊作為圖像、聲音、或類比信號或數位資料予以輸出。
記憶部213，包含快閃記憶體等SSD(Solid State Drive：固態驅動機)或硬碟等，記憶自控制部201供給之資訊，或根據來自控制部201之要求，讀出並供給所記憶之資訊。
通訊部214，例如，包含有線LAN(Local Area Network：區域網路)或無線LAN之介面或數據機等，且經由包含網際網路之網路，進行與外部之裝置之通訊處理。例如，通訊部214，將自控制部201供給之資訊發送至通訊對象，或將自通訊對象接收之資訊供給至控制部201。
驅動器215，根據需要連接於控制部201。且，磁碟、光碟、磁光碟、或半導體記憶體等之可移動媒體221適宜安裝於其驅動器215。且，經由其驅動器215，有自可移動媒體221讀出之電腦程式根據需要安裝於記憶部213。
製造部202受控制部201控制，進行關於應用本技術之攝像元件100之製造之處理。如圖2所示，製造部202具有PD(Photo Diode：光電二極體)形成部231、像素分離區域 形成部232、P-層形成部233、N+層形成部234、P+層形成部235、絕緣膜形成部236、閘極電極形成部237、層間絕緣膜形成部238、接點形成部239、及配線層形成部240。
[製造處理之流程]
參照圖3之流程圖，說明利用該製造部202執行之製造處理之流程之例。根據需要，參照圖4及圖5進行說明。
若開始製造處理，則PD形成部231在步驟S101中受控制部201控制，在由外部供給之矽(Si)基板表面形成作為N型之光電轉換及電荷存儲區域之N區域121(光電二極體111)。
在步驟S102中，像素分離區域形成部232受控制部201控制，以包圍自PD形成部231供給之組件之光電二極體111之方式形成P+區域122(像素分離區域112)。
在步驟S103中，P-層形成部233受控制部201控制，在自像素分離區域形成部232供給之組件之光電二極體111(N區域121)或像素分離區域112(P+區域12)之表面，形成接觸於TG141之通道部之P-層123。
在步驟S104中，N+層形成部234受控制部201控制，且在自P-層形成部233供給之組件之P-層123之表面形成FD142之N+層124(圖4之A)。
在步驟S105中，P+層形成部235受控制部201控制，除去自N+層形成部234供給之組件之N+層124及P-層123之一部分，在N區域121及P+區域122之表面形成P+層125。更具體而言，P+層形成部235係在N+層124之表面，塗布光阻 膜，使用遮罩與微影技術，在TG141之通道部及成為FD142之部分以外形成光阻膜開口區域。且，P+層形成部235以乾蝕刻等方法，除去其光阻膜開口區域之P-層123及N+層124。即，P+層形成部235，留下TG141之通道部及成為FD142之部分之P-層123及N+層124，而除去其以外之部分之P-層123及N+層124。藉此，形成以柱狀積層之P-層123及N+層124。其後，P+層形成部235，在光阻膜開口區域(柱狀積層之P-層123及N+層124以外之部分)形成P+層125(圖4之B)，並利用灰化，剝離殘留於N+層124之表面之光阻膜。
在步驟S106中，絕緣膜形成部236受控制部201控制，在自P+層形成部235供給之組件之N+層124及P+層125之表面形成絕緣膜126(圖4之C)。
在步驟S107中，閘極電極形成部237受控制部201控制，以從自絕緣膜形成部236供給之組件之絕緣膜126之上方包圍(覆蓋)形成為柱狀之P-層123及N+層124之周圍之方式，形成閘極電極127(圖4之D)。更具體而言，閘極電極形成部237自絕緣膜126之上方成膜多晶矽等之閘極電極，進行光阻膜塗布、利用遮罩與微影技術之光阻膜開口及乾蝕刻而進行加工，從而形成閘極電極127。
在步驟S108中，層間絕緣膜形成部238受控制部201控制，且在自閘極電極形成部237供給之組件(絕緣膜126及閘極電極127)之表面成膜層間絕緣膜128(圖5之A)。
在步驟S109中，接點形成部239受控制部201控制，以從 自層間絕緣膜形成部238供給之組件之表面至N+層124貫通層間絕緣膜128及絕緣膜126之方式形成接點129(圖5之B)。
在步驟S110中，配線層形成部240受控制部201控制，在自接點形成部239供給之組件之表面，形成配線層130(圖5之C)。
若形成配線層，則製造部202將如上所述般製造之攝像元件100供給至外部，從而結束製造處理。
如上所述，製造裝置200，可利用與製造先前之攝像元件之情形基本相同之步驟數，容易地製造攝像元件100。
另，上述之步驟順序，只要不產生矛盾，可任意更改。
[附記]
在圖1中，作為攝像元件100雖顯示1個像素之構造例，但實際上，攝像元件100可具有任意數量之像素。攝像元件100具有複數個像素之情形，只要其內至少1個像素具有如圖1所示之構造即可。
又，在圖1中，閘極電極127雖以覆蓋至FD142之圖中上部之方式顯示，但閘極電極127，只要至少配置於可對作為TG141之通道部之P-層123施加電壓之位置即可，只要在其範圍內閘極電極127之位置為任意。例如，閘極電極127，於絕緣膜126之表面，既可以包圍P-層123或N+層124之側面之一部分或全部之方式形成，亦可以包圍P-層123及N+層124之側面之一部分或全部之方式形成。再者，閘極電極無須包圍P-層123或N+層124之側面之全周圍。
另，在圖1中，雖以P-層123與N+層124以重疊之方式形成之方式說明，但亦可為FD142(N+層124)之一部分中重疊有TG141之通道部(P-層123)。又，TG141之通道部(P-層123)之一部分中可重疊有FD142(N+層124)。再者，TG141之通道部(P-層123)之一部分中可重疊有FD142(N+層124)之一部分。即，TG141之通道部(P-層123)及FD142(N+層124)至少相互之一部分重疊即可。例如，自圖1之上側或下側觀察之平面中，TG141及FD142可相互偏移(位置可不同)。
TG141及FD142之各者之形狀為任意，可相互不同。再者，自圖1之上側或下側觀察之平面中，TG141及FD142之各者之位置，若TG141之通道部(P-層123)與FD142(N+層124)重疊之部分在光電二極體111之區域內則為任意。
例如，TG141及FD142，自圖1之上側或下側觀察之平面中，如圖6之A所示，可在光電二極體111之區域之大致中央，以大致圓形(大致圓柱狀)形成。又，例如，TG141及FD142，自圖1之上側或下側觀察之平面中，如圖6之B所示，可在光電二極體111之區域之大致中央，以矩形(四角柱狀)形成。再者，例如，TG141及FD142，自圖1之上側或下側觀察之平面中，如圖6之B所示，可在光電二極體111之區域之端部，以三角形(三角柱狀)形成。
又，例如，TG141及FD142，自圖1之上側或下側觀察之平面中，如圖6之D所示，可在光電二極體111之區域之大致中央，以八角形等之多角形(多角柱狀)形成。再者，例 如，其八角形之TG141及FD142，自圖1之上側或下側觀察之平面中，如圖6之E所示，可形成於光電二極體111之區域之端部。
又，例如，其八角形之一部分之TG141及FD142，自圖1之上側或下側觀察之平面中，如圖6之F所示，可形成於光電二極體111之區域之端部。即，如圖6之C或圖6之F之例所示，閘極電極127無須包圍FD142之周圍全部。
然而，如圖6之A、圖6之B、及圖6之D之例所示，由於係藉由在光電二極體111之區域之大致中央設置TG141及FD142，而縮短自光電二極體111至FD142之讀出距離之最長距離，故信號電荷易讀出，從而可減少殘留圖像。
另，FD142，例如如圖7所示之例所示，可在複數個像素中共用。其情形，相對於FD142之TG141，需要準備數個共用FD142之像素。圖7之例之情形，4個像素中共用1個FD142。因此，相對於1個FD142，設置有4個光電二極體111及TG141。
<2.第2實施形態> [攝像元件]
另，在圖1中雖省略圖式，但攝像元件100亦在每個像素中具有放大用之電晶體(放大器(Amp))、選擇用之電晶體(選擇器(Sel))及重置用之電晶體(重置器(Rst))等之邏輯電路。
該等之電晶體無論如何形成均可，例如，可行的是，作為與具有圖1所示之光電二極體111之晶片不同之晶片而形 成，且使該等之晶片之相互之配線(Metal)彼此相對於與每個像素或每複數個像素對應之電路進行黏合，藉此而積層。
圖8係顯示其情形之攝像元件之主要之構成例之剖面圖。圖8所示之攝像元件300，藉由將自圖中上側入射之光進行光電轉換，而將被攝物體之圖像作為電性信號輸出。
如圖8所示，攝像元件300為使影像感測器晶片(CIS(Contact Image Sensor))301、邏輯電路晶片(Logic1)302、及邏輯電路晶片(Logic2)303之各晶片黏合之構造。
影像感測器晶片(CIS)301中，形成有與攝像元件100相同之構成之像素。以圖8之一點鏈線表示之部分相當於攝像元件100(攝像元件100中附加有彩色濾光器與聚光透鏡)。
邏輯電路晶片(Logic1)302中，形成有影像感測器晶片(CIS)301之像素構成之放大用之電晶體(放大器(Amp))、選擇用之電晶體(選擇器(Sel))及重置用之電晶體(重置器(Rst))等之邏輯電路。
邏輯電路晶片(Logic2)303中，形成有包含像素之輸入系統或輸出系統之電晶體等之其他之邏輯電路。
影像感測器晶片(CIS)301、邏輯電路晶片(Logic1)302、及邏輯電路晶片(Logic2)303之各配線，利用通道(VIA)等相互連接。尤其，影像感測器晶片(CIS)301之攝像元件100之配線，在其攝像元件100之附近，與邏輯電路晶片 (Logic1)302之配線黏合。
一般而言，通道不可設置於像素內。與此相對，如上所述，由於藉由在像素內，使影像感測器晶片(CIS)301之配線與邏輯電路晶片(Logic1)302之配線，相對於與每個像素或每複數個像素對應之電路進行黏合，而使自FD142連接放大器(Amp)或重置器(Rst)等之電晶體之配線之佈局進一步簡單化，故配線設計之自由度提高，從而設計變得更容易。
又，根據相同理由，利用通道之配線連接之情形，有自FD142連接放大器(Amp)或重置器(Rst)等之電晶體之配線變長，從而根據配線容量等使轉換效率降低之虞。與此相對，如上所述在像素內使兩晶片之配線，相對於與每個像素或每複數個像素對應之電路進行黏合，藉此可縮短配線長度，從而可抑制轉換效率之降低。
再者，藉由如此，可使放大器、選擇器、重置器等之電晶體重疊於光電二極體111。因此，先前之情形，如圖9之A所示，雖除光電二極體111之區域之外，需要設置配置其等之電晶體之電晶體區域，但藉由設為如圖8所示之構成，如圖9之B所示，不需要該電晶體區域。因此，可增大各像素之光電二極體111。即，可使存儲電荷量Qs增大，從而可使攝像圖像之畫質提高。
又，藉由分離為影像感測器晶片(CIS)301與邏輯電路晶片(Logic1)302，可使各晶片之步驟數減少，從而可更容易地進行各晶片之製造。又，影像感測器晶片(CIS)301，由 於僅形成光電二極體111、TG141、及FD142即可，故可與電晶體(邏輯電路)之動作特性無關地進行熱處理，可利用更高溫之熱處理實現結晶缺陷更少之低雜訊之影像感測器。
另，邏輯電路晶片(Logic2)303之邏輯電路，可構成於邏輯電路晶片(Logic1)302。然而，藉由如圖8所示般設為積層構造，可進一步減小晶片尺寸。
[製造裝置]
圖10係顯示用以製造應用本技術之攝像元件之製造裝置之主要之構成例之方塊圖。圖10所示之製造裝置400為製造應用本技術之攝像元件300(圖8)之裝置。
製造裝置400具有控制部401及製造部402。製造裝置400，進而，具有輸入部211、輸出部212、記憶部213、通訊部214、及安裝有可移動媒體221之驅動器215。
控制部401，具有基本上與控制部201相同之構成，控制製造部402之各部，進行關於攝像元件300自製造之控制處理。
製造部402受控制部401控制，進行關於應用本技術之攝像元件300之製造之處理。如圖10所示，製造部402具有CIS製造部431、LOGIC1製造部432、LOGIC1結合部433、LOGIC2製造部434、LOGIC2結合部435、濾光器形成部436、及聚光透鏡437。
[製造處理之流程]
參照圖11之流程圖，說明利用該製造部402執行之製造 處理之流程。根據需要，參照圖12及圖13進行說明。
若開始製造處理，則CIS製造部431在步驟S401中受控制部401控制，使用自外部供給之矽(Si)基板製造影像感測器晶片(CIS)301(圖12之A)。該處理，例如，與參照圖3之流程圖說明之攝像元件100之製造處理之流程相同地進行。
在步驟S402中，LOGIC1製造部432受控制部401控制，使用自外部供給之矽(Si)基板，製造形成有影像感測器晶片(CIS)301之像素構成之放大器(Amp)、選擇器(Sel)、及重置器(Rst)等之電晶體之邏輯電路晶片(Logic1)302(圖12之B)。該處理與先前之邏輯電路之製造方法相同地進行。
在步驟S403中，LOGIC1結合部433受控制部401控制，使在步驟S402中製造之邏輯電路晶片(Logic1)302之上下反轉，使其上下經反轉之邏輯電路晶片(Logic1)302之下表面(配線側)與在步驟S401中製造之影像感測器晶片(CIS)301之上表面(配線側)重疊並結合。
其時，LOGIC1結合部433，藉由使影像感測器晶片(CIS)301之像素內之配線與邏輯電路晶片(Logic1)302之配線，相對於與每個像素或每複數個像素對應之電路進行黏合，而連接兩晶片之電路。
藉此，CMOS影像感測器之像素內構成，以放大器(Amp)、選擇器(Sel)、及重置器(Rst)等之邏輯電路在與光電二極體之光入射面相反之側重疊之構造實現。因此，如使用圖9進行說明般，可進一步增大電荷存儲層。
另，LOGIC1結合部433，可進而使用通道，在像素外亦 連接兩晶片之電路。
如上所述般，製造影像感測器晶片(CIS)301與邏輯電路晶片(Logic1)302重疊之組件(CIS+Logic1)311。LOGIC1結合部433，進而，將相當於其組件(CIS+Logic1)311之上表面之邏輯電路晶片(Logic1)302之基板薄膜化(圖12之C)。
在步驟S404中，LOGIC2製造部434受控制部401控制，使用自外部供給之矽(Si)基板，製造形成有用於影像感測器晶片(CIS)301之像素之輸入輸出系統之其他之邏輯電路之邏輯電路晶片(Logic2)303(圖13之A)。該處理與先前之邏輯電路之製造方法相同地進行。
在步驟S405中，LOGIC2結合部435受控制部401控制，使在步驟S404中製造之邏輯電路晶片(Logic2)303之上下反轉，使使其上下反轉之邏輯電路晶片(Logic2)303之下表面(配線側)與在步驟S403中製造之組件(CIS+Logic1)311之上表面(薄膜化之邏輯電路晶片(Logic1)302之基板側)重疊並結合。其時，LOGIC1結合部433，藉由使用通道，連接邏輯電路晶片(Logic2)303之配線與組件(CIS+Logic1)311之配線，連接影像感測器晶片(CIS)301、邏輯電路晶片(Logic1)302、及邏輯電路晶片(Logic2)303之各者之電路。
如此，製造影像感測器晶片(CIS)301、邏輯電路晶片(Logic1)302、及邏輯電路晶片(Logic2)303相互重疊之組件(CIS+Logic1+Logic2)321(圖13之B)。
在步驟S406中，LOGIC2結合部435受控制部401控制，使在步驟S405中製造之組件(CIS+Logic1+Logic2)321之上 下反轉，將相當於其組件(CIS+Logic1+Logic2)321之上表面之影像感測器晶片(CIS)301之基板薄膜化。
在步驟S407中，濾光器形成部436受控制部401控制，於在步驟S406中基板薄膜化之組件(CIS+Logic1+Logic2)321之上表面之影像感測器晶片(CIS)301之像素部(光電二極體111)之上方，形成彩色濾光器或紅外濾光器等之濾光器。
在步驟S408中，聚光透鏡形成部437受控制部401控制，於在步驟S406中形成之濾光器之表面(光電二極體111之上方)，形成聚光透鏡。
若形成有聚光透鏡，則製造部402，將如上所述般製造之攝像元件300供給至外部，從而結束製造處理。
如上所述，製造裝置400，利用與製造先前之攝像元件之情形基本相同之步驟數製造影像感測器晶片(CIS)301、邏輯電路晶片(Logic1)302、及邏輯電路晶片(Logic2)303，且僅以相互黏合，可容易地製造攝像元件300。
另，上述之步驟順序，只要不產生矛盾，可任意更改。
<3.第3實施形態> [攝像元件]
在圖1中，雖以在光電二極體111(N區域121)之圖中上側，柱狀形成之P-層123及N+層124重疊之方式進行說明，但並不限於此，P-層123及N+層124，可關於圖中上下方向(積層方向)，其一部分或全部形成於N區域121之內部(嵌入)。
圖14係就應用本發明之攝像元件之一部分，顯示主要之 構成例之剖面圖。圖14所示之攝像元件500，為基本與圖1之攝像元件100相同之攝像元件，且具有與攝像元件100相同之構成。
然而，攝像元件500之情形，作為TG141之通道部之P-層525形成於N區域121之內部。
FD142之N+層523，與N+層124之情形相同，以重疊於P-層525之圖中上側之方式形成。因此，N+層523，以重疊於光電二極體111之方式形成。
P+層524(P+層524-1及P+層524-2)，與P+層125之情形相同地形成。因此，光電二極體111之圖中上表面上，形成有P+層524與P-層525。
藉由如此，可較攝像元件100之情形更薄化攝像元件500之厚度(圖中上下方向(積層方向)之長度)。
又，攝像元件500，由於在較攝像元件100之情形更低之階差中，可發展其後之加工步驟，故可進行更高精度之圖案形成。再者，由於FD部旁之階差部分以更鞏固之P+型形成，故可使白點等之雜訊耐受性提高。
[製造裝置]
圖15係顯示用以製造應用本技術之攝像元件之製造裝置之主要之構成例之方塊圖。圖15所示之製造裝置600為製造應用本技術之攝像元件500(圖14)之裝置。
製造裝置600具有控制部601及製造部602。製造裝置600進而具有輸入部211、輸出部212、記憶部213、通訊部214、及安裝有可移動媒體之驅動器215。
控制部601，具有基本與控制部201相同之構成，控制製造部602之各部，進行關於攝像元件500之製造之控制處理。
製造部602受控制部601控制，進行關於應用本技術之攝像元件500之製造之處理。如圖15所示，製造部602雖具有基本與製造部202(圖2)相同之構成，但代替P-層形成部233、N+層形成部234、及P+層形成部235，具有N+層形成部633、P+層形成部634、及P-層形成部635。
[製造處理之流程]
參照圖16之流程圖，說明利用該製造部602執行之製造處理之流程之例。根據需要，參照圖17及圖18進行說明。
步驟S601及步驟S602之各處理，與圖3之步驟S101及步驟S102之各處理相同地執行。
在步驟S603中，N+層形成部633受控制部601控制，在自像素分離區域形成部232供給之組件之光電二極體111(N區域121)或像素分離區域112(P+區域12)之表面，形成FD142之N+層523(圖17之A)。
在步驟S604中，P+層形成部634受控制部601控制，除去自N+層形成部633供給之組件之N+層523之一部分，而在N區域121及P+區域122之表面形成P+層524。更具體而言，P+層形成部634在N+層523之表面塗布光阻膜，使用遮罩與微影技術，在成為FD142之部分以外形成光阻膜開口區域。且，P+層形成部634以乾蝕刻等方法，除去該光阻膜開口區域之N+層523。即，P+層形成部634留下作為 FD142之部分之N+層523，而除去其外之部分之N+層523。藉此，形成柱狀積層之N+層523。其後，P+層形成部634在光阻膜開口區域(柱狀積層之N+層523以外之部分)形成P+層524(圖17之B)，並利用灰化，剝離殘留於N+層523之表面之光阻膜。
在步驟S605中，P-層形成部635受控制部601控制，形成P-層525。更具體而言，P-層形成部635與步驟S604之情形相同，塗布光阻膜，使用遮罩與微影技術，將包含FD142之較FD142稍微寬廣之區域作為光阻膜開口區域，且在該光阻膜開口區域之N區域121中，形成P-層525(圖17之C)。該P-層525由於濃度較形成於FD142之N+層523之N型雜質濃度充分低，故N+層523不受影響。其後，P-層形成部635利用灰化，剝離殘留於P+層524之表面之光阻膜。
步驟S606至步驟S610之各處理，與圖3之步驟S106至步驟S110之各處理相同地執行(圖17之D、及圖18之A至圖18之C)。
若要形成配線層130，則製造部602將以上述方式製造之攝像元件500供給至外部，從而結束製造處理。
如上所述，製造裝置600，與第1實施形態之情形相同，利用與製造先前之攝像元件之情形基本相同之步驟數，可容易地製造攝像元件500。
另，上述之步驟順序，只要不產生矛盾，可任意更改。
[附記]
另，在圖14之例中，閘極電極127(之一部分或全部)亦 可形成(嵌入)於N區域121內部。
再者，N+層523之一部分或全部亦可形成(嵌入)於N區域121之內部，而進一步薄化攝像元件之厚度。即，自至少積層相互之一部分之構造之TG141及FD142之光電二極體111之光入射面之相反側之表面露出於積層方向外側之程度(高度)，即，換言之，形成於光電二極體111內部之程度(深度)為任意。
由於形成於光電二極體111內部之比例越多，則攝像元件越薄地形成，相應地N區域121越小，故電荷存儲量變少。
<4.第4實施形態> [攝像元件]
以上已就光電二極體、TG、及FD進行說明，但亦可以使放大器(Amp)、選擇器(Sel)、及重置器(Rst)等之電晶體之通道部之P-層重疊於P+層之方式形成。
圖19係顯示其情形之攝像元件之主要之構成例之剖面圖。圖19所示之攝像元件700，除作為基本與圖1之攝像元件100相同之攝像元件之FD/TG部711外，具有作為放大器(Amp)、選擇器(Sel)、及重置器(Rst)等之電晶體之TR部712。
TR部712，形成於像素分離區域112(P+區域122)之圖中上側。在圖19中，顯示有TR部712之通道部之剖面圖。如圖19所示，在TR部712中，通道部之P-層722以重疊於P+層721之圖中上側之方式形成。即，TR部712之通道部柱狀形 成。另，TR部712之源極部或汲極部之N層，並列形成於該通道部(未圖示)。該通道部之表面形成有絕緣膜126，再者以自其上方覆蓋通道部之方式形成有閘極電極723。
再者其閘極電極723或絕緣膜126之圖中上側形成有層間絕緣膜128，在閘極電極723之圖中上側，以貫通其層間絕緣膜128之方式形成有接點724。
又，在層間絕緣膜128之圖中上側，形成有包含連接FD/TG部711與TR部712之配線725之配線層130。亦當然可在配線層130之進而圖中上側，形成有層間絕緣膜。
圖20係自斜上方觀察攝像元件700之FD/TG部711或TR部712之構成之情形之立體圖。圖21係自圖19之圖中上側觀察之俯視圖。
藉由設為如此之構造，可增長TR部712之通道部之閘極寬度或閘極長度。藉此，可使TR部712之ON/OFF(接通/斷開)特性或l/f雜訊特性等提高。
又，由於如圖21所示之選擇器741、放大器742、及重置器743般，可在像素分離區域112中形成TR部712，故可增大光電二極體111。
[製造裝置]
圖22係顯示用以製造應用本技術之攝像元件之製造裝置之主要之構成例之方塊圖。圖22所示之製造裝置800為製造應用本技術之攝像元件700(圖19)之裝置。
製造裝置800具有控制部801及製造部802。製造裝置800，進而具有輸入部211、輸出部212、記憶部213、通訊 部214、及安裝有可移動媒體之驅動器215。
控制部801，具有基本與控制部201相同之構成，控制製造部802之各部，進行關於攝像元件700之製造之控制處理。
製造部802受控制部801控制，進行關於應用本技術之攝像元件700之製造之處理。如圖22所示，製造部802，雖具有基本與製造部202(圖2)相同之構成，但代替P-層形成部233、N+層形成部234、P+層形成部235、閘極電極形成部237、接點形成部239、及配線層形成部240，具有P-層形成部833、N+層形成部834、電晶體形成部835、P+層形成部836、閘極電極形成部838、接點形成部840、及配線層形成部841。
[製造處理之流程]
參照圖23之流程圖，說明利用該製造部802執行之製造處理之流程之例。根據需要，參照圖24及圖25進行說明。
步驟S801及步驟S802之各處理，與圖3之步驟S101及步驟S102之各處理相同地執行。
在步驟S803中，P-層形成部833受控制部801控制，在自像素分離區域形成部232供給之組件之光電二極體111(N區域121)之表面，形成TG141之P-層123。
在步驟S804中，N+層形成部834受控制部801控制，在自P-層形成部833供給之組件之光電二極體111之N區域121上之P-層123之表面，形成FD142之N+層124。
在步驟S805中，電晶體形成部835受控制部801控制，在 自N+層形成部834供給之組件之像素分離區域112(P+區域122)之圖中上側，形成有重疊於P+層721之通道部(P-層722)或源極．汲極部(未圖示)(圖24之A)。
另，如圖24之A所示之例般，P+層721及P-層722，可在像素分離區域112及光電二極體111之一部分之圖中上側成膜。
在步驟S806中，P+層形成部836受控制部601控制，除去自電晶體形成部835供給之組件之P-層123及N+層124、及P+層721及P-層722之各一部分，在N區域121之表面形成P+層125。
具體而言，P+層形成部836，在N+層124及P-層722之表面，塗布光阻膜，使用遮罩與微影技術，在作為FD/TG711之部分與作為TR部712之部分以外形成光阻膜開口區域。且，P+層形成部836，以乾蝕刻等方法，除去其光阻膜開口區域之P-層123及N+層124、及P+層721及P-層722。即，P+層形成部834，留下作為FD/TG711之部分之P-層123及N+層124、及作為TR部712之部分之P+層721及P-層722，除去其外之部分之P-層123及N+層124、P+層721及P-層722之各層。藉此，不僅形成以柱狀積層之P-層123及N+層124，亦形成以柱狀積層之P+層721及P-層722。
其後，P+層形成部836，在光阻膜開口區域形成P+層125(圖24之B)，並利用灰化，剝離殘留於N+層124或P-層722之表面之光阻膜。
步驟S807之處理，與步驟S106相同地執行(圖24之C)。
在步驟S808中，閘極電極形成部838受控制部801控制，以從自絕緣膜形成部236供給之組件之絕緣膜126之上方，包圍(覆蓋)柱狀形成之P-層123及N+層124之周圍之方式，形成閘極電極127。又，閘極電極形成部838，以其其組件之絕緣膜126之上方，覆蓋柱狀形成之P+層721及P-層722之方式，形成閘極電極723(圖24之D)。
更具體而言，閘極電極形成部838，自絕緣膜126之上方成膜多晶矽等之閘極電極材料，進行光阻膜塗布、利用遮罩與微影技術之光阻膜開口、及乾蝕刻並進行加工，從而形成閘極電極127及閘極電極723。
步驟S809之處理與步驟S108相同地執行(圖25之A)。
在步驟S810中，接點形成部840受控制部801控制，以從自層間絕緣膜形成部238供給之組件之表面至N+層124，貫通層間絕緣膜128及絕緣膜126之方式形成接點129。接點形成部840，再者，以自其組件之表面至閘極電極723，貫通層間絕緣膜128之方式形成接點724(圖25之B)。
在步驟S811中，配線層形成部841受控制部801控制，在自接點形成部840供給之組件之表面，例如，形成包含連接於FD/TG部711之接點129之配線131、及連接於TR部712之接點724之配線725之配線層130(圖25之C)。在其配線層130之圖中上側，可進而形成有層間絕緣膜。
若形成有配線層，則製造部802，將如上所述般製造之攝像元件700供給至外部，從而結束製造處理。
如上所述，製造裝置800，利用與製造先前之攝像元件 之情形基本相同之步驟數，可容易地製造攝像元件700。
另，上述之步驟順序，只要不產生矛盾，可任意更改。
又，在圖19中，雖僅顯示1個TR部712，但實際上，TR部712作為放大器(Amp)、選擇器(Sel)、及重置器(Rst)之內至少任一者形成。
<5.第5實施形態> [攝像裝置]
圖26係顯示應用本技術之攝像裝置之構成例之圖。圖26所示之攝像裝置900為攝像被攝物體，將其被攝物體之圖像作為電性信號輸出之裝置。
圖26所示之攝像裝置900具有透鏡部911、CMOS感測器912、A/D轉換部913、操作部914、控制部915、圖像處理部916、顯示部917、編解碼器918、及記錄部919。
透鏡部911，調整至被攝物體之焦點，聚光來自焦點對準之位置之光，供給至CMOS感測器912。
CMOS感測器912，光電轉換經由透鏡部911供給之來自被攝物體之光，並作為電性信號供給至A/D轉換器913。
A/D轉換器913，自CMOS感測器912，將特定之時序中供給之每個像素之電性信號，轉換為數位之圖像信號(以下，亦適宜地稱為像素信號或圖像資料)，且在特定之時序依序供給至圖像處理部916。
操作部914，例如，包含微動撥號器(商標)、鍵、按鈕、或觸控面板等，且接收使用者之操作輸入，將對應其操作輸入之信號供給至控制部915。
控制部915，基於對應利用操作部914輸入之使用者操作輸入之信號，控制透鏡部911、CMOS感測器912、A/D轉換器913、圖像處理部916、顯示部917、編解碼處理部918、及記錄部919之驅動，使各部進行關於攝像之處理。
圖像處理部916，相對於自A/D轉換器913供給之圖像信號，例如，實施上述黑位準校正、混色校正、缺陷校正、解拼校正、矩陣校正、伽馬校正、及YC轉換等之各種圖像處理。圖像處理部916，將上述圖像處理之圖像信號供給至顯示部917及編解碼處理部918。
顯示部917，例如，作為液晶顯示器等構成，基於來自圖像處理部916之圖像信號，顯示被攝物體之圖像。
編解碼處理部918，相對於來自圖像處理部916之圖像信號，實施特定之方式之編碼處理，並將編碼處理之結果獲得之圖像資料供給至紀錄部919。
紀錄部919，紀錄來自編解碼處理部918之圖像資料。紀錄於紀錄部919之圖像資料，藉由根據需要被圖像處理部916讀出，供給至顯示部917，顯示對應之圖像。
作為如此之攝像裝置900之CMOS感測器912，藉由應用如上所述之FD(N+層)與TG之通道部(P-層)以至少相互之一部分重疊之方式積層之攝像元件(例如，圖1之攝像元件100、圖8之攝像元件300、圖15之攝像元件500、或圖19之攝像元件700)，攝像裝置900，可進一步增大電荷存儲區域。藉此，可使存儲電荷量增大，從而可抑制畫質之下降。
另，應用本技術之攝像元件，並不限於上述構成之攝像裝置，例如，可應用於數位靜態相機、攝像機、行動電話機、智能電話、平板型組件、個人電腦等之具有攝像功能之任意之資訊處理裝置。又，亦可應用於安裝使用(或作為內部組件搭載)於其他之資訊處理裝置之相機模組。
上述一連串之處理，既可利用硬體執行，亦可利用軟體執行。在利用軟體執行上述一連串之處理之情形下，構成其軟體之程式自網絡或紀錄媒體安裝。
該紀錄媒體，例如，如圖2、圖10、圖15、及圖22所示，包含與裝置主體分開，為了對使用者傳送程式而分配之紀錄有程式之可移動媒體221。該可移動媒體221中，包含磁碟(包含軟性磁碟)或光碟(包含CD-ROM(Compact Disk-Read Only Memory：緊密磁碟-唯讀記憶體)或DVD(Digital versatile disk：數位多功能光碟))。再者，亦包含磁光碟(包含MD(Mini Disc：迷你光碟))或半導體記憶體等。又，所示紀錄媒體，不僅如此之可移動媒體221，亦可包含紀錄有在預先裝入裝置主體之狀態下傳送至使用者之程式之ROM或包含於記憶部213之硬碟等。
另，電腦執行之程式，既可為按照本說明書中說明之順序以時間順序進行處理之程式，亦可為並列、或在進行調用時等之必要之時序進行處理之程式。
又，本說明書中，記述記錄媒體所記錄之程式之步驟，按照所記載之順序以時間順序進行之處理不言而喻，不一定是以時間順序進行處理，亦包含並列或個別執行之處 理。
又，在本說明書中，所謂系統，為表示包含複數個組件(裝置)之裝置整體者。
又，可分割在以上中，作為1個裝置(或處理部)說明之構成，作為複數個裝置(或處理部)構成。相反，亦可集合以上中作為複數個裝置(或處理部)說明之構成作為1個裝置(或處理部)構成。又，當然亦可對各裝置(處理部)之構成附加上述以外之構成。再者，若作為系統整體之構成或動作實質上相同，則可將某裝置(或處理部)之構成之一部分包含於其他之裝置(或其他之處理部)之構成。即，本技術，並非限定於上述實施形態者，在不脫離本技術之範圍中可進行各種更改。
另，本技術亦可採用如下所述之構成。
(1)一種攝像元件，其係以使構成像素之讀出電晶體之通道部及浮動擴散器至少相互之一部分重疊之方式形成。
(2)如上述(1)中記載之攝像元件，其中上述通道部及上述浮動擴散器之一部分或全部，露出於構成上述像素之光電二極體之外側。
(3)如上述(1)或(2)中記載之攝像元件，其中上述通道部及上述浮動擴散器係在構成上述像素之光電二極體之表面形成為柱狀。
(4)如上述(1)至(3)之任一者中記載之攝像元件，其中上述通道部及上述浮動擴散器形成於構成1個像素之光電二極體自區域內。
(5)如上述(1)至(4)之任一者中記載之攝像元件，其中上述通道部及上述浮動擴散器由複數個像素共用。
(6)如上述(1)至(5)之任一者中記載之攝像元件，其中以包圍上述通道部及上述浮動擴散器之側面之一部分或全部之方式，形成上述讀出電晶體之閘極電極。
(7)如上述(1)至(6)之任一者中記載之攝像元件，其中形成有上述讀出電晶體、上述浮動擴散器、及構成上述像素之光電二極體之第1晶片，與形成構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之第2晶片相互重疊而結合。
(8)如上述(7)中記載之攝像元件，其中上述第1晶片與上述第2晶片係以將上述第1晶片之上述像素內之配線與上述第2晶片之配線，相對於與每個像素或每複數個像素對應之電路予以黏合之方式而結合。
(9)如上述(7)中記載之攝像元件，其中與上述第1晶片結合之上述第2晶片上，進而重疊、結合形成包含上述像素之輸入系統或輸出系統之電晶體之邏輯電路之第3晶片。
(10)如上述(1)至(9)之任一者中記載之攝像元件，其係以使構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之中至少任一者之各通道部之P-層與P+層重疊之方式形成。
(11)一種製造裝置，其係製造攝像元件者，且具備：通道形成部，其形成構成上述攝像元件之像素之讀出電晶體之通道部；及 浮動擴散器形成部，其相對於利用上述通道形成部而形成之上述通道部，以至少相互之一部分重疊之方式形成浮動擴散器。
(12)如上述(11)中記載之製造裝置，其中進而具備形成光電二極體之光電二極體形成部，且上述通道形成部係於利用上述光電二極體形成部而形成之上述光電二極體表面形成上述通道部；上述浮動擴散器形成部係以重疊於形成於上述光電二極體表面之上述通道部之方式形成上述浮動擴散器。
(13)如上述(12)中記載之製造裝置，其中上述浮動擴散器形成部係於利用上述光電二極體形成部而形成之上述光電二極體表面形成上述浮動擴散器；上述通道形成部係以重疊於利用上述浮動擴散器形成部而形成之上述浮動擴散器之方式，在上述光電二極體內部形成上述通道部。
(14)如上述(11)至(13)之任一者中記載之製造裝置，其中進而具備電晶體形成部，其係以使各通道部之P-層重疊於P+層之方式，形成構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之中至少任一者。
(15)如上述(11)至(14)之任一者中記載之製造裝置，其中進而具備：製造部，其作為與形成有上述讀出電晶體及上述浮動擴散器之第1晶片不同之晶片，而製造形成有構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體 之第2晶片；及結合部，其係將利用上述製造部製造之上述第2晶片重疊並結合於上述第1晶片。
(16)如上述(15)中記載之製造裝置，其中上述結合部係藉由使上述第1晶片之上述像素內之配線與上述第2晶片之配線相對於與每個像素或每複數個像素對應之電路黏合，而將上述第1晶片與上述第2晶片結合。
(17)如上述(15)或(16)中記載之製造裝置，其中進而具備：第3晶片製造部，其製造形成包含上述像素之輸入系統或輸出系統之電晶體之邏輯電路之第3晶片；及第3晶片結合部，其將利用上述第3晶片製造部所製造之上述第3晶片結合於利用上述結合部而與上述第1晶片結合之上述第2晶片。
(18)一種製造方法，其係製造攝像元件之製造裝置之製造方法，且通道形成部形成構成上述攝像元件之像素之讀出電晶體之通道部；浮動擴散器形成部係相對於所形成之上述通道部，以至少相互之一部分重疊之方式形成浮動擴散器。
(19)一種攝像裝置，其具備：攝像元件，其係將構成像素之讀出電晶體之通道部及浮動擴散器以至少相互之一部分重疊之方式形成；及圖像處理部，其係對上述攝像元件中獲得之被攝物體之 圖像進行圖像處理。
(20)如上述(19)中記載之攝像裝置，其中上述攝像元件之上述通道部及上述浮動擴散器係在構成上述像素之光電二極體之表面形成為柱狀。
100‧‧‧攝像元件
111‧‧‧光電二極體
112‧‧‧像素分離區域
121‧‧‧N區域
122‧‧‧P+區域
123‧‧‧P-區域
124‧‧‧N+層
125‧‧‧P+層
126‧‧‧絕緣膜
127‧‧‧閘極電極
128‧‧‧層間絕緣膜
129‧‧‧接點
130‧‧‧配線層
131‧‧‧配線
200‧‧‧製造裝置
201‧‧‧控制部
202‧‧‧製造部
231‧‧‧PD形成部
232‧‧‧像素分離區域形成部
233‧‧‧P-層形成部
234‧‧‧N+層形成部
235‧‧‧P+層形成部
236‧‧‧絕緣膜形成部
237‧‧‧閘極電極形成部
238‧‧‧層間絕緣膜形成部
239‧‧‧接點形成部
240‧‧‧配線層形成部
300‧‧‧攝像元件
301‧‧‧CIS
302‧‧‧Logic1
303‧‧‧Logic2
400‧‧‧製造裝置
401‧‧‧控制部
402‧‧‧製造部
431‧‧‧CIS製造部
432‧‧‧LOGIC1製造部
433‧‧‧LOGIC1結合部
434‧‧‧LOGIC2製造部
435‧‧‧LOGIC2結合部
436‧‧‧濾光器形成部
437‧‧‧聚光透鏡形成部
500‧‧‧攝像元件
523‧‧‧N+層
524‧‧‧P+層
525‧‧‧P-層
600‧‧‧製造裝置
601‧‧‧控制部
602‧‧‧製造部
633‧‧‧N+層形成部
634‧‧‧P+層形成部
635‧‧‧P-層形成部
700‧‧‧攝像元件
711‧‧‧FD/TG部
712‧‧‧TR部
721‧‧‧P+層
722‧‧‧P-層
723‧‧‧閘極電極
724‧‧‧接點
725‧‧‧配線
741‧‧‧選擇器
742‧‧‧放大器
743‧‧‧重置器
744‧‧‧GND
800‧‧‧製造裝置
801‧‧‧控制部
802‧‧‧製造部
833‧‧‧P-層形成部
834‧‧‧N+層形成部
835‧‧‧電晶體形成部
836‧‧‧P+層形成部
838‧‧‧閘極電極形成部
840‧‧‧接點形成部
841‧‧‧配線層形成部
900‧‧‧攝像裝置
912‧‧‧CMOS感測器
圖1係說明應用本技術之攝像元件之主要之構成例之剖面圖。
圖2係顯示製造攝像元件之製造裝置之主要之構成例之方塊圖。
圖3係說明製造處理之流程之流程圖。
圖4A-D係顯示製造之情況之例之圖。
圖5A-C係顯示製造之情況之例之接著圖4之圖。
圖6A-F係說明浮動擴散器之形狀之圖。
圖7係說明複數個像素中共用浮動擴散器之例之圖。
圖8係說明應用本技術之攝像元件之主要之構成例之剖面圖。
圖9A、B係說明像素區域之構成例之圖。
圖10係顯示製造攝像元件之製造裝置之主要之構成例之方塊圖。
圖11係說明製造處理之流程之流程圖。
圖12A-C係顯示製造之情況之例之圖。
圖13A、B係顯示製造之情況之例之接著圖12之圖。
圖14係說明應用本技術之攝像元件之主要之構成例之剖面圖。
圖15係顯示製造攝像元件之製造裝置之主要之構成例之方塊圖。
圖16係說明製造處理之流程之流程圖。
圖17A-D係顯示製造之情況之例之圖。
圖18A-C係顯示製造之情況之例之接著圖17之圖。
圖19係說明應用本技術之攝像元件之主要之構成例之剖面圖。
圖20係說明應用本技術之攝像元件之主要之構成例之立體圖。
圖21係說明應用本技術之攝像元件之主要之構成例之俯視圖。
圖22係顯示製造攝像元件之製造裝置之主要之構成例之方塊圖。
圖23係說明製造處理之流程之流程圖。
圖24A-D係顯示製造之情況之例之圖。
圖25A-C係顯示製造之情況之例之接著圖24之圖。
圖26係顯示應用本技術之攝像裝置之主要之構成例之方塊圖。
100‧‧‧攝像元件
111‧‧‧光電二極體
112‧‧‧像素分離區域
121‧‧‧N區域
122-1‧‧‧P+區域
122-2‧‧‧P+區域
123‧‧‧P-區域
124‧‧‧N+層
125-1‧‧‧P+層
125-2‧‧‧P+層
126‧‧‧絕緣膜
127-1‧‧‧閘極電極
127-2‧‧‧閘極電極
128‧‧‧層間絕緣膜
129‧‧‧接點
130‧‧‧配線層
131‧‧‧配線
141‧‧‧傳送閘極
142‧‧‧浮動擴散器

Claims (20)

  1. 一種攝像元件，其係以使構成像素之讀出電晶體之通道部及浮動擴散器至少相互之一部分重疊之方式形成。
  2. 如請求項1之攝像元件，其中上述通道部及上述浮動擴散器之一部分或全部，露出於構成上述像素之光電二極體之外側。
  3. 如請求項1之攝像元件，其中上述通道部及上述浮動擴散器係在構成上述像素之光電二極體之表面形成為柱狀。
  4. 如請求項1之攝像元件，其中上述通道部及上述浮動擴散器形成於構成1個像素之光電二極體之區域內。
  5. 如請求項1之攝像元件，其中上述通道部及上述浮動擴散器由複數個像素共用。
  6. 如請求項1之攝像元件，其中以包圍上述通道部及上述浮動擴散器之側面之一部分或全部之方式，形成上述讀出電晶體之閘極電極。
  7. 如請求項1之攝像元件，其中形成上述讀出電晶體、上述浮動擴散器、及構成上述像素之光電二極體之第1晶片，與形成構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之第2晶片相互重疊而結合。
  8. 如請求項7之攝像元件，其中上述第1晶片與上述第2晶片係以將上述第1晶片之上述像素內之配線與上述第2晶片之配線相對於與每個像素或每複數個像素對應之電路 黏合之方式而結合。
  9. 如請求項7之攝像元件，其中與上述第1晶片結合之上述第2晶片上，進而重疊、結合形成包含上述像素之輸入系統或輸出系統之電晶體之邏輯電路之第3晶片。
  10. 如請求項1之攝像元件，其係以使構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之中至少任一者之各通道部之P-層與P+層重疊之方式形成。
  11. 一種製造裝置，其係製造攝像元件者，且包含：通道形成部，其形成構成上述攝像元件之像素之讀出電晶體之通道部；及浮動擴散器形成部，其以相對於利用上述通道形成部而形成之上述通道部至少相互之一部分重疊之方式形成浮動擴散器。
  12. 如請求項11之製造裝置，其中進而包含形成光電二極體之光電二極體形成部，且上述通道形成部係於利用上述光電二極體形成部而形成之上述光電二極體表面形成上述通道部；上述浮動擴散器形成部係以重疊於形成於上述光電二極體表面之上述通道部之方式形成上述浮動擴散器。
  13. 如請求項12之製造裝置，其中上述浮動擴散器形成部係於利用上述光電二極體形成部而形成之上述光電二極體表面形成上述浮動擴散器；上述通道形成部係以重疊於利用上述浮動擴散器形成部而形成之上述浮動擴散器之方式，在上述光電二極體 內部形成上述通道部。
  14. 如請求項11之製造裝置，其中進而包含電晶體形成部，其係以使各通道部之P-層重疊於P+層之方式，形成構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之中至少任一者。
  15. 如請求項11之製造裝置，其中進而包含：製造部，其作為與形成有上述讀出電晶體及上述浮動擴散器之第1晶片不同之晶片，而製造形成有構成上述像素之放大用之電晶體、選擇用之電晶體、及重置用之電晶體之第2晶片；及結合部，其係將利用上述製造部製造之上述第2晶片重疊而結合於上述第1晶片。
  16. 如請求項15之製造裝置，其中上述結合部係藉由使上述第1晶片之上述像素內之配線與上述第2晶片之配線相對於與每個像素或每複數個像素對應之電路黏合，而將上述第1晶片與上述第2晶片結合。
  17. 如請求項15之製造裝置，其中進而包含：第3晶片製造部，其製造形成包含上述像素之輸入系統或輸出系統之電晶體之邏輯電路之第3晶片；及第3晶片結合部，其將利用上述第3晶片製造部所製造之上述第3晶片結合於利用上述結合部而與上述第1晶片結合之上述第2晶片。
  18. 一種製造方法，其係製造攝像元件之製造裝置之製造方法，且 通道形成部形成構成上述攝像元件之像素之讀出電晶體之通道部；浮動擴散器形成部係相對於所形成之上述通道部，以至少相互之一部分重疊之方式形成浮動擴散器。
  19. 一種攝像裝置，其包含：攝像元件，其係將構成像素之讀出電晶體之通道部及浮動擴散器以至少相互之一部分重疊之方式形成；及圖像處理部，其係對上述攝像元件中獲得之被攝物體之圖像進行圖像處理。
  20. 如請求項19之攝像裝置，其中上述攝像元件之上述通道部及上述浮動擴散器係在構成上述像素之光電二極體之表面形成為柱狀。
TW101147930A 2012-02-10 2012-12-17 攝像元件、製造裝置及方法、及攝像裝置 TW201334169A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012026933 2012-02-10

Publications (1)

Publication Number Publication Date
TW201334169A true TW201334169A (zh) 2013-08-16

Family

ID=48947410

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101147930A TW201334169A (zh) 2012-02-10 2012-12-17 攝像元件、製造裝置及方法、及攝像裝置

Country Status (6)

Country Link
US (1) US20150029374A1 (zh)
JP (1) JPWO2013118646A1 (zh)
KR (1) KR20140133814A (zh)
CN (1) CN104094406A (zh)
TW (1) TW201334169A (zh)
WO (1) WO2013118646A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8773562B1 (en) 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
WO2016017305A1 (ja) * 2014-07-31 2016-02-04 ソニー株式会社 画素回路、半導体光検出装置および放射線計数装置
US9583525B2 (en) 2015-06-02 2017-02-28 Semiconductor Components Industries, Llc Die stacked image sensors and related methods
KR102414038B1 (ko) 2015-09-16 2022-06-30 에스케이하이닉스 주식회사 수직 전송 게이트를 갖는 이미지 센서 및 그 제조방법
CN108174619B (zh) * 2015-09-30 2022-09-20 株式会社尼康 摄像元件及摄像装置
EP3358622A4 (en) * 2015-09-30 2019-12-04 Nikon Corporation PICTURE ELEMENTS AND PICTURE DEVICE
KR102225297B1 (ko) * 2015-09-30 2021-03-09 가부시키가이샤 니콘 촬상 소자 및 촬상 장치
US10840282B2 (en) * 2015-10-21 2020-11-17 Ams Sensors Singapore Pte. Ltd. Demodulation pixel devices, arrays of pixel devices and optoelectronic devices incorporating the same
KR102462912B1 (ko) * 2015-12-04 2022-11-04 에스케이하이닉스 주식회사 수직 전송 게이트를 갖는 이미지 센서
KR102535680B1 (ko) * 2016-03-22 2023-05-24 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
KR102569811B1 (ko) 2016-04-08 2023-08-24 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
CN108039354A (zh) * 2017-12-08 2018-05-15 德淮半导体有限公司 互补金属氧化物半导体图像传感器及其制造方法
US11150313B1 (en) * 2018-05-25 2021-10-19 Hrl Laboratories, Llc On-chip excitation and readout architecture for high-density magnetic sensing arrays based on quantum defects
US12185018B2 (en) 2019-06-28 2024-12-31 Apple Inc. Stacked electromagnetic radiation sensors for visible image sensing and infrared depth sensing, or for visible image sensing and infrared image sensing
EP4099684A4 (en) 2020-01-31 2023-07-05 Sony Semiconductor Solutions Corporation Imaging device and imaging method
US11616088B2 (en) 2020-03-25 2023-03-28 Omnivision Technologies, Inc. Transistors having increased effective channel width
US11626433B2 (en) 2020-03-25 2023-04-11 Omnivision Technologies, Inc. Transistors having increased effective channel width
JP2021190433A (ja) 2020-05-25 2021-12-13 ソニーセミコンダクタソリューションズ株式会社 受光素子、固体撮像装置及び電子機器
US20220271076A1 (en) * 2021-02-25 2022-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Photosensor having gate-all-around structure and method for forming the photosensor
JP2022146934A (ja) * 2021-03-22 2022-10-05 三星電子株式会社 イメージセンサ
CN117546298A (zh) * 2021-08-06 2024-02-09 索尼半导体解决方案公司 光检测装置、光检测装置的制造方法和电子设备
JP2025500227A (ja) * 2021-12-22 2025-01-09 ギガジョット テクノロジー，インコーポレイテッド 高変換利得ｃｍｏｓ画像センサピクセルのための垂直ポンプゲート電荷転送
EP4546427A4 (en) * 2022-06-24 2025-11-19 Sony Semiconductor Solutions Corp IMAGING ELEMENT AND IMAGING DEVICE
US20240282799A1 (en) * 2023-02-16 2024-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor with transistor having high relative permittivity

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846055A (ja) * 1994-08-01 1996-02-16 Sony Corp 半導体集積回路の製法
JP4721380B2 (ja) * 2000-04-14 2011-07-13 キヤノン株式会社 固体撮像装置および撮像システム
JP3713418B2 (ja) * 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
JP4115152B2 (ja) * 2002-04-08 2008-07-09 キヤノン株式会社 撮像装置
JP4341421B2 (ja) * 2004-02-04 2009-10-07 ソニー株式会社 固体撮像装置
EP2461363A1 (en) * 2007-09-12 2012-06-06 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US7781716B2 (en) * 2008-03-17 2010-08-24 Eastman Kodak Company Stacked image sensor with shared diffusion regions in respective dropped pixel positions of a pixel array
JP5231890B2 (ja) * 2008-07-31 2013-07-10 株式会社東芝 固体撮像装置とその製造方法
JP5515434B2 (ja) * 2009-06-03 2014-06-11 ソニー株式会社 半導体装置及びその製造方法、固体撮像素子
WO2011077580A1 (ja) * 2009-12-26 2011-06-30 キヤノン株式会社 固体撮像装置および撮像システム
US20110156197A1 (en) * 2009-12-31 2011-06-30 Tivarus Cristian A Interwafer interconnects for stacked CMOS image sensors

Also Published As

Publication number Publication date
US20150029374A1 (en) 2015-01-29
KR20140133814A (ko) 2014-11-20
WO2013118646A1 (ja) 2013-08-15
JPWO2013118646A1 (ja) 2015-05-11
CN104094406A (zh) 2014-10-08

Similar Documents

Publication Publication Date Title
TW201334169A (zh) 攝像元件、製造裝置及方法、及攝像裝置
US12419127B2 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus
US10573680B2 (en) Solid-state image pickup device
JP5553693B2 (ja) 固体撮像装置及び撮像システム
JP2012019148A (ja) 固体撮像装置用の部材および固体撮像装置の製造方法
JP2008172580A (ja) 固体撮像素子及び固体撮像装置
WO2020246133A1 (ja) 撮像素子および撮像装置
WO2025004565A1 (ja) 光検出装置及び電子機器