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TW201327829A - 半導體元件及其製造方法 - Google Patents

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TW201327829A
TW201327829A TW101143296A TW101143296A TW201327829A TW 201327829 A TW201327829 A TW 201327829A TW 101143296 A TW101143296 A TW 101143296A TW 101143296 A TW101143296 A TW 101143296A TW 201327829 A TW201327829 A TW 201327829A
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前田茂伸
盧鉉弼
李忠浩
咸錫憲
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三星電子股份有限公司
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Abstract

提供包含高電壓電晶體以及低電壓電晶體之半導體元件及其製造方法。所述半導體元件包含：半導體基板，其包含高電壓區域以及低電壓區域；高電壓電晶體，其形成於所述高電壓區域中且包含第一主動區、第一源極/汲極區域、第一閘極絕緣層以及第一閘電極；以及低電壓電晶體，其形成於所述低電壓區域中且包含第二主動區、第二源極/汲極區域、第二閘極絕緣層以及第二閘電極。所述第二源極/汲極區域之厚度小於所述第一源極/汲極區域之厚度。

Description

半導體元件及其製造方法 【相關申請案】
本申請案主張2011年11月25日於韓國智慧財產局提申之韓國專利申請案第10-2011-0124393的優先權，其揭露內容以引用方式全文併入本文。
本發明概念是關於半導體元件及其製造方法，且更特定言之，是關於包含高電壓電晶體以及低電壓電晶體之半導體元件及其製造方法。
隨著半導體產業的發展及使用者之需要的增長，電子元件更具多功能性，且作為電子元件之核心部分的半導體元件之功能日益變化多樣。然而，為了使一個半導體元件具有各種功能，具有不同特性之各代電晶體必須與半導體元件之各種功能一起實施。然而，需要不同製程條件來製造各代電晶體。因此，在滿足多功能半導體元件之所有所需特性的過程中，存在許多難點。
根據本發明概念之態樣，提供包含高電壓電晶體以及低電壓電晶體之半導體元件及其製造方法。
根據本發明概念之一態樣，提供一種半導體元件，包 含：半導體基板，其包含高電壓區域以及低電壓區域；高電壓電晶體，其形成於所述高電壓區域中且包含第一主動區、第一源極/汲極區域、第一閘極絕緣層以及第一閘電極；以及低電壓電晶體，其形成於所述低電壓區域中且包含第二主動區、第二源極/汲極區域、第二閘極絕緣層以及第二閘電極。所述第二源極/汲極區域之厚度小於所述第一源極/汲極區域之厚度。
在許多實施例中，所述第二源極/汲極區域之底表面可處於高於所述第一源極/汲極區域之底表面的水平面。
在許多實施例中，所述第一閘極絕緣層可比所述第二閘極絕緣層厚。
在許多實施例中，所述第二閘極絕緣層可包含介電常數高於所述第一閘極絕緣層之介電常數的材料。
在許多實施例中，所述第一閘極絕緣層可包含氧化矽或氮氧化矽，且所述第二閘極絕緣層之介電常數可比所述第一閘極絕緣層高，且所述第二閘極絕緣層可包含金屬氧化物或金屬矽化物。
在許多實施例中，所述半導體元件可更包含界面氧化物層，其安置於所述第二閘極絕緣層與所述第二主動區之間。
在許多實施例中，所述第二閘電極可包含電阻率低於所述第一閘電極之電阻率的材料。
在許多實施例中，所述第二閘電極可包含金屬或導電金屬氮化物。
在許多實施例中，所述半導體元件可更包含一對第二間隔物層，其安置於所述第二閘電極之兩側面處，其中所述第二閘極絕緣層自所述第二閘電極與所述第二主動區之間的空間延伸至所述第二閘電極與所述第二間隔物層之間的空間。
在許多實施例中，所述半導體元件可更包含第一隔離層以及第二隔離層，其分別界定所述第一主動區以及所述第二主動區，其中所述第一隔離層之底表面以及所述第二隔離層之底表面處於同一水平面。
在許多實施例中，所述第一隔離層之頂表面可處於高於所述第二隔離層之頂表面的水平面。
在許多實施例中，所述低電壓電晶體可包含鰭片場效電晶體(FinFET)，其中通道區域形成於所述第二主動區之頂表面及兩側面上。
在許多實施例中，在所述第一閘電極延伸之方向上的所述第一主動區之寬度可大於在所述第二閘電極延伸之方向上的所述第二主動區之寬度。
在許多實施例中，所述第二源極/汲極區域在深度上的摻雜濃度變化可大於所述第一源極/汲極區域之在深度上的摻雜濃度變化。
根據本發明概念之另一態樣，提供一種半導體元件，包含：半導體基板，其包含第一區域以及第二區域；高電壓電晶體，其形成於所述第一區域中且包含第一主動區、第一源極/汲極區域、第一閘極絕緣層以及第一閘電極；以 及低電壓電晶體，其形成於所述第二區域中且包含第二主動區、第二源極/汲極區域、第二閘極絕緣層以及第二閘電極。所述第二源極/汲極區域之厚度小於所述第一源極/汲極區域之厚度，且所述第一閘電極之頂表面及所述第二閘電極之頂表面處於同一水平面。
根據本發明概念之另一態樣，提供一種製造半導體元件之方法。所述方法包含：製備半導體基板，所述半導體基板包含高電壓區域以及低電壓區域，其中分別由第一隔離層以及第二隔離層來界定第一主動區以及第二主動區；在所述第一主動區上以及在所述第二主動區上形成第一閘極絕緣層；在所述第一主動區中形成第一源極/汲極區域；以及在形成所述第一源極/汲極區域之後，在所述第二主動區中形成第二源極/汲極區域，所述第二源極/汲極區域之厚度小於所述第一源極/汲極區域之厚度。
在許多實施例中，製備所述半導體基板的步驟可包含：在所述高電壓區域以及所述低電壓區域中形成所述第一隔離層以暴露所述第一主動區之頂表面以及所述第二主動區之頂表面；以及藉由移除形成於所述低電壓區域中之所述第一隔離層之部分來形成所述第二隔離層，以暴露所述第二主動區之側面的部分。
在許多實施例中，形成所述第二隔離層之步驟可包含移除形成於所述低電壓區域中之所述第一隔離層之部分與形成於所述第二主動區上之所述第一閘極絕緣層。
在許多實施例中，所述方法可更包含：在形成所述第 一源極/汲極區域之前，蝕刻所述第一閘極材料層以在所述高電壓區域上以及在所述低電壓區域上形成第一閘極材料層；以及形成第一閘電極，所述第一閘電極與所述第一主動區交叉且自所述第一主動區延伸。
在許多實施例中，所述方法可更包含：在形成所述第一源極/汲極區域之後且在形成所述第二源極/汲極區域之前，蝕刻所述第一閘極材料層以形成第二閘電極，所述第二閘電極與所述低電壓區域上之所述第二主動區交叉且自所述第二主動區延伸。
在許多實施例中，所述方法可更包含：在形成所述第一源極/汲極區域之後且在形成所述第二源極/汲極區域之前，蝕刻所述第一閘極材料層以形成虛設閘電極，所述虛設閘電極與所述低電壓區域上之所述第二主動區交叉且自所述第二主動區延伸。
在許多實施例中，所述方法可更包含：形成層間絕緣層，所述層間絕緣層覆蓋所述半導體基板以暴露所述第一閘電極之頂表面以及所述虛設閘電極之頂表面；在藉由移除所述虛設閘電極而形成之空間中形成凹處；藉由將金屬或導電金屬氮化物填充至所述凹處中而形成第二閘電極。
在許多實施例中，在形成所述第一閘極材料層之前，所述方法可更包含：形成緩衝氧化物層，以用於覆蓋由所述第二隔離層暴露之所述第二主動區，以及在形成所述凹處之後，移除所述凹處中暴露之所述緩衝氧化物層之部分。
在許多實施例中，在移除所述凹處中暴露之所述緩衝 氧化物層之所述部分之後，所述方法可更包含：在藉由移除所述緩衝氧化物層之所述部分而暴露之所述第二主動區上形成界面氧化物層。
在許多實施例中，在形成所述凹處之後且在形成所述第二閘電極之前，所述方法可更包含：形成第二閘極絕緣層以用於填充所述凹處之部分。
在許多實施例中，在形成所述虛設閘電極之後且在形成所述層間絕緣層之前，所述方法可更包含：形成第二間隔物層，所述第二間隔物層覆蓋所述虛設閘電極之兩側面，其中所述第二閘極絕緣層在所述凹處內自所述第二主動區與所述第二閘電極之間的空間延伸至所述第二閘電極與所述第二間隔物層之間的空間。
在許多實施例中，所述第二閘極絕緣層之介電常數可高於所述第一閘極絕緣層之介電常數，且所述第二閘極絕緣層之厚度可小於所述第一閘極絕緣層之厚度。
根據本發明概念之另一態樣，提供一種製造半導體元件之方法。所述方法包含：製備半導體基板，所述半導體基板包含將形成高電壓電晶體之第一區域以及將形成低電壓電晶體之第二區域，其中分別由第一隔離層以及第二隔離層來界定所述第一區域之第一主動區以及所述第二區域之第二主動區；在所述第一主動區上形成所述高電壓電晶體之第一閘極絕緣層以及所述高電壓電晶體之第一閘電極，所述第一閘電極與所述第一主動區交叉且自所述第一主動區延伸；在所述第一主動區中形成所述高電壓電晶體 之第一源極/汲極區域；以及在形成所述第一源極/汲極區域之後，在所述第二主動區中形成所述低電壓電晶體之第二源極/汲極區域。形成所述第一源極/汲極區域之步驟以及形成所述第二源極/汲極區域之步驟分別包含第一熱處理以及第二熱處理，且執行所述第二熱處理之時間短於執行所述第一熱處理之時間。
在許多實施例中，在形成所述第二源極/汲極區域之後，所述方法可更包含：在所述第二主動區上形成所述低電壓電晶體之第二閘極絕緣層以及所述低電壓電晶體之第二閘電極，所述第二閘電極與所述第二主動區交叉且自所述第二主動區延伸。
在許多實施例中，在執行所述第二熱處理之後，所述第二源極/汲極區域之厚度可小於所述第一源極/汲極區域之厚度。
下文中，將參看附圖來更全面描述各種例示性實施例，附圖中繪示了一些例示性實施例。然而，本發明概念可按照許多不同形式來體現，且不應解釋為限於本文所闡述之實施例。在諸圖中，為便於解釋，可能相比實際大小而放大了部件、區域、層及其類似者，且部件之比例可類似地進行誇大或縮小。
應理解，當一部件(諸如，層、區域或基板)被稱為在另一部件「上」、「連接至」或「耦接至」另一部件時， 所述部件可直接在所述另一部件上、直接連接至或耦接至所述另一部件，或可存在介入部件。相比而言，當一部件被稱為「直接」在另一部件「上」、「直接連接至」或「直接耦接至」另一部件或層時，不存在介入部件或層。此情形亦適用於描述部件之間的關係的其他表達的解釋，亦即，「在……之間」與「直接在……之間」或「鄰近於」與「直接鄰近於」。
應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種部件、組件、區域、層及/或區段，但此等部件、組件、區域、層及/或區段不應受此等術語限制。此等術語可表示特定次序、等級或優先性且僅用於區分一個部件、組件、區域、層或區段與另一部件、組件、區域、層或區段，此情形根據使用所述術語之上下文應顯而易見。因此，在不脫離示範性實施例之教示的情況下，可將下文所論述之第一部件、組件、區域、層或區段稱為第二部件、組件、區域、層或區段。舉例而言，在不脫離本發明概念之保護範疇的情況下，第一部件可稱為第二部件，且類似地，第二部件可稱為第一部件。
如本文中所使用，單數形式「一個」以及「所述」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」或「包含」在用於本說明書中時指定所敍述之特徵、區域、整體、步驟、操作、部件及/或組件之存在，但不排除一或多個其他特徵、區域、整體、步驟、操作、部件、組件及/或其族群之存在或添加。
可使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所說明的一個部件及/或特徵與另一(其他)部件及/或特徵之關係。應理解，除了諸圖中所描繪之定向以外，所述空間相對術語意欲亦涵蓋在使用中及/或操作中之元件之不同定向。舉例而言，若翻轉諸圖中之元件，則描述為在其他部件或特徵「下方」及/或「之下」之元件將定向於其他部件或特徵「上方」。元件可按照其他方式定向(例如，旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞相應地作出解釋。
將參看附圖來更全面描述根據本發明概念之例示性實施例，附圖包含截面圖說明，所述截面圖說明為理想化例示性實施例(以及中間結構)的示意性說明。因而，應預料到由於(例如)製造技術及/或容差(tolerance)而存在相對於所述說明之形狀的變化。因此，例示性實施例不應解釋為限於本文中所說明的區域之特定形狀，而是應包含由(例如)製造引起的形狀之偏差。舉例而言，被說明為矩形之植入區域通常將具有圓角或彎曲特徵及/或在植入區域之邊緣處之植入濃度梯度，而非自植入區域至非植入區域之二元(binary)改變。同樣地，藉由植入形成之內埋區域可在所述內埋區域與進行所述植入時穿過之表面之間的區域中導致一些植入。因此，諸圖中所說明之區域本質上為示意性的，且其形狀不意欲說明元件之區域之實際形狀且不意欲限制本發明概念之範疇。
圖1說明根據本發明概念之態樣的半導體元件之閘電極以及主動區之配置的佈局的例示性實施例。
參看圖1，第一主動區110-I以及第一閘電極G-I可形成於第一區域I中。如圖所示，第一閘電極G-I可與第一主動區110-I交叉且可延伸超出第一主動區110-I。且，第二主動區110-II以及第二閘電極G-II可形成於第二區域II中。如圖所示，第二閘電極G-II可與第二主動區110-II交叉且可延伸超出第二主動區110-II。
第一主動區110-I可具有第一寬度W1，第一寬度W1為與第一閘電極G-I交叉之第一主動區110-I之寬度且在第一閘電極G-1延伸之方向上。第二主動區110-II可具有第二寬度W2，第二寬度W2為與第二閘電極G-II交叉之第二主動區110-II之寬度且在第二閘電極G-II延伸之方向上。如圖所示，第一寬度W1可大於第二寬度W2。
在此實施例中，單個第一主動區110-I形成於第一區域I中，且三個第二主動區110-II形成於第二區域II中。然而，本發明概念之態樣不限於此。四個或四個以上第二主動區110-II可在第二閘電極G-II延伸之方向上形成於第二主動區II中。同樣，多個第一主動區110-I可在第一閘電極G-I延伸之方向上形成。此外，雖然一個第一閘電極G-I以及一個第二閘電極G-II分別形成於第一區域I以及第二區域II中，但多個第一閘電極G-I以及多個第二閘電極G-II可分別安置於第一主動區以及第二主動區中。
雖然一個第一主動區110-I與第一區域I交叉，但源 極區域以及汲極區域中之一者可被共用，以使得兩個閘電極穿過一個主動區，從而使得兩個電晶體可形成於一個主動區中。類似地，雖然一個第二主動區110-II與第二區域II交叉，但源極區域以及汲極區域中之一者可被共用，以使得兩個閘電極穿過一個主動區，從而使得兩個電晶體可形成於一個主動區中。
此外，雖然第一閘電極G-I以及第二閘電極G-II在同一方向上延伸，但本發明概念之態樣不限於此。舉例而言，第一閘電極G-I以及第二閘電極G-II可在不同方向上延伸。舉例而言，第一閘電極G-I以及第二閘電極G-II可彼此垂直或按照其他角度延伸。
雖然第一閘電極G-I與第一主動區100-I或第二閘電極G-II與第二主動區100-II分別彼此垂直交叉，但本發明概念之態樣不限於此。亦即，第一閘電極G-I與第一主動區100-I或第二閘電極G-II與第二主動區100-II可分別彼此垂直或按照除90度以外之角度交叉。
下文中，圖2至圖26是說明根據本發明概念之態樣的製造半導體元件之方法的實施例的截面圖。一個截面圖是沿圖1中之線A-A'截取，A-A'沿著第一主動區110-I且跨越第一閘電極G-I而延伸。另一截面圖是沿線B-B'截取，B-B'沿著第二閘電極G-II且跨越第二主動區110-II而延伸。且另一截面圖C-C'沿著第二主動區110-II中之一者且跨越第二閘電極G-II而延伸。亦即，圖2至圖26之截面圖之方向可為相同的、垂直的或不同的。然而，同一高 度表示同一水平面。
圖2至圖13B是說明根據本發明概念之態樣的製造半導體元件之方法的例示性實施例的截面圖。
圖2是說明半導體元件之截面圖，其適用於解釋形成第一渠溝102-I以及第二渠溝102-II以便界定圖1所說明之第一主動區110-I以及第二主動區110-II之方法的例示性實施例。
參看圖2，可在半導體基板100中形成第一渠溝102-I以及第二渠溝102-II，以使得第一主動區110-I以及第二主動區110-II自第一渠溝102-I以及第二渠溝102-II突起。 可在第一區域I中形成第一渠溝102-I，以使得第一主動區110-I自第一渠溝102-I突起，且可在第二區域II中形成第二渠溝102-II，以使得第二主動區110-II自第二渠溝102-II突起。
可藉由執行蝕刻製程來同時形成第一渠溝102-I以及第二渠溝102-II，且可將其形成為具有同一高度。舉例而言，可將第一渠溝102-I以及第二渠溝102-II形成為具有在約2000埃至約3000埃之範圍內的深度。
亦可分別將第一區域I以及第二區域II稱為高電壓區域I以及低電壓區域II。可在高電壓區域I中形成以相對高之電壓操作的電晶體，且可在低電壓區域II中形成以相對低之電壓操作的電晶體。作為一實例，可在高電壓區域I中形成用於類比邏輯電路的電晶體，且可在低電壓區域II中形成用於數位邏輯電路的電晶體。作為另一實例，可 在高電壓區域I中形成用於互補金屬氧化物半導體(com-plementary metal-oxide semiconductor；CMOS)影像感測器的電晶體或用於低雜訊電路的電晶體。且作為再一實例，可在高電壓區域I中形成操作電壓為若干伏特至數十伏特的電晶體，且可在低電壓區域I中形成操作電壓為若干伏特或操作電壓等於或小於1伏特的電晶體。
本說明書中附加至同一數字的參考符號「-I」或「-II」可表示形成於第一區域I或第二區域II中之元件，或形成於第一區域I或第二區域II中之對應元件。
半導體基板100可包含半導體材料，例如，IV族半導體、III-V族化合物半導體或II-VI族氧化物半導體。舉例而言，IV族半導體可包含矽、鍺、矽-鍺或鎵-砷。作為實例，半導體基板100可設有大塊晶圓(bulk wafer)或磊晶層(epitaxial layer)，或可為絕緣體上矽(silicon on insulator；SOI)基板。
圖3是說明根據本發明概念之態樣之半導體元件的截面圖，其適用於解釋形成隔離層104-I以及104-II之方法的例示性實施例。
參看圖3，可分別形成隔離層104-I以及104-II以填充第一渠溝102-I以及第二渠溝102-II。舉例而言，隔離層104-I可包含氧化矽。舉例而言，元件隔離層104-I可具有多層結構，所述多層結構包含氧化矽及氮化矽。
可分別形成第一渠溝102-I中所形成之隔離層之區段104-I以及第二渠溝102-II中所形成之隔離層之區段104-II 以暴露第一主動區110-I之頂表面以及第二主動區110-II之頂表面。可在形成隔離材料層以覆蓋第一主動區110-I以及第二主動區110-II之後藉由執行用於暴露第一主動區110-I以及第二主動區110-II之頂表面的平坦化製程(例如，化學機械拋光(chemical mechanical polishing；CMP)製程)來形成隔離層104-I以及104-II。
在形成隔離層104-I以及104-II之後，可形成犧牲層120以選擇性地覆蓋第一主動區110-I以及第二主動區110-II之頂表面。雖然，犧牲層120覆蓋第一主動區110-I以及第二主動區110-II之頂表面與隔離層104-I以及104-II之頂表面兩者，但犧牲層120可根據形成方法而僅覆蓋第一主動區110-I以及第二主動區110-II之頂表面。在使用熱氧化而形成犧牲層120時，可形成犧牲層120以僅覆蓋第一主動區110-I以及第二主動區110-II之頂表面。另一方面，在使用沉積而形成犧牲層120時，可形成犧牲層120以覆蓋第一主動區110-I以及第二主動區110-II之頂表面與隔離層104-I以及104-II之頂表面兩者。因為犧牲層120相比隔離層104-I以及104-II可形成為極小厚度，所以在犧牲層120與隔離層104-I以及104-II由氧化物形成時，隔離層104-I以及104-II與犧牲層120可能不容易彼此區分，即使在犧牲層120形成於隔離層104-I以及104-II上時亦是如此。
在形成犧牲層120之後，執行離子植入，以在第一主動區110-I以及第二主動區110-II中並在半導體基板100 之第一主動區110-I以及第二主動區110-II之下方部分中與隔離層104-I以及104-II中形成通道以及井區。可根據將在第一主動區110-I以及第二主動區110-II中形成之電晶體之類型來判定藉由離子植入而植入的雜質的類型。作為實例，此等類型之電晶體可包含n型金屬氧化物半導體場效電晶體(MOSFET)或p型MOSFET。
亦即，可根據藉由離子植入而植入的雜質的類型，在第一主動區110-I中或在第二主動區110-II中形成n型MOSFET、p型MOSFET或n型MOSFET與p型MOSFET兩者。
在執行離子植入之後，可移除犧牲層120。
圖4是根據本發明概念之態樣之半導體元件的截面圖，其適用於解釋形成第一閘極絕緣層130之方法的例示性實施例。
參看圖4，可形成第一閘極絕緣層130以覆蓋第一主動區110-I以及第二主動區110-II之頂表面。舉例而言，第一閘極絕緣層130可形成為具有在約30微米至約200微米之範圍內的厚度。第一閘極絕緣層130可例如由氧化矽或氮氧化矽形成，在氮氧化矽中，氧化矽之一些氧原子由氮原子取代。可例如藉由使用熱氧化而形成氧化矽以及藉由在氮氛圍或氮電漿中執行熱處理將氧化矽改變為氮氧化矽，來形成第一閘極絕緣層130。
雖然，第一閘極絕緣層130覆蓋第一主動區110-I以及第二主動區110-II之頂表面與隔離層104-I以及104-II 之頂表面兩者，但可根據形成方法而僅覆蓋第一主動區110-I以及第二主動區110-II之頂表面。在使用熱氧化而形成第一閘極絕緣層130時，第一閘極絕緣層130可僅覆蓋第一主動區110-I以及第二主動區110-II之頂表面。另一方面，在使用沉積而形成第一閘極絕緣層130時，第一閘極絕緣層130可覆蓋第一主動區110-I以及第二主動區110-II之頂表面與隔離層104-I以及104-II之頂表面兩者。
圖5是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋形成第二隔離層之方法的例示性實施例。
參看圖4及圖5，可移除第二區域II中所形成之隔離層之區段104-II的部分以暴露第二主動區110-II之側面的部分。第二區域II中所形成之隔離層之區段104-II的剩餘部分可稱為第二隔離層104a-II。就此而言，第一區域I中所形成之隔離層之區段104-I可未移除，且保留並可稱為第一隔離層104-I。
可由第二隔離層104a-II暴露第二主動區110-II之側面的上部部分，例如，在約300微米至約400微米之範圍內。為了形成第二隔離層104a-II，可移除第一閘極絕緣層130形成於第二區域II中之部分。
為了形成第二隔離層104a-II，可在形成罩幕層(未圖示)之後，執行蝕刻製程或回蝕(etchback)製程，其中，所述罩幕層未暴露第一區域I。
圖6是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋形成第一閘極材料層200之方法的例示 性實施例。
參看圖6，在形成第一隔離層104-I以及第二隔離層104a-II之後，可形成第一閘極材料層200以覆蓋半導體基板100之整個表面。舉例而言，第一閘極材料層200可由經摻雜之多晶矽形成。或者，作為另一實例，第一閘極材料層200可由非晶矽形成，且接著可藉由在後續製程中執行熱處理而改變為多晶矽。舉例而言，第一閘極材料層200可形成為具有在約1,000埃至約3,000埃之範圍內的厚度。
在形成第一閘極材料層200之前，可形成緩衝氧化物層140以覆蓋由第二隔離層104a-II暴露之第二主動區110-II。舉例而言，緩衝氧化物層140可使用熱氧化由氧化矽形成。在使用熱氧化而形成緩衝氧化物層140時，因為第一主動區110-I由第一閘極絕緣層130覆蓋，所以可僅在第二主動區110-II上形成緩衝氧化物層140。因此，可在第二主動區110-II中在其暴露之頂表面上且在其突起之暴露之側面上形成緩衝氧化物層140。
可在第一主動區110-I上形成第一區域I中之第一閘極材料層200，以使得第一閘極絕緣層130安置於第一閘極材料層200與第一主動區110-I之間。
可藉由形成預備第一閘極材料層(未圖示)以及接著藉由執行平坦化製程(例如，化學機械拋光(CMP)製程)而形成第一閘極材料層200。亦即，第一閘極材料層200之頂表面在第一區域I以及第二區域II中可處於同一水平面。因此，緩衝氧化物層140之厚度小於第一閘極絕緣層 130之厚度，第一主動區110-I中之第一閘極材料層200之厚度可小於第二主動區110-II中之第一閘極材料層200之厚度。
圖7是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋形成第一閘電極202-I之方法的例示性實施例。
參看圖6及圖7，可藉由使用蝕刻製程對第一區域I中之第一閘極材料層200之部分圖案化而形成第一閘電極202-I。就此而言，第二區域II中之第一閘極材料層200可保留。
雖然未圖示，但第一閘電極202-I之下的第一閘極絕緣層130之部分保留。然而，由第一閘電極202-I暴露之第一閘極絕緣層130之部分可能因過度蝕刻而移除且可能導致由第一閘電極202-I暴露之第一閘極絕緣層130之部分與第一閘電極202-I之下的第一閘極絕緣層130之部分之間的高度差。第一閘電極202-I可與第一主動區110-I交叉且可自第一主動區110-I延伸。
圖8是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋形成高電壓電晶體TR-I之方法的例示性實施例。
參看圖8，為了形成高電壓電晶體TR-I，藉由將雜質植入至第一主動區110-I中而形成第一源極/汲極區域114-I。為了形成第一源極/汲極區域114-I，在藉由執行離子植入製程而將雜質植入至第一主動區110-I中之後，可 執行第一熱處理以分散所植入之雜質或使第一源極/汲極區域114-I活化。可在900℃至1100℃之溫度下執行第一熱處理歷時若干秒或若干分鐘。因為執行第一熱處理歷時相對長的時間，所以第一源極/汲極區域114-I之厚度可大於下文將描述之第二源極/汲極區域之厚度。
因此，可形成高電壓電晶體TR-I，其包含安置於第一主動區110-I之兩側面處且安置於第一主動區110-I內的第一源極/汲極區域114-I，以及順序安置於第一主動區110-I上的第一閘極絕緣層130與第一閘電極202-I。
為了形成高電壓電晶體TR-I，可進一步形成第一間隔物層204-I以及第一輕摻雜源極及汲極(lightly-doped source and drain；LDD)區域112-I與第一源極/汲極區域114-I。就此而言，可首先藉由使用第一閘電極202-I作為罩幕將雜質植入至第一主動區110-I中而形成第一LDD區域112-I，且接著可在第一閘電極202-I之兩側面處安置第一間隔物層204-I。此後，可藉由使用第一閘電極202-I以及第一間隔物層204-I作為罩幕將雜質植入至第一主動區110-I中而形成第一源極/汲極區域114-I。
圖9是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋形成虛設閘電極之方法的例示性實施例。
參看圖8及圖9，可使用蝕刻製程來對第二區域II之第一閘極材料層200之部分圖案化，藉此形成虛設閘電極202-II。虛設閘電極202-II可與第二主動區110-II交叉且可自第二主動區110-II向上延伸。
在形成虛設閘電極202-II之後，可選擇性地形成第一罩幕層510以覆蓋第一區域I。
圖10A是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋形成第二源極/汲極區域114-II之方法的例示性實施例。
參看圖10A，藉由將雜質植入至第二主動區110-II中而形成第二源極/汲極區域114-II。為了形成第二源極/汲極區域114-II，在藉由使用離子植入製程而將雜質植入至第二主動區110-II中之後，執行第二熱處理以擴散所植入之雜質或使第二源極/汲極區域114-II活化。作為實例，可藉由使用雷射或燈的快速熱處理(rapid thermal processing；RTP)來執行第二熱處理。因為相比上文所述之第一熱處理，執行第二熱處理歷時相對短之時間，所以第二源極/汲極區域114-II之厚度可小於第一源極/汲極區域114-I之厚度。此外，因為第一源極/汲極區域114-I之厚度大於第二源極/汲極區域114-II之厚度，所以第二源極/汲極區域114-II因為使第二源極/汲極區域114-II活化之熱處理而延伸的效應最小化。
此外，可進一步形成第二間隔物層206-II以及第二LDD區域112-II與第二源極/汲極區域114-II。就此而言，可首先藉由使用虛設閘電極202-II作為罩幕將雜質植入至第二主動區110-II中而形成第二LDD區域112-II，且接著可在虛設閘電極202-II之兩側面處安置第二間隔物層206-II。此後，可藉由使用虛設閘電極202-II以及第二間 隔物層206-II作為罩幕將雜質植入至第二主動區110-II中而形成第二源極/汲極區域114-II。隨後，可移除圖9所說明之第一罩幕層510。
圖10B是半導體元件的截面圖，其適用於解釋根據圖10A之修改形成第二源極/汲極區域114-II之方法的例示性實施例。詳言之，圖10B說明在未形成圖9之第一罩幕層510時執行的後續製程。
參看圖10B，如上文所論述，可在第二區域II中形成第二LDD區域112-II、第二間隔物層206-II以及第二源極/汲極區域114-II。在形成第二間隔物層206-II時，亦可在第一區域I中形成輔助間隔物層206-I。
參看圖9、圖10A及圖10B，當在第一罩幕層510覆蓋第一區域I之狀態下形成用於形成第二間隔物層206-II之第二間隔物材料層(未圖示)時，因為第二間隔物材料層(未圖示)在第一區域I中在第一罩幕層510之頂表面上形成為平坦的，所以可藉由執行用於形成第二間隔物層206-II之各向異性蝕刻製程或回蝕製程而移除第一區域I中所形成之第二間隔物材料層(未圖示)之全部部分。然而，在未使用第一罩幕層510時，第二間隔物材料層(未圖示)可保留在每一第一間隔物層204-I之側面上，且因此輔助間隔物層206-I可形成。
因此，第一閘電極202-I之側面上所形成的間隔物層中之每一者之厚度可根據第一罩幕層510之使用而變化。舉例而言，在第一間隔物層204-I以及第二間隔物層206-II 由相同或類似材料形成而具有相同或類似厚度時，因為在使用第一罩幕層510時，僅第一間隔物層204-I形成於第一閘電極202-I之側面上，所以第一間隔物層204-I之厚度可類似於第二間隔物層206-II之厚度。然而，因為在未使用第一罩幕層510時，第一間隔物層204-I以及輔助間隔物層206-I形成於第一閘電極202-I之側面上，所以第一間隔物層204-I以及輔助間隔物層206-I之厚度可約兩倍於第二間隔物層206-II之厚度。
此處，間隔物層中之每一者之厚度指在垂直於形成間隔物層之側面的方向上的厚度，且因此指在半導體基板100之水平方向上的厚度，半導體基板100亦在水平方向上延伸。
圖11是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋形成層間絕緣層250之方法的例示性實施例。
參看圖11，可藉由暴露第一閘電極202-I之頂表面以及虛設閘電極202-II之頂表面而形成用於覆蓋半導體基板100之層間絕緣層250。為了形成層間絕緣層250，在形成用於覆蓋第一閘電極202-I之頂表面與虛設閘電極202-II之頂表面兩者的預備層間絕緣層(未圖示)之後，執行平坦化製程(諸如，CMP製程)以暴露第一閘電極202-I之頂表面以及虛設閘電極202-II之頂表面。
圖12是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋移除虛設閘電極202-II之方法的例示 性實施例。
參看圖11及圖12，在藉由形成第二罩幕層520而覆蓋第一區域I之後，可自暴露之第二區域II選擇性地僅移除虛設閘電極202-II。為了移除虛設閘電極202-II，可執行濕式或乾式蝕刻製程，其中相對於虛設閘電極202-II，層間絕緣層250、緩衝氧化物層140以及第二罩幕層520具有蝕刻選擇性。在藉由移除虛設閘電極202-II而形成之空間中，凹處300形成且由剩餘緩衝氧化物層140以及剩餘第二間隔物層206-II環繞。
圖13A是根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋形成低電壓電晶體TR-II之方法的例示性實施例。
參看圖12及圖13A，可形成第二閘電極320以填充凹處300。在形成第二閘電極320之前，形成第二閘極絕緣層310以覆蓋凹處300中暴露之表面。亦即，第二閘極絕緣層310可覆蓋凹處300中暴露之表面，諸如，凹處300之底部以及側面。可在凹處300中暴露之第二間隔物層206-II之內部側壁以及第二間隔物層206-II之間的凹處300之底表面上形成第二閘極絕緣層310。可形成第二閘電極320以填充第二閘極絕緣層310之內部。因此，第二閘極絕緣層310可自第二主動區110-II與第二閘電極320之間的空間延伸至第二閘電極320與第二間隔物層206-II之間的空間。
為了形成第二閘極絕緣層310以及第二閘電極320， 在形成預備第二閘極絕緣材料層(未圖示)以及預備第二閘極材料層(未圖示)以覆蓋第二區域II之後，可執行平坦化製程(諸如，CMP製程)，以使得層間絕緣層250暴露。
因此，可形成低電壓電晶體TR-II，其包含安置於第二主動區110-II之兩側面處的第二源極/汲極區域114-II，以及順序安置於第二主動區110-II上的第二閘極絕緣層310與第二閘電極320。第二閘極絕緣層310之厚度可小於第一閘極絕緣層130之厚度。亦即，因為第一閘極絕緣層130用作高電壓電晶體TR-I之閘極絕緣層，所以第一閘極絕緣層130之厚度可大於用作低電壓電晶體TR-II之閘極絕緣層的第二閘極絕緣層310之厚度。
第二閘電極320可由電阻率低於第一閘電極202-I之電阻率的材料形成。舉例而言，第二閘電極320可由金屬或導電金屬氮化物形成。作為實例，第二閘電極320可包含W、WN、Ti、TiN或Cu。
第二閘極絕緣層310可由具有高介電常數之材料形成。作為實例，第二閘極絕緣層310可由如下材料形成：鉿、鋯或鋁之氧化物、或矽化物、或一種或多種金屬氧化物或金屬矽化物，諸如，氧化鉿鋯或矽化鉿鋯。
一般而言，具有高介電常數之材料廣義上指介電常數高於氧化矽之介電常數的材料。然而，根據本發明概念之具有高介電常數之材料指介電常數高於氧化矽或氮氧化矽、或氧化矽與氮化矽之組合(例如，氧化物-氮化物-氧 化物(ONO))的材料。因此，具有高介電常數之材料指介電常數高於氧化矽的材料或基於氧化矽但具有增大之介電常數之材料。因此，第二閘極絕緣層310可由介電常數高於第一閘極絕緣層130之介電常數的材料形成。
在形成第二閘極絕緣層310之前，可選擇性地移除在凹處300中暴露之緩衝層140，藉此暴露第二主動區110-II。接著，可在凹處300中暴露之第二主動區110-II上形成界面氧化物層150。舉例而言，界面氧化物層150可由氧化矽形成，所述氧化矽是藉由熱氧化而形成。可僅在凹處300中暴露之第二主動區110-II上形成界面氧化物層150。在形成界面氧化物層150後，可在形成界面氧化物層150之凹處300中順序形成第二閘極絕緣層310以及第二閘電極320。
在形成界面氧化物層150時，界面氧化物層150以及第二閘極絕緣層310可充當低電壓電晶體TR-II之閘極絕緣層。界面氧化物層150可改良第二主動區110-II與第二閘極絕緣層310之間的界面特性。在當前較佳實施例中，界面氧化物層150可具有在約若干微米至約20微米之範圍內的厚度。
比較高電壓電晶體TR-I與低電壓電晶體TR-II，低電壓電晶體TR-II之第二源極/汲極區域114-II可形成為厚度小於高電壓電晶體TR-1之第一源極/汲極區域114-I的厚度。亦即，第一厚度D-1(其為第一源極/汲極區域114-I的厚度)可大於第二厚度D-II(其為第二源極/汲極區域 114-II之厚度)。
第一源極/汲極區域114-I之頂表面(其亦為第一主動區110-I之頂表面)與第二源極/汲極區域114-II之頂表面(其亦為第二主動區110-II之頂表面)可處於同一水平面。然而，第二源極/汲極區域114-II之底表面可處於高於第一源極/汲極區域114-I之底表面的水平面。
環繞高電壓電晶體TR-I之第一隔離層104-I之頂表面可處於高於圍繞低電壓電晶體TR-II之第二隔離層104a-II之頂表面的水平面。
高電壓電晶體TR-I可為平坦電晶體，其中通道區域可沿著第一主動區110-I之頂表面而形成，但低電壓電晶體TR-II可為鰭片場效電晶體(FinFET)，其中通道區域形成於在第二隔離層104a-II之頂表面上方延伸的第二主動區110-II之頂表面以及第二主動區110-II之兩側面上，且安置於第二閘電極320之下。
因此，可形成包含高電壓電晶體TR-I以及低電壓電晶體TR-II之半導體元件。亦即，首先形成高電壓電晶體TR-I之第一源極/汲極區域114-I，且接著形成低電壓電晶體TR-II之第二源極/汲極區域114-II，以使得具有相對大之熱預算(thermal budget)之高電壓電晶體TR-I以及具有相對小之熱預算之低電壓電晶體TR-II可形成於一個半導體元件中。此外，可使用由具有高介電常數之材料形成的閘極絕緣層以及金屬閘電極來減小低電壓電晶體TR-II之大小。
亦即，包含具有高可靠性之閘極絕緣層之高電壓電晶體TR-I適用於高電壓，而同時亦具有低漏電流以及優越雜訊特性。因高整合度而可以高速度操作之低電壓電晶體TR-II可使用額外熱處理而形成，可減小短通道效應，且可容易控制臨限電壓。根據本發明之態樣，高電壓電晶體TR-I以及低電壓電晶體TR-II可一起實施於一個半導體元件中。
此外，因為分別形成高電壓電晶體TR-I以及低電壓電晶體TR-II之製程彼此極類似，所以可減小製程之總數。此外，可減小製程所需之光罩(photomask)之數目。因此，可減少製造時間且降低製造成本。
因為高電壓電晶體TR-I之頂表面與低電壓電晶體TR-II之頂表面(亦即，第一閘電極202-I之頂表面與第二閘電極320之頂表面)處於同一水平面，所以在高電壓區域I與低電壓區域II之間不存在高度差。因此，在執行後續製程時，可實質上確保各種製程(包含光微影製程)之製程裕度(process margin)。
圖13B是半導體元件的截面圖，其適用於解釋根據關於圖13A所描述之方法的修改形成低電壓電晶體之方法的例示性實施例。
參看圖12、圖13A及圖13B，不同於圖13A之低電壓電晶體TR-II之界面氧化物層150，在圖13B之低電壓電晶體TR-II中，可形成界面氧化物層150a以覆蓋凹處300中暴露之表面，包含凹處300之底部以及側面。此外，第 二閘極絕緣層310可鋪設至界面氧化物層150a之內部上。可形成第二閘電極320以填充第二閘極絕緣層310之內部。
就此而言，為了形成界面氧化物層150a、第二閘極絕緣層310以及第二閘電極320，在形成預備界面氧化物材料層(未圖示)、預備第二閘極絕緣材料層(未圖示)以及預備第二閘極材料層(未圖示)以覆蓋第二區域II之後，可執行平坦化製程(諸如，CMP製程)，以暴露層間絕緣層250。作為實例，可藉由原子層沉積(ALD)或化學氣相沉積(CVD)來形成界面氧化物層150a。
參看圖1，圖1之第一閘電極G-I以及第二閘電極G-II可分別對應於關於圖7至圖13B所描述之第一閘電極202-I以及第二閘電極320。
圖14至圖21是說明根據本發明概念之另一態樣的製造半導體元件之方法的例示性實施例的截面圖。將省略與圖2至圖13B之描述類似的多餘描述。
圖14是說明根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成第一閘極材料層之方法的例示性實施例。詳言之，圖14為說明形成圖4之第一閘極絕緣層130之後的元件的截面圖。
參看圖14，可形成第一閘極材料層210以覆蓋半導體基板100之整個表面。比較圖14之元件與圖6之元件，在圖14中，未移除第二區域II中所形成之隔離層之區段104-II之上方部分。因此，在圖14中，第二區域II中所形成之第二隔離層之區段104-II可稱為第二隔離層104-II。 舉例而言，第一閘極材料層210可由經摻雜之多晶矽形成。因為，第一閘極材料層210形成於第一閘極絕緣層130上，而在第一閘極材料層210內無高度差，所以可形成第一閘極材料層210而不需要執行額外平坦化製程。此外，第一閘極材料層210可在第一區域I以及第二區域II中具有同一厚度。
圖15是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成第一閘電極212-I之方法的例示性實施例。
參看圖14及圖15，可藉由使用蝕刻製程對第一區域I中所形成之第一閘極材料層210之部分圖案化而形成第一閘電極212-I。就此而言，第二區域II中所形成之第一閘極材料層210之部分可保留。
圖16是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成高電壓電晶體TR-I之方法的例示性實施例。
參看圖16，為了形成高電壓電晶體TR-I，可在第一主動區110-I中形成第一源極/汲極區域114-I。因此，可形成高電壓電晶體TR-I，其包含安置於第一主動區110-I之兩端處的第一源極/汲極區域114-I，以及順序安置於第一主動區110-I上的第一閘極絕緣層130與第一閘電極212-I。
為了形成高電壓電晶體TR-I，可進一步形成第一間隔物層204-I以及第一LDD區域112-I與第一源極/汲極區域114-I。
圖17是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成虛設閘電極之方法的例示性實施例。
參看圖16及圖17，可使用蝕刻製程來對第二區域II中所形成之第一閘極材料層210之部分圖案化，藉此形成虛設閘電極212-II。
在形成虛設閘電極212-II時，由虛設閘電極212-II暴露之第一閘極絕緣層130之部分可能因過度蝕刻而移除且可能構成與虛設閘電極212-I之下的第一閘極絕緣層130之剩餘部分的高度差。
圖18是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成第二源極/汲極區域114-II之方法的例示性實施例。
參看圖18，可在第二主動區110-II中形成第二源極/汲極區域114-II。第二源極/汲極區域114-II之厚度可小於第一主動區110-I中之第一源極/汲極區域114-I之厚度。
此外，可進一步形成第二間隔物層206-II以及第二LDD區域112-II與第二源極/汲極區域114-II。
此外，雖然未圖示，但如圖9至圖10B所說明，可選擇性地形成第一罩幕層510或可形成輔助間隔物層206-I。
圖19是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成層間絕緣層252之方法的例示性實施例。
參看圖19，可形成用於覆蓋半導體基板100之層間絕 緣層252，以暴露(例如，藉由平坦化)第一閘電極212-I之頂表面以及虛設閘電極212-II之頂表面。
圖20是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋移除虛設閘電極212-II之方法的例示性實施例。
參看圖19及圖20，在藉由形成第二罩幕層520而覆蓋第一區域I之後，可自暴露之第二區域I選擇性地僅移除虛設閘電極212-II，藉此形成凹處302。此外，選擇性地移除第一閘極絕緣層130於所述凹處302中暴露之部分，藉此暴露第二主動區110-II之部分。在移除虛設閘電極212-II以及第一閘極絕緣層130之部分時，凹處302形成，且在凹處底部由第二主動區110-II環繞且在凹處側面由第二間隔物層206-II環繞。
圖21是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成低電壓電晶體TR-II之方法的例示性實施例。
參看圖20及圖21，可形成第二閘電極322以填充凹處302。在第二閘電極322之前，可形成第二閘極絕緣層312以覆蓋凹處302中暴露之表面，此表面包含第二主動區110-II之暴露之部分以及第二間隔物層206-II之暴露之側面。亦即，第二閘極絕緣層312可覆蓋凹處302中暴露之表面，且第二閘電極322可形成以填充第二閘極絕緣層312內之孔隙(void)。因此，第二閘極絕緣層312可自第二主動區110-II與第二閘電極322之間的空間延伸至第 二閘電極322與第二間隔物層206-II之間的空間。
因此，可形成低電壓電晶體TR-II，其包含安置於第二主動區110-II之兩端處的第二源極/汲極區域114-II，以及順序安置於第二主動區110-II上的第二閘極絕緣層312與第二閘電極322。第二閘極絕緣層312之厚度可小於第一閘極絕緣層130之厚度。亦即，因為第一閘極絕緣層130用作高電壓電晶體TR-I之閘極絕緣層，所以第一閘極絕緣層130之厚度可大於低電壓電晶體TR-II之第二閘極絕緣層312之厚度。
第二閘電極320可由電阻率低於第一閘電極202-I之電阻率的材料形成。第二閘極絕緣層310可由具有高介電常數之材料形成。
可在凹處302中暴露之第二主動區110-II之部分上(亦即，介於間隔開的第二間隔物層206-II之間)形成界面氧化物層152。可僅在凹處302中暴露之第二主動區110-II上形成界面氧化物層152。在形成界面氧化物層152時，可在形成界面氧化物層152之凹處302中順序形成第二閘極絕緣層312以及第二閘電極322。
比較高電壓電晶體TR-I與低電壓電晶體TR-II，低電壓電晶體TR-II之第二源極/汲極區域114-II之厚度可小於高電壓電晶體TR-I之第一源極/汲極區域114-I的厚度。
第一源極/汲極區域114-I之頂表面(亦即，第一主動區110-I之頂表面)與第二源極/汲極區域114-II之頂表面(亦即，第二主動區110-II之頂表面)可處於同一水平面。 另一方面，第二源極/汲極區域114-II之底表面可處於高於第一源極/汲極區域114-I之底表面的水平面。
高電壓電晶體TR-I與低電壓電晶體TR-II兩者為平坦電晶體，但藉由將不同材料用於形成閘極絕緣層以及閘電極，低電壓電晶體TR-II所佔的區域可小於高電壓電晶體TR-I之面積。
雖然未圖示，但圖21之界面氧化物層152可修改為形狀與圖13B所說明之界面氧化物層150a之形狀相同。
僅供參考，圖1之第一閘電極G-1以及第二閘電極G-II可分別對應於關於圖15至圖21所描述之第一閘電極212-I以及第二閘電極322。
圖22至圖24是說明根據本發明概念之另一態樣的製造半導體元件之方法的截面圖。將省略與圖2至圖21之描述類似的多餘描述。
圖22是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成閘極材料層之方法的例示性實施例。詳言之，圖22為說明移除關於圖3所描述之犧牲層120之後的元件的截面圖。
參看圖22，可分別形成第一閘極絕緣層130-I以及第二閘極絕緣層130-II以覆蓋第一主動區110-I以及第二主動區110-II之頂表面。舉例而言，第一閘極絕緣層130-I以及第二閘極絕緣層130-II可具有在約30微米至約200微米之範圍內的厚度，且第一閘極絕緣層130-I之厚度可大於第二閘極絕緣層130-II之厚度。舉例而言，在形成厚 度與第二閘極絕緣層130-II之厚度相同的第一閘極絕緣層130-I之部分以及第二閘極絕緣層130-II之後，可在第一主動區110-I上額外形成厚度大於第二閘極絕緣層130-II之厚度的第一閘極絕緣層130-I之部分。或者，在第一主動區110-I以及第二主動區110-II上形成厚度與第一閘極絕緣層130-I相同之絕緣層之後，可自第二主動區110-I移除第二閘極絕緣層130-I之部分，以使得第二閘極絕緣層130-I之厚度可小於第一閘極絕緣層130-I之厚度。
接著，形成閘極材料層220以覆蓋第一閘極絕緣層130-I以及第二閘極絕緣層130-II。閘極材料層220可在第一區域I以及第二區域II中具有同一厚度。就此而言，閘極材料層220之高度差可類似於第一閘極絕緣層130-I與第二閘極絕緣層130-II之間的高度差。
圖23是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成高電壓電晶體TR-I之方法的例示性實施例。
參看圖22及圖23，可藉由使用蝕刻製程對第一區域I中所形成之閘極材料層220之部分圖案化而形成第一閘電極222-I。就此而言，第二區域II中之閘極材料層200之部分可保留。
接著，為了形成高電壓電晶體TR-I，在第一主動區110-I中形成第一源極/汲極區域114-I。因此，可形成高電壓電晶體TR-I，其包含安置於第一主動區110-I之兩端處的第一源極/汲極區域114-I，以及順序安置於第一主動區 110-I上的第一閘極絕緣層130與第一閘電極222-I。
為了形成高電壓電晶體TR-I，可進一步形成第一間隔物層204-I以及第一LDD區域112-I與第一源極/汲極區域114-I。
圖24是根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋形成低電壓電晶體TR-II之方法的例示性實施例。
參看圖23至圖24，可使用類似於形成高電壓電晶體TR-I之方法的方法來形成低電壓電晶體TR-II。
藉由使用蝕刻製程來對第二區域II之閘極材料層220之部分圖案化而形成第二閘電極224-II。接著，為了形成低電壓電晶體TR-II，在第二主動區110-II中形成第二源極/汲極區域114a-II。因此，可形成低電壓電晶體TR-II，其包含安置於第二主動區110-II之兩末端處的第二源極/汲極區域114a-II，以及順序安置於第二主動區110-II上的第二閘極絕緣層130-II與第二閘電極222-II。
為了形成低電壓電晶體TR-I，可進一步形成第二間隔物層206-II以及第二LDD區域112-II與第二源極/汲極區域114-II。
比較高電壓電晶體TR-I與低電壓電晶體TR-II，低電壓電晶體TR-II之第二源極/汲極區域114-II之厚度可小於高電壓電晶體TR-I之第一源極/汲極區域114-I的厚度。
第一源極/汲極區域114-I之頂表面、第一主動區110-I之頂表面、第二源極/汲極區域114-II之頂表面以及第二主 動區110-II之頂表面可處於同一水平面。此外，第二源極/汲極區域114-II之底表面可處於高於第一源極/汲極區域114-I之底表面的水平面。
高電壓電晶體TR-I與低電壓電晶體TR-II兩者為平坦電晶體，且用於形成閘極絕緣層以及閘電極之材料是相同的。然而，因為低電壓電晶體TR-II之操作電壓低於高電壓電晶體TR-I之操作電壓，所以藉由使用具有不同厚度之閘極絕緣層，低電壓電晶體TR-II所佔的區域可小於高電壓電晶體TR-I之面積。
圖25及圖26是說明根據使用圖22至圖24說明之方法之修改製造半導體元件之方法的截面圖。將省略與圖2至圖24之描述類似的多餘描述。
圖25是半導體元件的截面圖，其適用於解釋根據圖22至圖24所說明之方法之修改形成閘極材料層之方法的例示性實施例。圖22為移除圖3之犧牲層120之後的元件的截面圖。
比較圖25與圖22，可進一步分別在第一閘極絕緣層130-I與閘極材料層220之間以及第二閘極絕緣層130-II與閘極材料層220之間形成高介電閘極絕緣層314以及低電阻率閘極材料層324。
高介電閘極絕緣層314以及低電阻率閘極材料層324可由特性與圖13A所說明之第二閘極絕緣層310以及第二閘電極320之特性相同或類似的材料形成。
圖26是半導體元件的截面圖，其適用於解釋根據圖 22至圖24所說明之方法之修改形成高電壓電晶體以及低電壓電晶體之方法的例示性實施例。
比較圖26與圖23，在藉由對第一區域I中之閘極材料層220圖案化而形成第一閘電極222-I時，由第一區域I中之高介電閘極絕緣層314以及低電阻率閘極材料層324形成第一高介電閘極絕緣層314-I以及第一低電阻率閘極材料層324-I。接著，藉由在第一主動區110-I中形成第一源極/汲極區域114-I，可形成高電壓電晶體TR-I，其包含安置於第一主動區110-I之兩端處的第一源極/汲極區域114-I以及順序安置於第一主動區110-I上的第一閘極絕緣層130-I、第一高介電閘極絕緣層314-I、第一低電阻率閘極材料層324-I以及高閘電極222-I。
比較圖26與圖24，在藉由對第二區域II中之閘極材料層220圖案化而形成第二閘電極222-II時，由第二區域II中之高介電閘極絕緣層314以及低電阻率閘極材料層324形成第二高介電閘極絕緣層314-II以及第二低電阻率閘極材料層324-II。接著，可進一步形成第二間隔物層206-II以及第一LDD區域112-II與第二源極/汲極區域114-II。
雖然高電壓電晶體TR-I與低電壓電晶體TR-II兩者為平坦電晶體，但在閘極絕緣層以及閘電極中，可更包含高介電閘極絕緣層以及低電阻率閘極材料層之部分，以使得閘極絕緣層之介電特性以及閘電極之導電性可得以改良。
圖27為根據本發明概念之例示性實施例的第一源極/ 汲極區域以及第二源極/汲極區域沿著摻雜深度之摻雜濃度而繪示的圖表。
參看圖27，其繪示高電壓電晶體之第一源極/汲極區域之隨深度而變的摻雜濃度DC-I以及低電壓電晶體之第一源極/汲極區域之隨深度而變的摻雜濃度DC-II。高電壓電晶體可對應於圖13A、圖13B、圖21、圖24及圖26所說明之高電壓電晶體TR-I，且低電壓電晶體可對應於圖13A、圖13B、圖21、圖24及圖26所說明之低電壓電晶體TR-II。此外，第一源極/汲極區域可對應於圖13A、圖13B、圖21、圖24及圖26所說明之第一源極/汲極區域114-I，且第二源極/汲極區域可對應於圖13A、圖13B、圖21、圖24及圖26所說明之第二源極/汲極區域114-II或114a-II。
因此，高電壓電晶體TR-I之第一源極/汲極區域114-I之厚度D-I可大於低電壓電晶體TR-II之第二源極/汲極區域114-II或114-IIa之厚度D-II。此外低電壓電晶體TR-II之第二源極/汲極區域114-II或114-IIa沿著深度的摻雜濃度DC-II的變化可大於高電壓電晶體TR-I之第一源極/汲極區域114-I沿著深度的摻雜濃度DC-I的變化。
圖28說明根據本發明概念之一態樣的包含半導體元件之影像感測器1000之例示性實施例的示意性方塊圖。
參看圖28，根據當前實施例之影像感測器1000可包含：主動像素感測器(active pixel sensor；APS)陣列區域1110，其中各自包含光接收部件(未圖示)之像素按照二 維(2D)方式配置；以及控制電路區域1120，其用於操作APS陣列區域1110。
APS陣列區域1110包含按照2D方式配置之多個像素，且光接收部件(未圖示)安置於每一像素中。在按照矩陣形式配置單位像素(如在圖29所說明之等效電路圖中)時，形成APS陣列區域1110。如圖28及圖29所說明，藉由將光信號轉換為電信號且藉由自列驅動器1121接收多個驅動信號(諸如，像素選擇信號SEL、重設信號RS、傳輸信號TG及其類似信號)而驅動APS陣列區域1110。此外，所轉換之電信號經由垂直信號線(圖29中之Vout)而供應至關聯雙重取樣器(correlated double sampler；CDS)1124。
在此實施例中，控制電路區域1120可包含控制器1123、列解碼器1122、列驅動器1121、CDS 1124、類比/數位轉換器(analog-digital converter；ADC)1125、鎖存單元1126以及行解碼器1127。
控制器1123將控制信號供應至列解碼器1122以及行解碼器1127。列驅動器1121基於由列解碼器1122執行之解碼之結果而將用於驅動多個像素之多個驅動信號供應至APS陣列區域1110。在像素大體上按照矩陣形式配置時，列驅動器1121在每一列中供應驅動信號。
CDS 1124經由垂直信號線(圖29之Vout)而接收APS陣列區域1110中所形成之電信號，且對所述電信號進行取樣並保持所述電信號。亦即，CDS 1124對特定雜訊 位準以及所產生之電信號之位準雙重取樣，藉此輸出對應於雜訊位準與信號位準之間的差的差位準。
ADC 1125將對應於差位準之類比信號作為數位信號輸出。
鎖存單元1126鎖存數位信號，且所鎖存之信號基於由行解碼器1127執行之解碼之結果而順序輸出至影像信號處理器(未圖示)。
如上所述，圖13A、圖13B、圖21、圖24及圖26所說明之高電壓電晶體TR-I可對應於APS陣列區域1110中所形成之電晶體。且圖13A、圖13B、圖21、圖24及圖26所說明之低電壓電晶體TR-II可對應於控制電路區域1120中所形成之電晶體。或者圖13A、圖13B、圖21、圖24及圖26所說明之高電壓電晶體TR-I可對應於控制電路區域1120中所形成之類比邏輯電路之電晶體。
因此，藉由在控制電路區域1120中形成具有相對小之面積的低電壓電晶體TR-II，APS陣列區域1110可相應具有減小之面積。
圖29為可包含於圖28所說明之影像感測器1000中之單位像素的實例的電路圖的實施例。詳言之，圖29說明包含一個光電二極體以及四個電晶體之單位像素的等效電路圖。
參看圖29，單位像素可包含光電二極體PD、傳送電晶體Tx、重設電晶體Rx、驅動器電晶體Dx以及選擇電晶體Sx。
光電二極體PD藉由接收光而產生光電荷，且傳送電晶體Tx將光電二極體PD中所產生之光電荷傳送至浮動擴散區域FD。
此外，重設電晶體Rx週期性地重設浮動擴散區域FD中所儲存之電荷。驅動電晶體Dx充當源極隨耦器緩衝放大器，其緩衝由浮動擴散區域FD中所儲存之電荷產生之信號。選擇電晶體Sx執行切換以及定址，以用於選擇單位像素。此處，「RS」為施加至重設電晶體Rx之閘極之信號，且「TG」為施加至傳送電晶體Tx之閘極之信號。此外，「SEL」為施加至選擇電晶體Sx之閘極之信號。
電源供應端子VDD連接至重設電晶體Rx之源極。在重設電壓RS施加至重設電晶體Rx之閘極時，重設電晶體Rx接通，且浮動擴散區域FD之電位由重設電晶體Rx之源極處的VDD電壓充電。因此，浮動擴散區域FD重設至預定電壓VDD-Vth(其中Vth為重設電晶體Rx之臨限電壓)。
浮動擴散區域FD中所儲存之電荷施加至驅動電晶體Dx之閘極，且用於控制流經選擇電晶體Sx之電流，選擇電晶體Sx回應於施加至選擇電晶體Sx之閘極之選擇信號SEL而接通。流經選擇電晶體Sx之電流作為單位像素之輸出信號在單位像素之輸出端子Vout處輸出。輸出信號是由連接至單位像素之輸出端子Vout之負載電晶體(未圖示)讀取。
圖13A、圖13B、圖21、圖24及圖26所說明之高電 壓電晶體TR-I可對應於傳送電晶體Tx、重設電晶體Rx、驅動電晶體Dx以及選擇電晶體Sx中之一或多者。
圖30為圖28所說明之影像感測器之實施例的示意性佈局圖。圖30提供對應於圖29之等效電路圖的組態。
參看圖30，單位像素包含根據預定形狀在半導體基板之像素陣列區域中界定的主動區ACT。主動區ACT中之每一者可劃分為形成光電二極體PD之光電二極體區域ACT_P以及形成電晶體之電晶體區域ACT_T。光電二極體區域ACT_P(其為主動區ACT中的光接收區域)可按照預定形狀形成以佔用單位像素中之半導體基板之預定區域，例如，自平面而言為矩形形狀。電晶體區域ACT_T可按照線形狀形成，其中電晶體區域ACT_T接觸光電二極體區域ACT_P之部分，且電晶體區域ACT_T之至少一個部分被切割。
傳送電晶體Tx之閘極TG安置於主動區ACT中的光電二極體區域ACT_P與電晶體區域ACT_T之間的邊界處。重設電晶體Rx之閘極RG、驅動電晶體Dx之閘極DG以及選擇電晶體Sx之閘極SG彼此之間相距預定距離而安置於主動區ACT之電晶體區域ACT_T上。圖30所說明之電晶體之配置的次序僅為示例且必要時可變化。
圖13A、圖13B、圖21、圖24及圖26所說明之高電壓電晶體TR-I可對應於圖30所說明之傳送電晶體Tx、重設電晶體Rx、驅動電晶體Dx以及選擇電晶體Sx中之一或多者。
第一接觸插塞C1以及第二接觸插塞C2意指形成於閘極RG、SG、DG以及TG與主動區ACT上之接觸插塞。在當前實施例中，在形成於閘極RG、SG、DG以及TG上之第一接觸插塞C1以及形成於包含源極/汲極區域之主動區ACT之第二接觸插塞C2中，兩個接觸插塞可形成一對。
雖然前文已描述被視為最佳模式及/或其他較佳實施例之內容，但應理解，可對本發明進行各種修改，且可按照各種形式及實施例來實施本發明，且可將其應用於各種應用中，在本文中僅描述了所述應用中的一部分。隨附申請專利範圍意欲主張書面描述之內容及其所有均等物，包含落入申請專利範圍之範疇內的所有修改以及變化。
100‧‧‧半導體基板
102-I‧‧‧第一渠溝
102-II‧‧‧第二渠溝
104-I‧‧‧隔離層
104-II‧‧‧隔離層
104a-II‧‧‧第二隔離層
110-I‧‧‧第一主動區
110-II‧‧‧第二主動區
112-I‧‧‧第一輕摻雜源極及汲極(LDD)區域
112-II‧‧‧第二LDD區域
114-I‧‧‧第一源極/汲極區域
114-II‧‧‧第二源極/汲極區域
120‧‧‧犧牲層
130‧‧‧第一閘極絕緣層
130-I‧‧‧第一閘極絕緣層
130-II‧‧‧第一閘極絕緣層
140‧‧‧緩衝氧化物層
150‧‧‧界面氧化物層
150a‧‧‧界面氧化物層
152‧‧‧界面氧化物層
200‧‧‧第一閘極材料層
202-I‧‧‧第一閘電極
202-II‧‧‧虛設閘電極
204-I‧‧‧第一間隔物層
206-II‧‧‧第二間隔物層
210‧‧‧第一閘極材料層
212-I‧‧‧第一閘電極
212-II‧‧‧虛設閘電極
220‧‧‧閘極材料層
222-I‧‧‧第一閘電極
222-II‧‧‧第二閘電極
224-II‧‧‧第二閘電極
250‧‧‧層間絕緣層
252‧‧‧層間絕緣層
300‧‧‧凹處
302‧‧‧凹處
310‧‧‧第二閘極絕緣層
312‧‧‧第二閘極絕緣層
314‧‧‧高介電閘極絕緣層
314-I‧‧‧第一高介電閘極絕緣層
314-II‧‧‧第二高介電閘極絕緣層
320‧‧‧第二閘電極
322‧‧‧第二閘電極
324‧‧‧低電阻率閘極材料層
324-I‧‧‧第一低電阻率閘極材料層
324-II‧‧‧第二低電阻率閘極材料層
510‧‧‧第一罩幕層
520‧‧‧第二罩幕層
1000‧‧‧影像感測器
1110‧‧‧主動像素感測器(APS)陣列區域
1120‧‧‧控制電路區域
1121‧‧‧列驅動器
1122‧‧‧列解碼器
1123‧‧‧控制器
1124‧‧‧關聯雙重取樣器(CDS)
1125‧‧‧類比/數位轉換器(ADC)
1126‧‧‧鎖存單元
1127‧‧‧行解碼器
ACT‧‧‧主動區
ACT_P‧‧‧光電二極體區域
ACT_T‧‧‧電晶體區域
C1‧‧‧第一接觸插塞
C2‧‧‧第二接觸插塞
DG‧‧‧閘極
D-I‧‧‧第一厚度
D-II‧‧‧第二厚度
Dx‧‧‧驅動電晶體
FD‧‧‧浮動擴散區域
G-I‧‧‧第一閘電極
G-II‧‧‧第二閘電極
I‧‧‧第一區域
II‧‧‧第二區域
PD‧‧‧光電二極體
RG‧‧‧閘極
RS‧‧‧重設信號
Rx‧‧‧重設電晶體
SEL‧‧‧像素選擇信號
SG‧‧‧閘極
Sx‧‧‧選擇電晶體
TG‧‧‧閘極/傳輸信號
TR-I‧‧‧高電壓電晶體
TR-II‧‧‧低電壓電晶體
Tx‧‧‧傳送電晶體
VDD‧‧‧電源供應端子
Vout‧‧‧垂直信號線
W1‧‧‧第一寬度
W2‧‧‧第二寬度
結合附圖，將自例示性實施例之詳細描述更清楚理解本發明概念之各種態樣。
圖1說明根據本發明概念之一態樣的半導體元件之閘電極以及主動區之配置的佈局的例示性實施例。
圖2至圖13B是說明根據本發明概念之一態樣之半導體元件的截面圖，其適用於解釋製造半導體元件之方法的例示性實施例。
圖14至圖21是說明根據本發明概念之另一態樣之半導體元件的截面圖，其適用於解釋製造半導體元件之方法的例示性實施例。
圖22至圖24是說明根據本發明概念之另一態樣之半 導體元件的截面圖，其適用於解釋製造半導體元件之方法的例示性實施例。
圖25及圖26是說明半導體元件的截面圖，其適用於解釋按照圖22至圖24所說明之方法的修改製造半導體元件之方法的例示性實施例。
圖27為繪示根據本發明概念之態樣根據摻雜深度的第一源極/汲極區域以及第二源極/汲極區域之摻雜濃度的例示性實施例的圖表。
圖28說明根據本發明概念之一態樣的包含半導體元件之影像感測器之例示性實施例的示意性方塊圖。
圖29為圖28所說明之影像感測器中所包含之單位像素的例示性實施例的電路圖。
圖30為圖28所說明之影像感測器之示意性佈局圖的例示性實施例。
100‧‧‧半導體基板
104-I‧‧‧隔離層
104a-II‧‧‧第二隔離層
110-I‧‧‧第一主動區
110-II‧‧‧第二主動區
112-I‧‧‧第一輕摻雜源極及汲極(LDD)區域
112-II‧‧‧第二LDD區域
114-I‧‧‧第一源極/汲極區域
114-II‧‧‧第二源極/汲極區域
130‧‧‧第一閘極絕緣層
140‧‧‧緩衝氧化物層
150‧‧‧界面氧化物層
202-I‧‧‧第一閘電極
204-I‧‧‧第一間隔物層
206-II‧‧‧第二間隔物層
250‧‧‧層間絕緣層
310‧‧‧第二閘極絕緣層
320‧‧‧第二閘電極
D-I‧‧‧第一厚度
D-II‧‧‧第二厚度
I‧‧‧第一區域
II‧‧‧第二區域
TR-I‧‧‧高電壓電晶體
TR-II‧‧‧低電壓電晶體

Claims (30)

  1. 一種半導體元件，包括：半導體基板，其包括高電壓區域以及低電壓區域；高電壓電晶體，其形成於所述高電壓區域中且包括第一主動區、第一源極/汲極區域、第一閘極絕緣層以及第一閘電極；以及低電壓電晶體，其形成於所述低電壓區域中且包括第二主動區、第二源極/汲極區域、第二閘極絕緣層以及第二閘電極，其中所述第二源極/汲極區域之厚度小於所述第一源極/汲極區域之厚度。
  2. 如申請專利範圍第1項所述之半導體元件，其中所述第二源極/汲極區域之底表面處於高於所述第一源極/汲極區域之底表面的水平面。
  3. 如申請專利範圍第1項所述之半導體元件，其中所述第一閘極絕緣層比所述第二閘極絕緣層厚。
  4. 如申請專利範圍第1項所述之半導體元件，其中所述第二閘極絕緣層包括介電常數高於所述第一閘極絕緣層之介電常數的材料。
  5. 如申請專利範圍第4項所述之半導體元件，其中所述第一閘極絕緣層包括氧化矽或氮氧化矽，且所述第二閘極絕緣層之介電常數比所述第一閘極絕緣層高，且所述第二閘極絕緣層包括金屬氧化物或金屬矽化物。
  6. 如申請專利範圍第4項所述之半導體元件，更包括 界面氧化物層，其安置於所述第二閘極絕緣層與所述第二主動區之間。
  7. 如申請專利範圍第1項所述之半導體元件，其中所述第二閘電極包括電阻率低於所述第一閘電極之電阻率的材料。
  8. 如申請專利範圍第1項所述之半導體元件，其中所述第二閘電極包括金屬或導電金屬氮化物。
  9. 如申請專利範圍第1項所述之半導體元件，更包括一對第二間隔物層，其安置於所述第二閘電極之兩側面處，其中所述第二閘極絕緣層自所述第二閘電極與所述第二主動區之間的空間延伸至所述第二閘電極與所述第二間隔物層之間的空間。
  10. 如申請專利範圍第1項所述之半導體元件，更包括第一隔離層以及第二隔離層，其分別界定所述第一主動區以及所述第二主動區，其中所述第一隔離層之底表面以及所述第二隔離層之底表面處於同一水平面。
  11. 如申請專利範圍第10項所述之半導體元件，其中所述第一隔離層之頂表面處於高於所述第二隔離層之頂表面的水平面。
  12. 如申請專利範圍第1項所述之半導體元件，其中所述低電壓電晶體包括鰭片場效電晶體(FinFET)，其中通道區域形成於所述第二主動區之頂表面及兩側面上。
  13. 如申請專利範圍第1項所述之半導體元件，其中在所述第一閘電極延伸之方向上的所述第一主動區之寬度 大於在所述第二閘電極延伸之方向上的所述第二主動區之寬度。
  14. 如申請專利範圍第1項所述之半導體元件，其中所述第二源極/汲極區域在深度上的摻雜濃度變化大於所述第一源極/汲極區域之在深度上的摻雜濃度變化。
  15. 一種半導體元件，包括：半導體基板，其包括第一區域以及第二區域；高電壓電晶體，其形成於所述第一區域中且包括第一主動區、第一源極/汲極區域、第一閘極絕緣層以及第一閘電極；以及低電壓電晶體，其形成於所述第二區域中且包括第二主動區、第二源極/汲極區域、第二閘極絕緣層以及第二閘電極，其中，所述第二源極/汲極區域之厚度小於所述第一源極/汲極區域之厚度，且所述第一閘電極之頂表面及所述第二閘電極之頂表面處於同一水平面。
  16. 一種製造半導體元件之方法，所述方法包括：製備半導體基板，所述半導體基板包括高電壓區域以及低電壓區域，其中分別由第一隔離層以及第二隔離層來界定第一主動區以及第二主動區；在所述第一主動區上以及在所述第二主動區上形成第一閘極絕緣層；在所述第一主動區中形成第一源極/汲極區域；以及在形成所述第一源極/汲極區域之後，在所述第二主動 區中形成第二源極/汲極區域，所述第二源極/汲極區域之厚度小於所述第一源極/汲極區域之厚度。
  17. 如申請專利範圍第16項所述之製造半導體元件之方法，其中製備所述半導體基板的步驟包括：在所述高電壓區域以及所述低電壓區域中形成所述第一隔離層以暴露所述第一主動區之頂表面以及所述第二主動區之頂表面；以及藉由移除形成於所述低電壓區域中之所述第一隔離層之部分來形成所述第二隔離層，以暴露所述第二主動區之側面的部分。
  18. 如申請專利範圍第17項所述之製造半導體元件之方法，其中形成所述第二隔離層之步驟包括移除形成於所述低電壓區域中之所述第一隔離層之部分與形成於所述第二主動區上之所述第一閘極絕緣層。
  19. 如申請專利範圍第16項所述之製造半導體元件之方法，在形成所述第一源極/汲極區域之前，更包括：在所述高電壓區域上以及在所述低電壓區域上形成第一閘極材料層；以及蝕刻所述第一閘極材料層以形成第一閘電極，所述第一閘電極與所述第一主動區交叉且自所述第一主動區延伸。
  20. 如申請專利範圍第19項所述之製造半導體元件之方法，在形成所述第一源極/汲極區域之後且在形成所述第二源極/汲極區域之前，更包括： 蝕刻所述第一閘極材料層以形成第二閘電極，所述第二閘電極與所述低電壓區域上之所述第二主動區交叉且自所述第二主動區延伸。
  21. 如申請專利範圍第19項所述之製造半導體元件之方法，在形成所述第一源極/汲極區域之後且在形成所述第二源極/汲極區域之前，更包括：蝕刻所述第一閘極材料層以形成虛設閘電極，所述虛設閘電極與所述低電壓區域上之所述第二主動區交叉且自所述第二主動區延伸。
  22. 如申請專利範圍第21項所述之製造半導體元件之方法，更包括：形成層間絕緣層，所述層間絕緣層覆蓋所述半導體基板以暴露所述第一閘電極之頂表面以及所述虛設閘電極之頂表面；在藉由移除所述虛設閘電極而形成之空間中形成凹處；藉由將金屬或導電金屬氮化物填充至所述凹處中而形成第二閘電極。
  23. 如申請專利範圍第22項所述之製造半導體元件之方法，在形成所述第一閘極材料層之前，更包括：形成緩衝氧化物層，所述緩衝氧化物層覆蓋由所述第二隔離層暴露之所述第二主動區；以及在形成所述凹處之後，移除所述凹處中暴露之所述緩衝氧化物層之部分。
  24. 如申請專利範圍第23項所述之製造半導體元件 之方法，在移除所述凹處中暴露之所述緩衝氧化物層之所述部分之後，更包括：在藉由移除所述緩衝氧化物層之所述部分而暴露之所述第二主動區上形成界面氧化物層。
  25. 如申請專利範圍第22項所述之製造半導體元件之方法，在形成所述凹處之後且在形成所述第二閘電極之前，更包括：形成第二閘極絕緣層，所述第二閘極絕緣層填充所述凹處之部分。
  26. 如申請專利範圍第25項所述之製造半導體元件之方法，在形成所述虛設閘電極之後且在形成所述層間絕緣層之前，更包括：形成第二間隔物層，所述第二間隔物層覆蓋所述虛設閘電極之兩側面，其中所述第二閘極絕緣層在所述凹處內自所述第二主動區與所述第二閘電極之間的空間延伸至所述第二閘電極與所述第二間隔物層之間的空間。
  27. 如申請專利範圍第25項所述之製造半導體元件之方法，其中所述第二閘極絕緣層之介電常數高於所述第一閘極絕緣層之介電常數，且所述第二閘極絕緣層之厚度小於所述第一閘極絕緣層之厚度。
  28. 一種製造半導體元件之方法，所述方法包括：製備半導體基板，所述半導體基板包含將形成高電壓電晶體之第一區域以及將形成低電壓電晶體之第二區域，其中分別由第一隔離層以及第二隔離層來界定所述第一區 域之第一主動區以及所述第二區域之第二主動區；在所述第一主動區上形成所述高電壓電晶體之第一閘極絕緣層以及所述高電壓電晶體之第一閘電極，所述第一閘電極與所述第一主動區交叉且自所述第一主動區延伸；在所述第一主動區中形成所述高電壓電晶體之第一源極/汲極區域；以及在形成所述第一源極/汲極區域之後，在所述第二主動區中形成所述低電壓電晶體之第二源極/汲極區域，其中形成所述第一源極/汲極區域之步驟以及形成所述第二源極/汲極區域之步驟分別包括第一熱處理以及第二熱處理，且執行所述第二熱處理之時間短於執行所述第一熱處理之時間。
  29. 如申請專利範圍第28項所述之製造半導體元件之方法，更包括：在形成所述第二源極/汲極區域之後，在所述第二主動區上形成所述低電壓電晶體之第二閘極絕緣層以及所述低電壓電晶體之第二閘電極，所述第二閘電極與所述第二主動區交叉且自所述第二主動區延伸。
  30. 如申請專利範圍第28項所述之製造半導體元件之方法，其中在執行所述第二熱處理之後，所述第二源極/汲極區域之厚度小於所述第一源極/汲極區域之厚度。
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