JP2008153442A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】長波長レーザアニールを用い半導体基板内の所定の領域を選択的にアニールする。
【解決手段】レーザ光２０の照射に対し膜厚が薄くなるに従い反射率が小さくなる反射率調整膜１７を、領域Ａｎおよび領域Ａｐを有する半導体基板１上に形成した後、領域Ａｎ上の反射率調整膜１７をエッチングする。次いで、半導体基板１にレーザ光２０を照射し、領域Ａｎのｎ⁻型半導体領域１１、ｎ^＋型半導体領域１４に対して、アニールを行う。同様にして、反射率調整膜１７を半導体基板１上に形成した後、領域Ａｐ上の反射率調整膜１７をエッチングする。次いで、半導体基板１にレーザ光２０を照射し、領域Ａｐのｐ⁻型半導体領域１２、ｐ^＋型半導体領域１５に対して、アニールを行う。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関し、特に、アニール処理工程を含む半導体装置の製造技術に適用して有効な技術に関するものである。

半導体基板として現在最も広く用いられるものはＳｉ（シリコン）である。そのＳｉ基板には例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などが形成される。ＭＩＳＦＥＴの製造方法は、概略すると、Ｓｉ基板にウエルを形成し、そのウエル上にゲート絶縁膜、更にゲート電極を形成し、ゲート電極の両側のウエルにイオン注入によりウエルと逆導電型の不純物を導入してソース・ドレインとしての不純物拡散層を形成するものである。その際、イオン注入を行った後には、注入した不純物を活性化させるためにアニール処理が行われる。

特開平１０−２６１７９２号公報（特許文献１）には、垂直入射からゲート電極側に３０°傾けてイオン注入することにより、ゲート電極に整合された浅いソース・ドレイン拡散層を形成し、９５０℃、５秒の短時間アニール（ＲＴＡ；Rapid Thermal Annealing）を行い、ゲートサイドウォールスペーサを形成後、イオン注入によりゲートサイドウォールスペーサに整合された深いソース・ドレインを形成し、再び９５０℃、５秒の短時間アニール（ＲＴＡ）を行う技術が記載されている。

特開２０００−７７５４１号公報（特許文献２）には、イオン注入後に、窒素雰囲気中で１０００℃、１０秒程度のＲＴＡ処理を行う技術が記載されている。

特開平１０−１１６７４号公報（特許文献３）には、酸化シリコン膜の膜厚によってエキシマレーザ光エネルギの吸収を制御する技術が記載されている。

特開２００１−１６８３４１号公報（特許文献４）には、ＳｉＯ_ｘＮ_ｙ膜においてＯ_ｘとＮ_ｙとの比率及びその膜厚によってエキシマレーザ光エネルギの吸収を制御する技術が記載されている。

特開２００５−１１４３５２号公報（特許文献５）では、ソース・ドレインのエクステンションを形成した後、ゲート電極の側壁上に側壁絶縁膜を形成してからイオン注入を行ってソース・ドレインを形成し、導入された不純物を活性化させるために自由電子吸収による光吸収となる波長範囲、すなわち波長が３μｍ以上の長波長レーザアニールを行う技術が記載されている。

一方、Ｓｉ基板では物性の限界のため実現できない次世代半導体装置用の半導体基板としてＳｉＣ（シリコンカーバイド）基板が注目されている。ＳｉＣ基板は、電気炉等によるアニールが困難であるため、それに変わるものとしてレーザアニールによるイオン注入層（半導体領域）の結晶性の回復及び不純物活性化の検討がなされている。

特開２０００−２７７４４８（特許文献６）、および特開２００２−２８９５５０（特許文献７参照）では、イオン注入したＳｉＣに、表面元素が蒸発しない程度の照射パワー密度のＫｒＦ及びＸｅＣｌエキシマレーザを照射する技術が記載されている。
特開平１０−２６１７９２号公報 特開２０００−７７５４１号公報 特開平１０−１１６７４号公報 特開２００１−１６８３４１号公報 特開２００５−１１４３５２号公報 特開２０００−２７７４４８号公報 特開２００２−２８９５５０号公報

ＬＳＩ（Large Scale Integration）を高集積化するためには、ＭＩＳＦＥＴのソース・ドレインとそのエクステンションを低抵抗でかつ薄くすること（極浅接合）が要求される。例えば、ゲート長が６５ｎｍ以下のトランジスタにおいては、接合深さを２０ｎｍ程度、抵抗値は３００〜４００Ω／ｓｑ程度にすることが求められる。

ソース・ドレインを形成するためのイオン注入後のアニール処理を、例えば上記特許文献１、２に記載されているようなランプアニール（ＲＴＡ）によって行った場合、導入した不純物がアニール中に拡散してしまう。不純物が拡散すると、形成される不純物拡散層（半導体領域）の接合深さが深くなってしまう。これは、半導体装置（半導体集積回路装置）の小型化や高集積化に不利となる。このため、不純物の拡散を考慮すると、形成される不純物拡散層（ソース・ドレインやそのエクステンション）の接合深さを浅くするためには、イオン注入時のドーズ量を減少させる必要があるが、これは、形成される不純物拡散層の抵抗を上昇させ、半導体装置の性能を低下させる可能性がある。

また、Ｓｉへの吸収が悪い（吸収係数が低い）波長を用いたランプ加熱の場合、半導体基板を所定のアニール温度まで昇温させるのに時間がかかり、アニール時間（ランプ光照射時間）が長くなってしまう。

また、例えＳｉへの吸収が良い（吸収係数が高い）波長を用いたフラッシュランプアニールであっても、ランプ加熱方式の場合はランプ光を発する際のランプの立ち上がりに時間がかかり、例えば上記特許文献５に記載されているようなレーザ方式に比べてアニール時間（ランプ光照射時間）が長くなってしまう。

また、ランプ光の短時間の照射を制御するのは容易ではなく、ランプ光の照射時間を短くすると、アニール温度のばらつきが大きくなる可能性がある。また、ランプ加熱方式の場合、レーザ方式に比べて、ランプ光の波長に幅があり、半導体ウエハの面内でアニール温度にむら（不均一な温度分布）が生じる可能性がある。また、昇温可能なアニール温度にも限界がある。

更に、アニール時間が長くなると、導入した不純物がアニール中により拡散してしまう。不純物が拡散すると、形成される不純物拡散層の接合深さが深くなってしまう。これは、半導体装置（半導体集積回路装置）の高集積化に不利となる。このため、不純物の拡散を考慮すると、形成される不純物拡散層（ソース・ドレインやそのエクステンション）の接合深さを浅くするためには、イオン注入時のドーズ量を減少させる必要がある。これは、形成される不純物拡散層の抵抗を上昇させ、例えば２０００〜３０００Ω／ｓｑのような高いシート抵抗値となってしまう可能性がある。すなわち、ＬＳＩ（半導体装置）の性能を低下させる可能性がある。

このように、ＬＳＩの高集積化に伴い、ＭＩＳＦＥＴのゲート長が小さくなり、さらに不純物拡散層（ソース・ドレインやそのエクステンション）の接合深さが浅くなってくると、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴを形成する不純物、例えばヒ素（Ａｓ）とホウ素（Ｂ）のイオン注入後の活性化アニール処理時の拡散長の違いが無視できなくなる。そのためＬＳＩ（半導体装置）の性能を正確に制御するのを阻害する、例えばある熱処理がｎチャネル型ＭＩＳＦＥＴでは最適であるが、ｐチャネル型ＭＩＳＦＥＴでは最適ではない、といったことが起こりうるようになる。そのためｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴといったチップ内の領域で熱処理を分けることも必要とされている。

また、低抵抗のソース・ドレインやそのエクステンションのコンタクト形成に用いられる、ニッケルシリサイド膜についても、回路設計側の抵抗値の要求からｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴといったチップ内の領域でその膜厚を作り分けることも必要とされている。このニッケルシリサイド膜は、主としてスパッタ法にランプアニール等の短時間アニール（ＲＴＡ）を施して形成されており、チップ内の領域で熱処理を分けることが必要とされる。

しかしながら、例えばＣＭＩＳ（Complementary Metal Insulator Semiconductor）におけるこのイオン注入後の活性化アニール処理をｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴといったチップ内の領域で分けることは、このランプアニールのような全面一括加熱方式を取る限りは不可能である。

ところで、ＣＭＩＳで回路を構成するロジックデバイスやメモリデバイス、あるいはＣＭＩＳとバイポーラトランジスタとで回路を構成するＢｉＣＭＩＳデバイスなど、高付加価値混載デバイスでは、一般的にバイポーラ部やメモリ部よりもＣＭＩＳロジック部が先に形成される。したがって、ＣＭＩＳ特性を変動させずにその後のバイポーラ部やメモリ部を形成しようとすると、バイポーラ部やメモリ部の熱負荷（熱処理温度、熱処理時間）が制約を受けるため、それぞれのデバイスに最適な熱工程を用いることが難しい。また、例えばバイポーラ部やメモリ部の熱負荷を少なくしても、ＣＭＩＳ特性の変動は避けられない。

これらの問題を解決するためには半導体チップ内の特定部分（ＣＭＩＳロジック部、バイポーラ部、メモリ部）を選択的にアニールする技術が必要である。こういった要求に対し、例えば上記特許文献３、４に記載されているようなエキシマレーザを使用したレーザアニールが考えられる。

しかしながら、エキシマレーザ光がＳｉに対する吸収効率が高すぎる、酸化シリコン膜やＳｉＯ_ｘＮ_ｙ膜の膜厚に対するエキシマレーザ光の反射率の変動が最大でも２０％と小さい、などの理由でプロセスマージンや再現性はほとんどなく、これら技術では、チップ内の特定部分だけに選択的に熱負荷をかけてアニールすることは現実的には困難である。

本発明の目的は、半導体基板内の所定の領域を選択的にアニールすることのできる技術を提供することにある。

近年、電力特性（高耐圧、大許容電流）や高周波特性、耐環境性に優れたＳｉＣを用いた半導体装置が注目されている。しかしＳｉＣ基板においては、不純物の活性化のためには１５００℃以上という非常に高温の熱アニール処理が必要である。電気炉等によるアニールが一般的であるが、高温のため非常に長時間が必要であり生産性に劣るばかりでなく、高温処理後の大きな結晶欠陥の残留、高温処理による表面Ｓｉ元素の蒸発、さらにはイオン注入した不純物の再分布等の問題があり、良好な特性を得ることが困難である。

これに対して、例えば上記特許文献６、７に記載されているように、ＳｉＣ基板において、電気炉等によるアニールが困難であるためそれに変わるものとしてレーザアニールによるイオン注入層の結晶性の回復及び不純物活性化の検討もなされている。

しかしながら、これら従来では、Ａｌ^＋イオンにおいて５０ｋｅＶ、Ｎ^＋イオンにおいて３０ｋｅＶと非常に低いエネルギによりイオン注入を行っており、イオン注入層の深さは両方とも５０ｎｍ程度と比較的浅い。これはＫｒＦ及びＸｅＣｌエキシマレーザの波長の光のＳｉＣ基板に対する反射率そのものが大きいためＳｉＣ基板への進入長はこの数１０ｎｍと非常に浅く吸収そのものが十分ではないという問題がある。

本発明の他の目的は、ＳｉＣ基板に対してレーザアニールを用い不純物の活性化を効率よく行なうことのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、まず、半導体基板にイオン注入を行って、一部がゲート電極の下部に位置する低濃度半導体領域（ソース・ドレインのエクステンション）を形成する。次いで、ゲート電極の側壁上に側壁絶縁膜を形成してからイオン注入を行って、高濃度半導体領域（ソース・ドレイン）を形成する。次いで、基板の全面に、第１の領域上ではアニール光の反射率を極小となし、かつ第２の領域上ではアニール光の反射率を極大となすごとく制御された膜厚を有する反射率調整膜を形成する。次いで、導入された不純物を活性化させるために波長が３μｍ以上の長波長レーザアニールを行う。ここで、反射率調整膜として使用する光の波長における複素屈折率ｎ＋ｉｋ中の複素成分ｋが１以上の値をもつ膜を使用する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明の半導体装置の製造技術によれば、半導体基板内の所定の領域を選択的にアニールすることができる。

また、本発明の半導体装置の製造技術によれば、ＳｉＣ基板に対してレーザアニールを用い不純物の活性化を効率よく行なうこともできる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態１における半導体装置の製造工程を図面を参照して説明する。図１〜図８は本発明の一実施の形態である半導体装置、例えばＣＭＩＳの製造工程中の要部断面図である。

まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板１を準備する。この半導体基板１は、ｐチャネル型ＭＩＳＦＥＴ（以下、「ｐＭＩＳ」という）が形成される領域Ａｐおよびｎチャネル型ＭＩＳＦＥＴ（以下、「ｎＭＩＳ」という）が形成される領域Ａｎを有している。すなわち、この半導体基板１の主面には、ＣＭＩＳを構成するｐＭＩＳ、およびｎＭＩＳが形成されることとなる。

次いで、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどからなり、公知のＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。

次いで、フォトリソグラフィ技術およびイオン注入技術を用いて、半導体基板１のｎＭＩＳを形成する領域Ａｎにｐ型ウエル３を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。その後、必要に応じて、ｐ型ウエル３の表層部に、後で形成されるｎＭＩＳのしきい値電圧調整用のイオン注入および導入された不純物の活性化用熱処理を行い、しきい値電圧調整層４を形成する。

次いで、フォトリソグラフィ技術およびイオン注入技術を用いて、半導体基板１のｐＭＩＳを形成する領域Ａｐにｎ型ウエル５を形成する。ｎ型ウエル５は、例えばリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって形成される。その後、必要に応じて、ｎ型ウエル５の表層部に、後で形成されるｐＭＩＳのしきい値電圧調整用のイオン注入および導入された不純物の活性化用熱処理を行い、しきい値電圧調整層６を形成する。

次いで、半導体基板１の主面上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。また、熱酸化膜の表面をＮＯガスなどを用いて窒化し、酸化シリコン膜およびその上の窒化シリコン膜の積層膜によりゲート絶縁膜７を形成することもできる。また、酸窒化シリコン膜によりゲート絶縁膜７を形成することもできる。

続いて、図２に示されるように、ゲート絶縁膜７上にゲート電極８、９を形成する。例えば、半導体基板１上に多結晶シリコン膜と保護膜１０（例えば酸化シリコン膜）とをＣＶＤ（Chemical Vapor Deposition）法などを用いて順に形成し、フォトリソグラフィ技術およびイオン注入技術を用いて多結晶シリコン膜中に不純物を導入する。その後、保護膜１０および導電性の多結晶シリコン膜をフォトリソグラフィ技術およびドライエッチングによってパターニングすることにより、導電性の多結晶シリコン膜からなるゲート電極８、９を形成することができる。ゲート電極８、９上には、保護膜１０が形成されており、この保護膜１０はゲート電極８、９の保護膜として機能することができる。

続いて、図３に示されるように、フォトリソグラフィ技術およびイオン注入技術を用いて、（一対の）ｎ⁻型半導体領域（不純物拡散層、ソース・ドレインのエクステンション）１１、および（一対の）ｐ⁻型半導体領域（不純物拡散層、ソース・ドレインのエクステンション）１２を形成する。

ｎ⁻型半導体領域１１は、例えばｐ型ウエル３のゲート電極８の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入（イオン打ち込み）することにより形成される。イオン注入の条件は、加速エネルギが例えば３ｋｅＶ程度であり、注入量（ドーズ量）は例えば１×１０^１５／ｃｍ^２程度とすることができる。また、このソース・ドレインのエクステンションのイオン注入工程では、ゲート電極８および保護膜１０が注入阻止マスクとして機能することができるので、ｎ⁻型半導体領域１１は、ゲート電極８に対して自己整合的に形成される。このため、ゲート電極８の両側に、ｎＭＩＳのチャネル領域に接するようにｎ⁻型半導体領域１１が形成されることになる。

また、ホウ素（Ｂ）などのｐ型不純物がイオン注入されて、ｐ⁻型半導体領域１２もｎ⁻型半導体領域１１と同様にして形成される。

続いて、図４に示されるように、ゲート電極８、９の側壁上に、例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜などの絶縁膜からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。サイドウォール１３は、例えば半導体基板１上に絶縁膜（酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜）を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。

続いて、図５に示されるように、フォトリソグラフィ技術およびイオン注入技術を用いて、（一対の）ｎ^＋型半導体領域（不純物拡散層、ソース・ドレイン）１４、および（一対の）ｐ^＋型半導体領域（不純物拡散層、ソース・ドレイン）１５を形成する。

ｎ^＋型半導体領域１４は、例えばｐ型ウエル３のゲート電極８およびサイドウォール１３の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入（イオン打ち込み）することにより形成される。このイオン注入は、図５にも模式的に示されるように、半導体基板１の主面に対して垂直な方向からｐ型ウエル３のゲート電極８およびサイドウォール１３の両側の領域に不純物をイオン注入することができる。このイオン注入の条件は、加速エネルギが例えば１０ｋｅＶ程度であり、注入量（ドーズ量）は例えば５×１０^１５／ｃｍ^２程度とすることができる。

このため、ｎ^＋型半導体領域１４は、ｎ⁻型半導体領域１１よりも不純物濃度が高い。また、ｎ^＋型半導体領域１４の接合深さ（半導体基板１の主面に垂直な方向の深さまたは厚み）は、ｎ⁻型半導体領域１１の接合深さ（半導体基板１の主面に垂直な方向の深さまたは厚み）よりも深い（厚い）。すなわち、ｎ⁻型半導体領域１１は、ｎ^＋型半導体領域１４に比べて、不純物濃度が低く、かつ浅く形成されている。例えば、ｎ⁻型半導体領域１１のためのイオン注入の加速エネルギをｎ^＋型半導体領域１４のためのイオン注入の加速エネルギよりも低くすることで、ｎ⁻型半導体領域１１の接合深さを、ｎ^＋型半導体領域１４の接合深さよりも浅くすることができる。

また、このソース・ドレインイオン注入工程では、ゲート電極８およびサイドウォール１３が注入阻止マスクとして機能することができるので、ｎ^＋型半導体領域１４はサイドウォール１３に対して自己整合的に形成される。このため、ｎ^＋型半導体領域１４の端部がゲート電極８の側壁下部から離間し、ｎＭＩＳのチャネル領域からｎ⁻型半導体領域１１を介して離間するように、ｎ⁻型半導体領域１１に連結するｎ^＋型半導体領域１４がゲート電極８の両側に形成される。

なお、ホウ素（Ｂ）などのｐ型不純物がイオン注入されて、ｐ^＋型半導体領域１５もｎ^＋型半導体領域１４と同様にして形成される。

続いて、図６に示しますように、ｎＭＩＳが形成される領域ＡｎおよびｐＭＩＳが形成される領域Ａｐを有する半導体基板１上に表面保護膜１６を堆積した後、表面保護膜１６の上部に反射率調整膜１７を堆積する。

表面保護膜１６は、反射率調整膜１７と下地の半導体基板１とが反応するのを防止する目的で形成するものであり、化学的および熱的に安定である材料が用いられる。表面保護膜１６は、例えばＣＶＤ法で堆積した膜厚１０ｎｍ程度の酸化シリコン膜を用いるが、アルミナ（Ａｌ_２Ｏ_３）膜、窒化シリコン膜あるいはこれらと酸化シリコン膜との積層膜などを用いてもよい。

反射率調整膜１７は、光源の光の照射に対し膜厚が薄くなるに従い反射率が小さくなる膜である。反射率調整膜１７は、例えば特定の波長の光を放射する光源であるレーザを用いた場合、金属のように、使用するレーザ光の波長において十分に高い反射率の得られる材料が用いられる。ここでは、例えばスパッタリング法で堆積した膜厚１００ｎｍのＷ膜を用いるが、他の金属膜を用いてもよい。金属膜に限らず、使用するレーザ光の波長において複素屈折率ｎ＋ｉｋにおける複素成分ｋが１以上の値をもつ膜であればよい。

続いて、図７に示されるように、フォトレジスト膜をマスクにしたエッチング（ドライエッチングあるいはウェットエッチング）で反射率調整膜１７を部分的に、すなわちｎＭＩＳ形成領域Ａｎ上のみ除去し、後のアニール工程で加熱したくない領域であるｐＭＩＳ形成領域Ａｐ上にのみこれらの膜を残す。

次いで、半導体基板１に特定の波長の光（レーザ光２０）を照射し、ｎＭＩＳ形成領域Ａｎに対して、アニールを行う。なお、図７には、レーザ光２０の他に、入射光としてのレーザ光２０が反射率調整膜１７によって反射した反射光２０ａも示されている。

このアニール処理は、例えば、イオン注入によりｎ⁻型半導体領域１１およびｎ^＋型半導体領域１４に導入された不純物を活性化させるため、長波長レーザアニール処理を１３５０℃、８００μｓの条件で行う。長波長レーザアニール処理は、長波長のレーザを用いたアニール処理（熱処理）であり、用いるレーザ（レーザ光２０）の波長は３μｍ以上であることが好ましく、５μｍ以上であればより好ましく、８μｍ以上であれば更に好ましい。例えばＣＯ_２ガスレーザ（波長１０．６μｍ）を用いてアニール処理を行うことができる。

また、アニール温度は、１０００℃以上であることが好ましく、１１００℃以上であればより好ましく、１２００℃以上であれば更に好ましい。また、アニール時間は、１００ｍｓｅｃ（１００ミリ秒）以下であることが好ましく、１０ｍｓｅｃ（１０ミリ秒）以下であればより好ましく、１ｍｓｅｃ（１ミリ秒）以下であれば更に好ましい。また、このアニール処理は、例えば窒素（Ｎ_２）雰囲気中で行うことができるが、他のガス種（例えば不活性ガス）を用いることも可能である。

このｎＭＩＳ形成領域Ａｎのアニール処理後、公知のウェットエッチング等により反射率調整膜１７および表面保護膜１６を除去し、図５の状態に戻し、図６の工程、更に図７の工程を行う。その際、今度は加熱したくない領域のｎＭＩＳ形成領域Ａｎ上にのみ反射率調整膜１７を部分的に残置させ、ｐ⁻型半導体領域１２およびｐ^＋型半導体領域１５に導入された不純物を活性化させるため長波長レーザアニール処理を１２５０℃、８００μｓの条件で行う。

これにより、半導体基板１の領域ＡｎにｎＭＩＳが形成され、領域ＡｐにｐＭＩＳが形成される。ｎ^＋型半導体領域１４およびｎ⁻型半導体領域１１は、ｎＭＩＳのソースまたはドレインとして機能することができる。また、ｐ^＋型半導体領域１５およびｐ⁻型半導体領域１２は、ｐＭＩＳのソースまたはドレインとして機能することができる。なお、ｎ⁻、ｐ⁻型半導体領域１１、１２はソースまたはドレインのエクステンションとして機能する。

このように、半導体基板１の主面（の所定の領域）に長波長レーザを照射することで、アニール対象領域を所望のアニール温度に加熱することができる。本実施の形態１では、不純物の活性化のためのアニール処理に、長波長レーザアニールを用いることで、ランプアニールのようなＲＴＡに比べて、より高い温度により短い時間で昇降温することができ、高温・短時間のアニールが可能になる。これにより、活性化された不純物拡散層（ｎ⁻、ｐ⁻型半導体領域１１、１２およびｎ^＋、ｐ^＋型半導体領域１４、１５）の低抵抗化が可能になり、また導入された不純物の拡散を抑制でき、不純物拡散層（ｎ⁻、ｐ⁻型半導体領域１１、１２およびｎ^＋、ｐ^＋型半導体領域１４、１５、特にｎ⁻、ｐ⁻型半導体領域１１、１２）の接合深さを浅くすること、すなわち浅い接合（極浅接合）を形成することが可能なる。このため、半導体装置の小型化や高集積化に有利となる。

なお、本実施の形態１の図７では、ｎＭＩＳ、ｐＭＩＳごとの選択性を例にあげたが、同様の方法によりソース・ドレインのみ、ポリゲートのみを選択アニールすることも可能である。

続いて、図８に示されるように、公知の製造方法によって、ゲート電極８、９、およびソース・ドレイン（ｎ^＋型半導体領域１４、ｐ^＋型半導体領域１５）上への選択的ニッケルシリサイド膜ＮｉＳｉ膜を形成する。次いで、配線層間絶縁膜１８の堆積と平坦化研磨を行う。次いで、プラグ１９形成のための所望領域への開孔、開孔部への配線金属の埋め込みと平坦化処理を行う。次いで、ソース電極およびドレイン電極を含む配線工程などを実施し、半導体装置を製造する。

ところで、本実施の形態１とは異なり、アニール処理にエキシマレーザ（例えば波長３０８ｎｍ）のような短波長レーザを用いることも考えられる。エキシマレーザの場合、エキシマレーザの波長の光は酸化膜に対して透過性を有するため、（１）素子分離領域の下のシリコン領域を溶解する、（２）多結晶シリコンなどの半導体材料で構成されるゲート電極も溶解してしまう、（３）パターン（例えば、ゲート電極のパターン）の粗密差や、下地材料（例えば、Ｓｉ基板、酸化シリコン膜）に対する依存性が生じる、などの問題点が生じる可能性がある。これらの問題点のため、ソース・ドレインを形成するために、半導体基板に導入した不純物をエキシマレーザのような短波長レーザで活性化することは容易ではない。

これらの問題を回避する目的で、特開平１０−１１６７４号公報（特許文献３）には、酸化シリコン膜の膜厚によってエキシマレーザ光エネルギの吸収制御する技術が記載されている。また特開２００１−１６８３４１号公報（特許文献４）には、ＳｉＯ_ｘＮ_ｙ膜においてＯ_ｘとＮ_ｙとの比率及びその膜厚によってエキシマレーザ光エネルギの吸収制御する技術が記載されている。しかしながら、もともとＳｉに対する吸収効率が高すぎる、膜厚に対する反射率の変動が最大でも２０％と小さい、などの理由でプロセスマージンや再現性はほとんどなく、これら技術では、半導体基板内の特定部分だけに選択的に熱負荷をかけてアニールすることは現実的には困難である。

図９に長波長レーザとしてＣＯ_２ガスレーザを用いた場合の、Ｓｉ基板上に堆積した膜構造におけるその膜厚と反射率との関係を示す。ここでは堆積した膜の複素屈折率ｎ＋ｉｋのｎを１．４６とした場合のｋ依存性を示す。

なお、薄膜積層化と多重反射による反射率反射電界Ｅｒを(空気との界面での反射光)＋(基板との界面での反射光が空気との界面を透過した光)＋(基板での反射光が空気との界面で反射され、基板で反射し空気との界面を透過した光)＋・・・・と考え、図１０のような設定において、反射率反射電界Ｅｒ、反射率ｒは次のようになる。

Ｅ_ｒ＝Ｅ_０｛ｒ_０＋ｒ_１ｅｘｐ（ｉ２φ）｝／｛１＋ｒ_１ｒ_０ｅｘｐ（ｉ２φ）｝
ｒ＝Ｅ_ｒ／Ｅ_０＝｛ｒ_０＋ｒ_１ｅｘｐ（ｉ２φ）｝／｛１＋ｒ_１ｒ_０ｅｘｐ（ｉ２φ）｝
ここで、φは、薄膜中の通過時の光位相変化であり、φ＝２π（ｎ＋ｉｋ）ｄ／λである。

図９から分かるとおり、反射率調整膜の膜厚によって、ｋ＝１の場合、反射率が１０％程度から３０％程度まで変動し、ｋ＝３の場合、反射率が１０％程度から７０％程度まで変動する。このように、レーザ光の波長において複素成分ｋが１以上の値をもつ膜では膜厚に応じて最大差７０％となる。ＳｉＯ_ｘＮ_ｙ膜に対するエキシマレーザによる既出願（最大２０％の変動）に比べて大きく反射率が変動している。この反射率の変動を利用し、例えば、第１領域および第２領域を有する半導体基板上に、反射率が極小と極大の膜厚の反射率調整膜をそれぞれ形成し、半導体基板にレーザ光を照射してアニール処理を行う場合、反射率が極大の第２領域より、反射率が極小の第１領域では、アニールが効率良く行われることとなる。すなわち、レーザ光の照射に対し膜厚が薄くなるに従い反射率が小さくなる反射率調整膜（ｋが１以上）を用いることによって、通常のＳｉＯ_２膜（ｋが０．１以下）等より効果的にアニールの選択性を出せることがわかる。

したがって、加熱を要する領域上では極小反射率が達成されるように反射率調整膜の膜厚を制御すれば光透過率が増大し、この領域における加熱温度が上昇する。一方、加熱を実質必要としない領域上では極大反射率となるように反射率調整膜の膜厚を制御すれば光透過率が減少し、この領域における加熱温度が低下する。図９の条件では、反射率調整膜の膜厚は、加熱を要する領域上では５０ｎｍ、加熱を実質必要としない領域上では０ｎｍ（なし）とすればよい。

このように、反射率調整膜は、所定波長の光の照射に対し膜厚が薄くなるに従い反射率が小さくなる膜である。

ところで、長波長レーザとして３μｍ以上の波長を用いた場合、今日半導体業界で広く用いられているＡｌ、Ｗ、Ｔｉ、Ｎｉといった公知の金属膜に対しては複素屈折率ｎ＋ｉｋにおける複素成分ｋが３以上の値となり、５０ｎｍ以上の膜厚ではその反射率は１００％に近いものとなる。すなわち、これらの膜がもっとも簡単な反射率調整膜である。

図１１には、半導体基板１のイオン注入層（ケイ素、５ｋｅＶ、２×１０^１５ｃｍ^−２）上に表面保護膜１６として膜厚が１０ｎｍ程度のＳｉＯ_２膜、反射率調整膜１７としてタングステン（Ｗ）を積層した場合において、長波長レーザ光２０を半導体基板１に照射したことによるＷ膜厚依存性を、縦軸をイオン注入層のシート抵抗（活性化率）、横軸を反射率調整膜１７の厚さとして示す。ここで、長波長レーザとしてＣＯ_２ガスレーザ、１３００℃、８００μｓとなるレーザ条件を用いた。

図１１に示すように、反射率調整膜１７の膜厚が厚くなるに従い、シート抵抗は高くなり、膜厚を５０ｎｍ以上積層すれば、シート抵抗は４ｋΩ／ｓｑ程度と高抵抗で飽和した状態となる。すなわち、イオン注入層は加熱されず、アニールされないことがわかる。長波長レーザ光２０に対し、反射率調整膜１７が厚くなることによって、反射率が大きくなり、シート抵抗が飽和していることから、反射率調整膜１７を５０ｎｍ以上積層すれば反射率はほぼ１００％となる。言い換えると、長波長レーザ光２０の照射に対し反射率調整膜１７の膜厚が薄くなるに従い反射率が小さくなると言える。

図１２には、図１１の半導体基板１のイオン注入層（ホウ素、５ｋｅＶ、２×１０^１５ｃｍ^−２）上に、反射率調整膜１７がない場合（膜厚が０ｎｍ）において、長波長レーザ光２０を半導体基板１に照射したことによるシート抵抗の温度依存性を、縦軸をアニール温度、横軸をイオン注入層のシート抵抗（活性化率）として示す。ここで、長波長レーザとしてＣＯ_２ガスレーザ、８００μｓとなるレーザ条件を用いた。

図１２に示すように、アニール温度が下がるに従い、シート抵抗が低くなる。すなわち、反射率調整膜１７がないので長波長レーザ光２０がイオン注入層に到達し、アニール温度によって、シート抵抗が変化していることが分かる。

したがって、図１１および図１２により、反射率調整膜１７の膜厚が５０ｎｍ以上積層すれば、シート抵抗は４ｋΩ／ｓｑ程度で変化しなくなり、すなわち、反射率調整膜１７によってほぼ１００％反射され、長波長レーザ光２０の透過光はイオン注入層まで到達しないことがわかる。

本実施の形態１ではｎＭＩＳ、ｐＭＩＳごとに違うアニール条件を施す例を説明したが、以下のようなアニール処理を行うこともできる。例えば図７のように、ｎＭＩＳ形成領域Ａｎの反射率調整膜１７を０ｎｍとしたままで、ｐＭＩＳ形成領域Ａｐの反射率調整膜１７を２０ｎｍ程度と薄くし、ｎＭＩＳ形成領域Ａｎにおいて１３５０℃、８００μｓとなる長波長レーザアニール処理を行なう。このとき、ｐＭＩＳ形成領域Ａｐ上の反射率調整膜１７ではレーザ光が減少し、この領域Ａｐにおける実効的加熱温度が１２５０℃、８００μｓと低下する。このようにすれば表面保護膜１６および反射率調整膜１７の成膜および除去を繰り返すことなく実効的にアニール条件を半導体基板内で変えることができる。

また、本出願の発明ではレーザ光を基板法線方向から傾斜させて入射させてもよい。ただし、複素屈折率ｎ＋ｉｋにおけるｎやｋが小さい場合、これは効果的ではない。図１３に一例としてＳｉからなる半導体基板１上のＳｉＯ_２膜（ｎ＝１．４６、ｋが０．１以下）に長波長レーザとしてＣＯ_２ガスレーザを照射した場合のその膜厚と反射率との関係を示す。このように基板法線方向から入射する場合がもっとも反射率が大きくなり膜厚による周期性が見えやすくなる、つまり本発明の効果がもっとも大きくなる。

本実施の形態１とは異なり、イオン注入後のアニール処理にランプ加熱（ランプアニール）を用いることも考えられる。ランプアニールで通常使用するタングステンハロゲンランプの波長の光は現状半導体の領域で形成できる吸収してしまうため、本出願のようなチップ内の特定部分だけに選択的に熱負荷をかけてアニールすることは困難である。

それに対して、本実施の形態１では、イオン注入後のアニール処理に長波長レーザアニール処理を用いる。レーザ方式のアニール処理であるレーザアニールは、レーザ光を照射することによって局所的に温度を上昇させることができ、レーザ光の集束性を利用しているため、限られた領域を瞬間的に昇温することができる。このため、レーザアニールは、ランプ加熱方式などに比べて、アニール時間（加熱時間、レーザ光照射時間）を短くすることが可能である。アニール時間を短くすることができるので、導入した不純物がアニール中に拡散するのを抑制または防止することができる。このため、形成される不純物拡散層の接合深さを浅くすることができる。また、レーザ方式なので、レーザ光の短時間の照射を制御するのは容易であり、レーザ光の照射時間が短くても、アニール温度のばらつきを比較的小さくすることができる。

図１４は、Ｓｉの吸収係数の波長依存性を示すグラフである。また、図１５は、内因性吸収（Intrinsic absorption）の説明図であり、図１６は、自由電子吸収（Free carrier absorption）の説明図である。図１４のグラフの横軸は、入射光の波長に対応し、図１４のグラフの縦軸は、Ｓｉの吸収係数（Absorption coefficients）に対応する。また、図１４のグラフには、Ｓｉ中の不純物濃度を変えた場合、ここでは不純物濃度ｐが１０^１７／ｃｍ^３、１０^１８／ｃｍ^３および１０^１９／ｃｍ^３の３つのケースについて、不純物を導入したＳｉの吸収係数の入射光波長依存性が示されている。

図１４のグラフからも分かるように、入射光の波長が比較的短い領域では、図１５のような内因性吸収が生じ、入射光の波長が短い方が吸収係数が高くなってＳｉが加熱されやすくなり、入射光が長くなると吸収係数が低くなってＳｉが加熱されにくくなる傾向にある。一方、入射光の波長が比較的長い領域では、図１５のような自由電子吸収が生じ、入射光の波長が短い方が吸収係数が低くなってＳｉが加熱されにくく、入射光が長くなると吸収係数が高くなってＳｉが加熱されやすくなる傾向にある。また、図１４のグラフからも分かるように、内因性吸収による吸収係数（入射光波長が比較的短い領域の吸収係数に相当）はＳｉ中の不純物濃度に依存しないが、自由電子吸収による吸収係数（入射光波長が比較的長い領域の吸収係数に相当）はＳｉ中の不純物濃度に依存し、不純物濃度が高くなるほど吸収係数が大きくなる傾向にある。

本実施の形態１では、イオン注入後のアニール処理に、自由電子吸収により吸収係数が比較的高くなる領域の波長、すなわち長波長のレーザを用いる。用いるレーザの波長は３μｍ以上であることが好ましく、５μｍ以上であればより好ましく、８μｍ以上であれば更に好ましい。例えばＣＯ₂ガスレーザ（波長１０．６μｍ）を用いてアニール処理を行うことができる。長波長のレーザを用いることで、エキシマレーザのような短波長レーザを用いた場合に生じ得る不具合をなくすことができる。また、レーザ光の波長を好ましくは３μｍ以上、より好ましくは５μｍ以上、更に好ましくは８μｍ以上とすることで、自由電子吸収を生じやすくして吸収係数を比較的高くすることができ、アニール時間（レーザ光照射時間）を短くすることが可能になる。また、アニール温度を高くすることも可能になる。

このように、イオン注入後のアニール処理に長波長レーザアニールを用いることで、ランプ加熱方式などに比べて、より高い温度により短い時間で昇降温することできる。アニール時間を短くすることができるので、導入した不純物がアニール中に拡散するのを抑制または防止することができる。このため、形成される不純物拡散層の接合深さを浅くすることができ、半導体装置の小型化や高集積化に有利となる。長波長レーザアニールによるアニール時間は、１００ｍｓｅｃ以下であることが好ましく、１０ｍｓｅｃ以下であればより好ましく、１ｍｓｅｃ以下であれば更に好ましく、これにより、導入した不純物がアニール中に拡散するのをより的確に抑制または防止することができる。また、アニール温度を高くすることができるので、Ｓｉ中に導入された不純物の固溶度（固溶限）を高めることができ、アニール処理（不純物の活性化）後の不純物拡散層の抵抗（抵抗率）を低減することができる。長波長レーザアニールのアニール温度は、１０００℃以上であることが好ましく、１１００℃以上であればより好ましく、１２００℃以上であれば更に好ましく、これにより、アニール処理（不純物の活性化）後の不純物拡散層の抵抗（抵抗率）をより的確に低減することができる。

（実施の形態２）
前記実施の形態１では、ゲート絶縁膜７に酸化シリコン膜を適用した場合について説明したが、本実施の形態２では、ゲート絶縁膜７にｈｉｇｈ−ｋ膜を適用した場合について説明する。ゲート絶縁膜７を形成する製造工程までとは前記実施の形態１と同様であるので、ここではその説明は省略し、それ以降の製造工程について説明する。

図１に示すように、ｐ型ウエル３およびｎ型ウエル５の表面にスパッタリング法又はＣＶＤ法等の方法により、ゲート絶縁膜７として積層ゲート絶縁膜ＨｆＳｉＯ_２／ＨｆＯ_２膜（ｈｉｇｈ−ｋ膜）をおのおの０．５ｎｍ／３ｎｍ程度の厚さに成膜する。ＨｆＳｉＯ_２膜の組成比は例えばＳｉ／（Ｓｉ＋Ｈｆ）＝１０ないし５０原子％である。

続いて、図２に示すように、スパッタリング法又はＣＶＤ法等の方法により、ゲート電極８、９としてＡｌ、Ｗ、Ｔｉ又はこれらの窒化物などからなる金属膜を成膜する。その膜厚は例えば５０ないし２００ｎｍである。次いで、この金属ゲート材料層を所定のゲート電極形状にパターニングする。なお、前記実施の形態１では、ゲート電極８、９は導電性の多結晶シリコン膜からなる。

続いて、図３に示すように、前記実施の形態１と同様に、ｐ型ウエル３のゲート電極８の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入（イオン打ち込み）することにより、（一対の）ｎ⁻型半導体領域（不純物拡散層、ソース・ドレインのエクステンション）１１を形成する。また、ホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、（一対の）ｐ⁻型半導体領域１２をｎ⁻型半導体領域１１と同様にして形成する。

続いて、図４に示すように、前記実施の形態１と同様に、ゲート電極８、９の側壁上に、例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜などの絶縁膜からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。

続いて、図５に示すように、前記実施の形態１と同様に、ｐ型ウエル３のゲート電極８およびサイドウォール１３の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入（イオン打ち込み）することにより、（一対の）ｎ^＋型半導体領域１４（ソース・ドレイン）を形成する。また、ホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、（一対の）ｐ^＋型半導体領域１５をｎ^＋型半導体領域１４と同様にして形成する。

このように、公知のフォトリソグラフィ技術を用い、全てのイオン注入工程に関しｎ型とｐ型の導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成してＣＭＩＳを形成することができる。

イオン注入によりｎ⁻、ｐ⁻型半導体領域１１、１２およびｎ、ｐ^＋型半導体領域１４、１５に導入された不純物を活性化させるため、長波長レーザアニール処理を１３５０℃、８００μｓの条件で行う。長波長レーザアニール処理は、長波長のレーザ（laser）を用いたアニール処理（熱処理）であり、用いるレーザ（レーザ光）の波長は３μｍ以上であることが好ましく、５μｍ以上であればより好ましく、８μｍ以上であれば更に好ましい。例えばＣＯ_２ガスレーザ（波長１０．６μｍ）を用いてアニール処理を行うことができる。

ここで、Ａｌ、Ｗ、Ｔｉ又はこれらの窒化物等からなるメタルゲート電極が使用されているが、本実施の形態２ではこれらが反射率調整膜として機能する。ゲート電極８、９が加熱されず、反射率ｎ⁻、ｐ⁻型半導体領域１１、１２およびｎ^＋、ｐ^＋型半導体領域１４、１５のみを自己整合的にアニールすることができ、当該領域に導入された不純物を活性化させることができる。

ゲート絶縁膜７のｈｉｇｈ−ｋ膜は公知のとおり耐熱性がよくないため、ランプアニール等の従来技術による極浅接合、かつ低抵抗のソース・ドレイン形成のための高温アニールはその温度が１０００℃以下と制限されている。本実施の形態２ではゲート電極８、９が加熱されないために、その下に形成されるｈｉｇｈ−ｋ膜からなるゲート絶縁膜７も直接は加熱されず、従来以上の温度でソース・ドレインを活性化しても安定なｈｉｇｈ−ｋ膜からなるゲート絶縁膜７の形成が可能となる。

更に、上記実施の形態１と同様にして以降の工程を行うが、ここではその説明は省略する。

（実施の形態３）
前記実施の形態１では、不純物を活性化する工程に本発明におけるアニール処理を適用した場合について説明したが、本発明の実施の形態３では、シリサイド工程に適用する場合について説明する。

図１７および図１８は、本実施の形態３の半導体装置の製造工程中の要部断面図である。図７までの製造工程は前記実施の形態１と同様であるので、ここではその説明は省略し、それ以降の製造工程について説明する。

図１７に示すように、公知のスパッタ法等を用い、ｎＭＩＳ形成領域ＡｎおよびｐＭＩＳ形成領域Ａｐを有する半導体基板１上にニッケル（Ｎｉ）膜２１を３０ないし４０ｎｍ程度成膜する。ここで、本実施の形態３では、このニッケル膜２１が反射率調整膜として機能する。

次いで、フォトレジスト膜をマスクにしたドライエッチングあるいはウェットエッチングで、ｎＭＩＳ形成領域Ａｎのニッケル膜２１の一部を除去し、ｎＭＩＳ形成領域Ａｎ上にニッケル膜２１を残す。これにより、ニッケル膜２１の膜厚をｎＭＩＳ形成領域Ａｎ、ｐＭＩＳ形成領域Ａｐで異なるものとする。図１７ではｎＭＩＳ形成領域Ａｎのニッケル膜２１のみを薄くしており、膜厚はｎＭＩＳ形成領域Ａｎ上で１０ないし２０ｎｍ程度、ｐＭＩＳ形成領域Ａｐ上で３０ないし４０ｎｍ程度となる。

次いで、耐酸化膜として１０ｎｍ程度のＴｉＮ膜をスパッタ形成した後、シリサイド反応させるため長波長レーザアニール処理を１０００℃、８００μｓの条件で行う。なお、図１７には、レーザ光２０の他に、入射光としてのレーザ光２０が反射率調整膜１７によって反射した反射光２０ｂ、２０ｃも示されている。

長波長レーザアニール処理は、光源として長波長のレーザを用いたアニール処理（熱処理）であり、用いるレーザ（レーザ光）の波長は３μｍ以上であることが好ましく、５μｍ以上であればより好ましく、８μｍ以上であれば更に好ましい。例えばＣＯ_２ガスレーザ（波長１０．６μｍ）を用いてアニール処理を行うことができる。この後未反応のニッケル膜２１、ＴｉＮ膜を公知のウェットエッチングで除去し、図１８に示すように、ＮｉＳｉ膜２２、２３を形成する。

このようなアニール処理では、ニッケル膜２１が厚いｐＭＩＳ形成領域Ａｐ上ではレーザ光の透過率が減少し、この領域Ａｐにおける実効的加熱温度が８００℃、８００μｓと低下する。このためＮｉ反応量の違いが生じ、図１８に示されるようにシリサイド化された膜、すなわちＮｉＳｉ膜２２、２３の膜厚をｎＭＩＳ、ｐＭＩＳで変えることが可能となる。ｎＭＩＳのＮｉＳｉ膜２２の膜厚は２０ないし３０ｎｍ程度であるが、ｐＭＩＳのＮｉＳｉ膜２３の膜厚は１０ないし２０ｎｍ程度である。

また、アニール時間の最適化により膜厚だけでなくニッケルシリサイドの相、例えばモノシリサイド（ＮｉＳｉ）、ダイシリサイド（ＮｉＳｉ_２）をもｎＭＩＳ、ｐＭＩＳで変えることも可能となる。

更に、上記実施の形態１と同様にして配線層間絶縁膜の堆積以降の工程を行うが、ここではその説明は省略する。

（実施の形態４）
前記実施の形態１では、ＣＭＩＳの半導体領域（不純物拡散層）に本発明におけるアニール処理を適用した場合について説明したが、本実施の形態４では、半導体チップの所定の領域に適用する場合について説明する。

図１９に示すように、半導体ウエハ１Ｗの状態で種々の工程を経た後、切り出されることとなる半導体チップ（半導体基板）１Ｃは、主にＳＲＡＭが形成される領域Ａ１、主にフラッシュメモリ、抵抗が形成される領域Ａ２、主に周辺回路が形成される領域Ａ３、および主にバイポーラトランジスタ、ＤＲＡＭが形成される領域Ａ４を有している。

まず、領域Ａ２〜Ａ４において、フラッシュメモリ、抵抗、周辺回路、バイポーラトランジスタ、ＤＲＡＭなどを周知の製造工程で形成する。

次いで、領域Ａ１において、ＳＲＡＭを構成する高速ＣＭＩＳのソース・ドレインを形成するためのイオン打ち込み工程までを行う。例えば、前記実施の形態１で図５を参照して説明した工程までである。

次いで、表面保護膜、反射率調整膜を、領域Ａ１〜領域Ａ４を有する半導体チップ１Ｃ全面に形成し、フォトリソグラフィ技術およびエッチング技術により表面保護膜、反射率調整膜をＳＲＡＭ（高速ＣＭＩＳ）が形成される領域Ａ１を除いて残置させ、領域Ａ１を長波長レーザアニールによりアニール処理を行なう。

次いで、表面保護膜、反射率調整膜を全面除去し、後続の工程を行い、半導体チップ１ＣにＳＲＡＭ、フラッシュメモリ、抵抗、周辺回路、バイポーラトランジスタ、ＤＲＡＭなどが形成されて、ＬＳＩ（半導体装置）が形成される。

１個の半導体チップ１Ｃ上にＭＩＳＦＥＴメモリ（ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ）、周辺Ｉ／Ｏ回路、バイポーラ回路などを混載したＬＳＩに、本発明におけるアニール処理を適用することも可能である。この場合は、極浅接合で、かつ低抵抗のエクステンション層を形成したい領域のみ前述した表面保護膜、反射率調整膜を選択的に除去してレーザアニールを行うことにより、他の領域に形成される素子の特性を劣化させることなく、極浅接合で、かつ低抵抗のエクステンション層を有するＭＩＳＦＥＴを形成することができる。

従来、ＣＭＩＳ回路とバイポーラ回路とを混載した、いわゆるＢｉ−ＣＭＩＳＬＳＩでは、ＣＭＩＳのソース・ドレインを形成する際の熱負荷によるバイポーラトランジスタの劣化を防ぐために、ＣＭＩＳを形成してからバイポーラトランジスタを形成していた。しかし、本発明を適用することにより、ＣＭＩＳのソース・ドレインを形成する際の熱負荷が低減できるため、バイポーラトランジスタを形成してからＣＭＩＳを形成することも可能となり、プロセス設計の自由度が向上する。

また、ＤＲＡＭのメモリセルとＣＭＩＳロジック回路とを混載する場合も、ＣＭＩＳのソース・ドレインを形成する際の熱負荷によるＤＲＡＭのメモリセルの劣化を防ぐために、ＣＭＩＳを形成してからＤＲＡＭのメモリセルを形成していた。この場合は、ＤＲＡＭのメモリセルの工程数が多いために、先に形成したＣＭＩＳの特性がＤＲＡＭの製造プロセスに含まれる多数の熱処理によって次第に劣化するという問題があった。しかし、本発明を適用することにより、ＤＲＡＭのメモリセルを形成した後にＣＭＩＳを形成することが可能となるので、ＣＭＩＳの特性劣化を防ぐことが可能となる。また、ＣＭＩＳのソース・ドレインを形成する際の熱負荷が低減できるため、ＤＲＡＭのメモリセルを形成した後にＣＭＩＳを形成しても、ＤＲＡＭのメモリセルの劣化も防ぐことができる。

（実施の形態５）
前記実施の形態１では、半導体基板としてＳｉ基板の所定の領域に本発明におけるアニール処理を適用した場合について説明したが、本発明の実施の形態５では、ＳｉＣ基板に適用した場合について説明する。

ＳｉＣ基板の表面汚染を制御するために１０〜２０ｎｍ程度のマスク材で覆い、その上からＳｉＣ基板へ伝導性を制御するための不純物のイオン注入を行う。不純物元素は、例えばＮ、Ｐ、Ａｓ、Ｂ、Ａｌ、Ｇａ、Ｂｅ、Ｓ、Ｖ、Ｏ、Ｃ、Ｓｉ等の元素１種類または複数種類の元素である。なお、ＣＭＩＳのソース・ドレインのようにある深さまで一様な不純物密度分布が必要な場合、２段階以上のエネルギを用いた多段階イオン注入を行う必要がある。

イオン注入は、室温または１００〜１０００℃の高温環境下で行われる。特に、半導体デバイスにおける電流の出入り口になるオーミックを作製する際にイオン注入による局所的な高濃度不純物層が必要な場合においては、高濃度イオン注入による残留欠陥を極力少なくするために高温でのイオン注入が望ましい。

マスク材としてはＳｉＣ表面を熱酸化した際に形成されるＳｉＯ_２膜、またはＣＶＤ法で蒸着するＳｉＯ_２膜等が好ましい。このマスク材は、特定波長の光の照射に対し膜厚が薄くなるに従い反射率が小さくなる反射率調整膜となる。

イオン注入を行った後、ＳｉＣ基板に対して波長３μｍ以上の波長を持つ長波長レーザ光を照射する。例えばＣＯ_２ガスレーザ（波長１０．６μｍ）を用いてアニール処理を行い、イオン注入層（半導体領域）を形成することができる。アニール条件は例えば１７５０℃、２０００μｓとし、レーザ光を照射する際は１００℃〜４００℃の範囲で基板加熱する。これらのレーザ光はＫｒＦ及びＸｅＣｌレーザよりＳｉＣ中のレーザ光の進入長は長いため、より深いイオン注入層の活性化を行うことができる。

図２０に示すように、レーザ光は、最外層（例えば、不活性ガス雰囲気）、反射率調整膜とＳｉＣ基板間の多重反射と干渉の効果により反射率が反射率調整膜なし（反射率５０％）で照射する時に比較して変動する。したがって、反射率調整膜の膜厚の最適化（図２０においては５０ｎｍ）により反射率を下げることができる。すなわち、より効率よくレーザ光をイオン注入層に吸収させアニールすることができる。

図２１は反射率調整膜の膜厚を変えて反射率を変えた数種のイオン注入を行ったＳｉＣ基板をアニールした後、不純物の活性化の程度を確認するためフォトルミネッセンススペクトルを測定した結果である。イオン注入条件はＡｌ、１５０ｋｅＶ、１×１０^１６／ｃｍ^２、測定はＹＡＧレーザ（波長２６６ｎｍ）励起、室温で行なったものである。反射率が小さくなりＳｉＣ基板に吸収される光が多くなるほど不純物元素に起因するドナー・アクセプタペア間の再結合による発光強度が強くなっている。すなわち活性化された不純物が多くなっていることがわかる。

この手法により、半導体基板表面を最外層にさらすことなくアニールプロセスを行うことができるようになり、半導体基板の表面構成元素の蒸発、表面からの放熱による加熱効率の低下、付着物等の表面汚染を防ぐことができる。

また、イオン注入及び電極蒸着を共通のマスク材で行うプロセス、いわゆるセルフアラインメントプロセスへの応用も可能となる。

また、このような不純物活性化手法を用いることによりＳｉＣによるダイオードトランジスタやＣＭＩＳといった、各種半導体素子を作成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態１では、極浅接合に適用した場合について説明したが、イオン注入における加速エネルギを大きくした、深い不純物拡散層の活性化にも適用することができる。

また、例えば、前記実施の形態１では、ＣＭＩＳのｎＭＩＳ形成領域あるいはｐＭＩＳ形成領域を選択的にアニールした場合について説明したが、ＣＶＤ、ＰＶＤ、スパッタ法等により堆積された成膜領域をチップ内で選択的にアニールし、当該部分だけ膜質を変えるような場合にも適用することができる。

また、例えば、前記実施の形態１では、ＭＩＳＦＥＴのソース・ドレインとなる半導体領域にアニール処理を適用した場合について説明したが、バイポーラトランジスタのエミッタ・ベースとなる半導体領域にも適用することができる。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 Ｓｉ基板における長波長レーザ反射率変動の反射率調整膜の膜厚、反射率依存性を示す説明図である。 図９の実験過程を示す説明図である。 長波長レーザによりアニールされたイオン注入層のシート抵抗の反射率調整膜の膜厚依存性を示す説明図である。 イオン注入およびその後の長波長レーザアニールによって形成された不純物拡散層のシート抵抗を示すグラフである。 反射率変動の反射率調整膜の膜厚、反射率依存性を示す説明図である。 シリコンの吸収係数の波長依存性を示すグラフである。 内因性吸収の説明図である。 自由電子吸収の説明図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程の説明図である。 ＳｉＣ基板における長波長レーザ反射率変動の反射率調整膜の膜厚依存性を示す説明図である。 ＳｉＣ基板においてイオン注入およびその後の長波長レーザアニールによって形成された不純物拡散層のフォトルミネッセンススペクトルの反射率依存性を示す説明図である。

符号の説明

１ 半導体基板
１Ｃ チップ
１Ｗ 半導体ウエハ
２ 素子分離領域
３ ｐ型ウエル
４ しきい値電圧調整層
５ ｎ型ウエル
６ しきい値電圧調整層
７ ゲート絶縁膜
８、９ ゲート電極
１０ 保護膜
１１ ｎ⁻型半導体領域
１２ ｐ⁻型半導体領域
１３ サイドウォール
１４ ｎ^＋型半導体領域
１５ ｐ^＋型半導体領域
１６ 表面保護膜
１７ 反射率調整膜
１８ 配線層間絶縁膜
１９ プラグ
２０ レーザ光（入射光）
２０ａ、２０ｂ、２０ｃ 反射光
２１ ニッケル膜
２２、２３ ニッケルシリサイド膜
Ａｐ、Ａｎ、Ａ１、Ａ２、Ａ３、Ａ４ 領域

Claims (9)

1. 以下の工程を含むことを特徴とする半導体装置の製造方法；
   （ａ）光源の光の照射に対し膜厚が薄くなるに従い反射率が小さくなる反射率調整膜を、第１領域および第２領域を有する半導体基板上に形成する工程、
   （ｂ）前記第１領域上の前記反射率調整膜をエッチングする工程、
   を含み、
   （ｃ）前記工程（ｂ）の後、前記半導体基板に前記光を照射することによって、前記第１領域に対してアニールを行う工程。
2. 前記光源は３μｍ以上の長波長レーザであり、
   前記反射率調整膜は金属膜であることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記反射率調整膜は前記光の波長における複素屈折率の複素成分が１以上の値を持つ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記工程（ｃ）によって、ＭＩＳＦＥＴのソース・ドレインとなる半導体領域に注入された不純物を活性化することを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記工程（ｃ）によって、バイポーラトランジスタのエミッタ・ベースとなる半導体領域に注入された不純物を活性化することを特徴とする請求項１記載の半導体装置の製造方法。
6. 前記工程（ａ）の前に、前記第２領域にバイポーラトランジスタを形成し、
   前記工程（ｂ）の後に、前記第１領域にＭＩＳＦＥＴを形成することを特徴とする請求項１記載の半導体装置の製造方法。
7. 前記工程（ａ）の前に、前記第２領域にメモリセルを形成し、
   前記工程（ｂ）の後に、前記第１領域にＭＩＳＦＥＴを形成することを特徴とする請求項１記載の半導体装置の製造方法。
8. 以下の工程を含むことを特徴とする半導体装置の製造方法；
   （ａ）半導体基板の主面上に、ｈｉｇｈ−ｋ膜を形成する工程、
   （ｂ）光源の光の照射に対し膜厚が薄くなるに従い反射率が小さくなる反射率調整膜を、前記ｈｉｇｈ−ｋ膜上に形成する工程、
   （ｃ）前記反射率調整膜をパターニングし、前記反射率調整膜からなるＭＩＳＦＥＴのゲート電極を形成する工程、
   （ｄ）前記ゲート電極をマスクとして、不純物をイオン注入することによって前記半導体基板の主面にソース・ドレインとなる半導体領域を形成する工程、
   （ｅ）前記工程（ｄ）の後、前記半導体基板に前記光を照射することによって、アニールを行う工程。
9. 以下の工程を含むことを特徴とする半導体装置の製造方法；
   （ａ）光源の光の照射に対し膜厚が薄くなるに従い反射率が小さくなる反射率調整膜を、ＳｉＣ基板上に形成する工程、
   （ｂ）不純物をイオン注入することによって前記ＳｉＣ基板に半導体領域を形成する工程、
   （ｃ）前記工程（ａ）の後、前記半導体基板に前記光を照射することによって、アニールを行う工程。

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