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TW201303878A - 使用耦合通道的反熔絲記憶體及其操作方法 - Google Patents

使用耦合通道的反熔絲記憶體及其操作方法 Download PDF

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TW201303878A
TW201303878A TW101118575A TW101118575A TW201303878A TW 201303878 A TW201303878 A TW 201303878A TW 101118575 A TW101118575 A TW 101118575A TW 101118575 A TW101118575 A TW 101118575A TW 201303878 A TW201303878 A TW 201303878A
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TWI474326B (zh
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盧皓彥
陳信銘
楊青松
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力旺電子股份有限公司
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H10W20/491—

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  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

一種使用耦合通道的反熔絲記憶體，包括第一導電型的基底、第二導電型的摻雜區、耦合閘極、閘極介電層、反熔絲閘極及反熔絲層。基底中具有隔離結構。摻雜區設置於基底中，且在摻雜區與隔離結構之間定義出通道區。耦合閘極設置於摻雜區與隔離結構之間的基底上，且耦合閘極與摻雜區相鄰。閘極介電層設置於耦合閘極與基底之間。反熔絲閘極設置於耦合閘極與隔離結構之間的基底上，反熔絲閘極與耦合閘極間隔一間隙。反熔絲層設置於反熔絲閘極與基底之間。

Description

使用耦合通道的反熔絲記憶體及其操作方法
本發明是有關於一種半導體元件，且特別是有關於使用耦合通道的反熔絲記憶體及其操作方法。
非揮發性記憶體元件由於具有使存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
一般而言，非揮發性記憶體可以細分為可抹除可程式唯讀記憶體(Erasable Programmable ROM，EPROM)、電子式可抹除可程式唯讀記憶體(Electrically Erasable Programmable ROM，EEPROM)、罩幕式唯讀記憶體(Mask ROM)、單次可程式唯讀記憶體(One Time Programmable ROM，OTPROM)等。
對於可抹除可程式唯讀記憶體與電子式可抹除可程式唯讀記憶體而言，由於可抹除可程式唯讀記憶體與電子式可抹除可程式唯讀記憶體具有寫入與抹除的功能，而為實際應用之較佳選擇。但是，相對的可抹除可程式唯讀記憶體與電子式可抹除可程式唯讀記憶體之製程較為複雜且會使成本提高。
對於罩幕式唯讀記憶體而言，雖然罩幕式唯讀記憶體的製程簡單、成本較低，但是需以光罩定義欲寫入之資料，因此在使用上限制較多。
對於單次可程式唯讀記憶體而言，由於可在記憶體離開工廠後才寫入資料，亦即可依照記憶體配置的環境由使用者寫入資料，因此單次可程式唯讀記憶體在使用上較罩幕式唯讀記憶體更為方便。近年來在半導體積體電路裝置中，單次可程式唯讀記憶體成為不可欠缺的元件。
反熔絲記憶體元件是一種個人電腦和電子設備所廣泛採用的一種單次可程式唯讀記憶體。藉由施加電壓使電流流過反熔絲層接面造成反熔絲層崩潰(高溫燒斷)而形成導電路徑。
然而，隨著積體電路產業的發展，業界莫不以製作出速度更快、尺寸更小的產品為目標，因此記憶體元件的積集度(Integration)勢必會持續不斷地增加。但是，線寬縮小的結果，往往會導致記憶胞之間產生漏電流，影響記憶體之操作。
圖1所繪示為習知反熔絲記憶胞的剖面圖。
如圖1所示，經由施加於閘極10的電壓與施加於摻雜區16(位元線)的電壓之電壓差使氧化矽層18崩潰，藉此程式化記憶胞。然而，在程式化操作時，難以控制氧化矽層18的崩潰位置。崩潰位置a是理想的崩潰位置；崩潰位置b會使記憶胞之閘極10於崩潰後與口袋摻雜區20(Pocket Implant)產生連接，因口袋摻雜區20位於源/汲極摻雜區(S/D implant region)較下方地方，且導電性與淡摻雜汲極22(Lightly doped drain,LDD)為不同型態，在讀取時將導致阻值過高而使之低電流讀取或是更甚者，較高之導通電壓 (Threshold voltage)並導致沒有電流產生與流過；崩潰位置c會使記憶胞之閘極10經由淡摻雜汲極22而與摻雜區16(位元線)直接產生短路，其整個讀取路徑阻值過低而使此位元讀取電流過大。這些問題，都會造成記憶體產生記憶胞讀取時電流均勻度變異過大的情形，而降低了記憶體的可控制性、良率與可靠度。由此可知，如何形成一種具有高積集度且可靠度高的記憶體，已經成為亟待解決的問題。
本發明提供一種耦合通道的反熔絲記憶體及其操作方法，利用耦合閘極結構隔開反熔絲結構與摻雜區(位元線)。在對反熔絲記憶胞進行程式化或讀取操作時，於耦合閘極與反熔絲閘極施加電壓，藉由邊緣電場效應於反熔絲閘極與耦合閘極之間的基底中形成感應電荷，並形成所謂的「反轉通道」(inversion channel)，使反熔絲記憶胞的整個通道區開啟；並因為此記憶胞特殊的設計，在反熔絲記憶層可能崩潰的點下方無口袋摻雜區、淡摻雜汲極及源/汲極摻雜區，而可以控制反熔絲層產生崩潰(break down)的位置，而避免傳統式反熔絲記憶體易產生之無讀取電流或是過大的讀取電流問題。
本發明提供一種使用耦合通道的反熔絲記憶體，包括基底、第二導電型的第一摻雜區、耦合閘極、閘極介電層、反熔絲閘極及反熔絲層。第一摻雜區設置於基底中。反熔 絲閘極設置於基底上。反熔絲層設置於反熔絲閘極與基底之間。耦合閘極設置於第一摻雜區與反熔絲閘極之間的基底上，耦合閘極與反熔絲閘極間隔一間隙。閘極介電層設置於耦合閘極與基底之間。於耦合閘極及反熔絲閘極施加電壓以產生邊緣電場效應(Fringing Electrical Field)，藉由邊緣電場效應於反熔絲閘極與耦合閘極之間的基底中形成感應電荷，並形成一反轉通道(Inversion Channel)。
在本發明之一實施例中，上述之基底為第一導電型，且耦合通道由反熔絲閘極與耦合閘極之間的基底構成。
在本發明之一實施例中，上述之第一摻雜區設置於第一導電型的井區中，且井區的一部分位於耦合閘極下方。
在本發明之一實施例中，上述之使用耦合通道的反熔絲記憶體更包括第二導電型的第二摻雜區。第二摻雜區設置於第一摻雜區與耦合閘極之間。第二導電型的第二摻雜區為源極/汲極延伸區、雙重擴散區或淡摻雜區。
在本發明之一實施例中，上述之使用耦合通道的反熔絲記憶體更包括口袋摻雜區。口袋摻雜區設置於淡摻雜區下方。
在本發明之一實施例中，上述之使用耦合通道的反熔絲記憶體更包括間隙壁。間隙壁設置於耦合閘極及反熔絲閘極側壁。間隙壁填滿或未填滿耦合閘極及反熔絲閘極之間的間隙。
在本發明之一實施例中，上述之間隙壁填滿耦合閘極及反熔絲閘極之間的間隙。
在本發明之一實施例中，上述之間隙的長度為2微米以下。
在本發明之一實施例中，上述之反熔絲層之材質為氧化矽，使反熔絲閘極下方的反熔絲層崩潰來進行程式化操作。
在本發明之一實施例中，上述之反熔絲層與閘極介電層之厚度相同。
在本發明之一實施例中，上述之第一導電型為P型，則第二導電型為N型；上述第一導電型為N型，則第二導電型為P型。
在本發明之一實施例中，反熔絲閘極與耦合閘極之間的基底中未形成有摻雜區。
在本發明之一實施例中，使用耦合通道的反熔絲記憶體更具有隔離結構，設置於基底中，其中反熔絲閘極設置於耦合閘極與隔離結構之間的基底上。
在本發明之一實施例中，上述之反熔絲閘極的一部份設置於隔離結構上。
在本發明之一實施例中，使用耦合通道的反熔絲記憶體更具有第二導電型的第三摻雜區，其中反熔絲閘極設置於耦合閘極與第三摻雜區之間的基底上。
本發明提供一種使用耦合通道的反熔絲記憶體的操作方法，此反熔絲記憶體包括：摻雜區，設置於基底中；反熔絲閘極設置於基底上；以及耦合閘極，設置於摻雜區與反熔絲閘極之間的基底上，且反熔絲閘極與耦合閘極間隔一間隙，反熔絲記憶體的操作方法包括： 進行程式化操作時，於耦合閘極施加第一電壓，於反熔絲閘極施加第二電壓，於摻雜區施加第三電壓，其中第一電壓或第二電壓足以產生邊緣電場效應，藉由邊緣電場效應於反熔絲閘極與耦合閘極之間的基底中形成感應電荷，並形成一反轉通道(inversion channel)，此反轉通道在反熔絲閘極與耦合閘極之間的基底作為一耦合通道，並使通道區開啟，第二電壓與第三電壓的電壓差足以使反熔絲閘極下方的反熔絲層崩潰。
在本發明之一實施例中，上述之第一電壓與第三電壓的電壓差不足以使耦合閘極下方的閘介電層崩潰。
在本發明之一實施例中，上述之第一電壓為第二電壓的一半。
在本發明之一實施例中，上述之使用耦合通道的反熔絲記憶體的操作方法，更包括：進行讀取操作時，於耦合閘極施加第四電壓，於反熔絲閘極施加第五電壓，於摻雜區施加第六電壓，其中第四電壓或第五電壓足以產生邊緣電場效應，藉由邊緣電場效應於反熔絲閘極與耦合閘極之間的基底中形成感應電荷，並形成一反轉通道(inversion channel)，此反轉通道在反熔絲閘極與耦合閘極之間的基底作為一耦合通道，並使通道區開啟。
本發明提供一種使用耦合通道的反熔絲記憶體的操作方法，此反熔絲記憶體包括：多個記憶胞，排列成一陣列，各記憶胞具有摻雜區、耦合閘極與反熔絲閘極，其中摻雜區設置於基底中，反熔絲閘極設置於基底上，耦合閘極設 置於摻雜區與反熔絲閘極之間的基底上，且反熔絲閘極與耦合閘極間隔一間隙；多條耦合閘極線，分別連接同一行的記憶胞的耦合閘極；多條反熔絲閘極線，分別連接同一行的記憶胞的反熔絲閘極；多條位元線，分別連接同一列的記憶胞的摻雜區，反熔絲記憶體的操作方法包括： 進行程式化操作時，於選定記憶胞所耦接的選定耦合閘極線施加第一電壓，於選定記憶胞所耦接的選定反熔絲閘極線施加第二電壓，於選定記憶胞所耦接的選定位元線施加第三電壓，其中第一電壓或第二電壓足以產生邊緣電場效應，藉由邊緣電場效應於反熔絲閘極與耦合閘極之間的基底中形成感應電荷，並形成一反轉通道(inversion channel)，此反轉通道在選定記憶胞的反熔絲閘極與耦合閘極之間的基底作為一耦合通道，並使選定記憶胞的通道區開啟，第二電壓與第三電壓的電壓差足以使選定記憶胞的反熔絲閘極下方的反熔絲層崩潰。
在本發明之一實施例中，上述之第一電壓與第三電壓的電壓差不足以使選定記憶胞的耦合閘極下方的一閘介電層崩潰。
在本發明之一實施例中，上述之第一電壓為第二電壓的一半。
在本發明之一實施例中，上述之使用耦合通道的反熔絲記憶體的操作方法，更包括進行程式化操作時，於其他非選定位元線施加第四電壓，以抑制與選定記憶胞共用選定耦合閘極線與選定反熔絲閘極線的其他非選定記憶胞被程式化。
在本發明之一實施例中，上述之第四電壓為第二電壓的一半。
在本發明之一實施例中，上述之使用耦合通道的反熔絲記憶體的操作方法，更包括：進行讀取操作時，於選定記憶胞所耦接的選定耦合閘極線施加第五電壓，於選定記憶胞所耦接的選定反熔絲閘極線施加第六電壓，於選定記憶胞所耦接的選定位元線施加第七電壓，其中第五電壓與第六電壓足以產生邊緣電場效應，藉由邊緣電場效應於反熔絲閘極與耦合閘極之間的基底中形成感應電荷，並形成一反轉通道(inversion channel)，此反轉通道在選定記憶胞的反熔絲閘極與耦合閘極之間的基底作為一耦合通道，並選定記憶胞的通道區開啟。
在本發明之耦合通道的反熔絲記憶體及其操作方法中，利用耦合閘極結構隔開反熔絲結構與摻雜區(位元線)，在對反熔絲記憶胞進行程式化或讀取操作時，於耦合閘極與反熔絲閘極施加電壓，藉由邊緣電場效應(fringe field effect)於反熔絲閘極與耦合閘極之間的基底中形成耦合通道，使記憶胞的通道區開啟，由於此記憶胞特殊設計，在反熔絲記憶層可能崩潰的點下方並無口袋摻雜區、淡摻雜汲極及源/汲極摻雜區，而可以控制反熔絲層產生崩潰(break down)的位置，進而避免傳統式反熔絲記憶體易產生之無讀取電流或是過大的讀取電流問題。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明之使用耦合通道的反熔絲記憶體包括多個記憶胞陣列。各記憶胞陣列由多個記憶胞排列成行/列陣列而構成。首先，說明本發明之記憶胞。圖2A所繪示為本發明之一較佳實施例之使用耦合通道的反熔絲記憶胞的上視圖。圖2B所繪示為圖2A中沿A-A’線的剖面圖。
請參照圖2A與圖2B，本發明之使用耦合通道的反熔絲記憶胞例如是設置於基底100上。基底100例如是第一導電型的基底。而且，在基底100中例如設置有隔離結構102，以定義出主動區(active area)。隔離結構102例如是淺溝渠隔離結構或者場氧化層。
本發明之使用耦合通道的反熔絲記憶胞包括第二導電型的摻雜區104、耦合閘極(coupling gate)106、閘極介電層108、反熔絲閘極(anti-fuse gate)110與反熔絲層112。
摻雜區104設置於基底100中。在摻雜區104與隔離結構102之間例如定義出通道區(channel region)。
反熔絲閘極110設置於基底100上。在一實施例中，反熔絲閘極110的一部份例如設置於隔離結構102上。
反熔絲層112設置於反熔絲閘極110與基底100之間。反熔絲層112之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3等)。反熔絲閘極110與反熔絲層112構成反熔絲結構。藉由使反熔絲閘極110下方的反熔絲層112崩潰來進行程式化操作。
耦合閘極106例如是設置於摻雜區104與反熔絲閘極110之間的基底100上，且耦合閘極106與摻雜區104相鄰。反熔絲閘極110與耦合閘極106間隔一間隙114，其中該間隙114的長度為2微米以下。反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型。在本實施例中反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型是指：在元件製造過程中，反熔絲閘極110與耦合閘極106之間的基底100可能同時含有第一導電型摻質與第二導電型摻質，但是只要最後加總結果是使反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型即可。耦合閘極106之材質例如是摻雜多晶矽。耦合閘極106用於在反熔絲閘極110與耦合閘極106之間的基底100中形成耦合通道。
其中可以透過特殊設計(如設計光罩使其形成光阻於間隙114之上)，使第二導電型之摻雜質不至於植入間隙114下之基底。
閘極介電層108例如是設置於耦合閘極106與基底100之間。閘極介電層108之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3等)。耦合閘極106與閘極介電層108構成耦合閘極結構。反熔絲層112與閘極介電層108之厚度例如是相同。
在本發明之反熔絲記憶胞中，也可以視需要而設置第一導電型的井區116。摻雜區104例如設置於井區116中，且井區116的一部分位於耦合閘極106下方。
在本發明之反熔絲記憶胞中，也可以視需要而設置第二導電型的摻雜區118。摻雜區118例如設置於摻雜區104與耦合閘極106之間。摻雜區118為源極/汲極延伸區、雙重擴散區或淡摻雜區。
在本發明之反熔絲記憶胞中，也可以視需要而設置口袋摻雜區(pocket-doped region)120。口袋摻雜區120設置於摻雜區118下方。
在本發明之反熔絲記憶胞中，也可以視需要而設置間隙壁(spacer)122。間隙壁122設置於耦合閘極106及反熔絲閘極110側壁。而且，間隙壁122填滿耦合閘極106及反熔絲閘極110之間的間隙。
在上述實施例中，若第一導電型為P型，則第二導電型為N型；若第一導電型為N型，則第二導電型為P型。
圖2C所繪示為本發明之另一較佳實施例之使用耦合通道的反熔絲記憶胞的剖面圖。
請參照圖2C，本發明之使用耦合通道的反熔絲記憶胞例如是設置於基底100上。基底100例如是第一導電型的基底。在基底100中設置了第一導電型的井區124。而且，在基底100中例如設置有隔離結構102，以定義出主動區(active area)。
本發明之使用耦合通道的反熔絲記憶胞包括第二導電型的摻雜區104、耦合閘極(coupling gate)106、閘極介電層108、反熔絲閘極(anti-fuse gate)110與反熔絲層112。
摻雜區104設置於第一導電型的井區124中，在摻雜區104與隔離結構102之間定義出通道區(channel region)。
耦合閘極106例如是設置於摻雜區104與隔離結構102之間的基底100上，且耦合閘極106與摻雜區104相鄰。耦合閘極106之材質例如是摻雜多晶矽。耦合閘極106用於在反熔絲閘極110與耦合閘極106之間的基底100中形成耦合通道。
閘極介電層108例如是設置於耦合閘極106與井區124之間。閘極介電層108之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3等)。耦合閘極106與閘極介電層108構成耦合閘極結構。
反熔絲閘極110設置於耦合閘極106與隔離結構102之間的井區124上。反熔絲閘極110與耦合閘極106間隔一間隙114，其中該間隙114的長度為2微米以下。反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型。在本實施例中反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型是指：在元件製造過程中，反熔絲閘極110與耦合閘極106之間的基底100可能同時含有第一導電型摻質與第二導電型摻質，但是只要最後加總結果是使反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型即可。在一實施例中，反熔絲閘極110的一部份例如設置於隔離結構102上。
反熔絲層112設置於反熔絲閘極110與井區124之間。反熔絲層112之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3 等)。反熔絲閘極110與反熔絲層112構成反熔絲結構。反熔絲層112與閘極介電層108之厚度例如是相同。
在本發明之反熔絲記憶胞中，也可以視需要而設置第二導電型的摻雜區(light-doped region)118。摻雜區118例如設置於摻雜區104與耦合閘極106之間。摻雜區118為源極/汲極延伸區、雙重擴散區或淡摻雜區。
在本發明之反熔絲記憶胞中，也可以視需要而設置口袋摻雜區(pocket-doped region)120。口袋摻雜區120設置於淡摻雜區118下方。
在本發明之反熔絲記憶胞中，也可以視需要而設置間隙壁(spacer)122。間隙壁122設置於耦合閘極106及反熔絲閘極110側壁。而且，間隙壁122填滿或未填滿耦合閘極106及反熔絲閘極110之間的間隙。
在上述實施例中，若第一導電型為P型，則第二導電型為N型；若第一導電型為N型，則第二導電型為P型。
圖2D所繪示為本發明之另一較佳實施例之使用耦合通道的反熔絲記憶胞的剖面圖。
請參照圖2D，本發明之使用耦合通道的反熔絲記憶胞例如是設置於基底100上。基底100例如是第一導電型的基底。在基底100中設置了第一導電型的井區124。在基底100中設置了第一導電型的主動區(active area)。
本發明之使用耦合通道的反熔絲記憶胞包括第二導電型的摻雜區104、耦合閘極(coupling gate)106、閘極介電層108、反熔絲閘極(anti-fuse gate)110、反熔絲層112、第二導電型的摻雜區126。
摻雜區104、摻雜區126設置於第一導電型的井區124中。耦合閘極(coupling gate)106與反熔絲閘極(anti-fuse gate)110設置於摻雜區104與摻雜區126之間的基底100上。
反熔絲閘極110設置於基底100上。反熔絲層112設置於反熔絲閘極110與基底100之間。反熔絲層112之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3等)。反熔絲閘極110與反熔絲層112構成反熔絲結構。
耦合閘極106例如是設置於摻雜區104與反熔絲閘極110之間的基底100上，且耦合閘極106與摻雜區104相鄰。反熔絲閘極110與耦合閘極106間隔一間隙114，其中該間隙114的長度為2微米以下。反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型。在本實施例中反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型是指：在元件製造過程中，反熔絲閘極110與耦合閘極106之間的基底100可能同時含有第一導電型摻質與第二導電型摻質，但是只要最後加總結果是使反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型即可。耦合閘極106之材質例如是摻雜多晶矽。耦合閘極106用於在反熔絲閘極110與耦合閘極106之間的基底100中形成耦合通道。
閘極介電層108例如是設置於耦合閘極106與基底100之間。閘極介電層108之材質例如是氧化矽或其它可 以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3等)。耦合閘極106與閘極介電層108構成耦合閘極結構。反熔絲層112與閘極介電層108之厚度例如是相同。
在本發明之反熔絲記憶胞中，也可以視需要而設置第二導電型的摻雜區(light-doped region)118、摻雜區118a。摻雜區118例如設置於摻雜區104與耦合閘極106之間。摻雜區118a例如設置於摻雜區126與反熔絲閘極110之間。摻雜區118、摻雜區118a為源極/汲極延伸區、雙重擴散區或淡摻雜區。
在本發明之反熔絲記憶胞中，也可以視需要而設置口袋摻雜區(pocket-doped region)120、口袋摻雜區120a。口袋摻雜區120、口袋摻雜區120a分別設置於摻雜區118、摻雜區118a下方。
在本發明之反熔絲記憶胞中，也可以視需要而設置間隙壁(spacer)122。間隙壁122設置於耦合閘極106及反熔絲閘極110側壁。而且，間隙壁122填滿或未填滿耦合閘極106及反熔絲閘極110之間的間隙。
在上述實施例中，若第一導電型為P型，則第二導電型為N型；若第一導電型為N型，則第二導電型為P型。
在本發明之反熔絲記憶胞中，反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型。在本實施例中反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型是指：在元件製造過程中，反熔絲閘極110與 耦合閘極106之間的基底100可能同時含有第一導電型摻質與第二導電型摻質，但是只要最後加總結果是使反熔絲閘極110與耦合閘極106之間的基底100表現出第一導電型即可。如圖2A所示，在製作本發明之反熔絲記憶胞時，利用阻擋層126(N+阻擋層及/或P+阻擋層以及LDD阻擋層)，使得摻質絕對不會植入到反熔絲閘極110與耦合閘極106之間的基底100中。如此一來，反熔絲閘極110與耦合閘極106之間下方的通道部份還是維持與基底或井區124一樣的材質。N+阻擋層及/或P+阻擋層是在製程中進行N+及/或P+的植入製程時，用於擋住摻質使得反熔絲閘極110與耦合閘極106之間下方的區域不會被植入N+及/或P+摻質。而LDD阻擋層則是在製程中進行LDD的植入製程時，用於擋住LDD植入，使得反熔絲閘極110與耦合閘極106之間下方的區域不會被植入摻質。
在本發明之反熔絲記憶胞中，利用耦合閘極結構隔開反熔絲結構與摻雜區104(位元線)，在對反熔絲記憶胞進行程式化或讀取操作時，於耦合閘極106與反熔絲閘極110施加電壓，藉由邊緣電場效應於反熔絲閘極110與耦合閘極106之間的基底100中形成耦合通道，藉由邊緣電場效應於反熔絲閘極與耦合閘極之間的基底中形成感應電荷，並形成所謂的「反轉通道」(inversion channel)，使記憶胞的通道區開啟(turn on)，由於此記憶胞特殊設計在反熔絲記憶層可能崩潰的點下方無口袋參雜區、淡摻雜汲極及源/汲極摻雜區，而可以控制反熔絲層112產生崩潰(break down)的位置，進而避免傳統式反熔絲記憶體易產生之無讀取電流或是過大的讀取電流問題。
在對反熔絲記憶胞進行程式化操作時，於耦合閘極106所施加的電壓需不會使閘極介電層108崩潰，於反熔絲閘極110所施加的電壓需使反熔絲層112崩潰。若閘極介電層108與反熔絲層112的材質與厚度相同，則施加於耦合閘極106的電壓需小於施加於反熔絲閘極110的電壓，以使閘極介電層108不會崩潰。另一方面，若閘極介電層108與反熔絲層112的材質相同，則藉由增加閘極介電層108的厚度，即使施加於耦合閘極106的電壓等於施加於反熔絲閘極110的電壓，閘極介電層108也不會崩潰。
圖3所繪示為本發明之一較佳實施例之使用耦合通道的反熔絲記憶胞陣列的電路簡圖。
請參照圖3，本發明之使用耦合通道的反熔絲記憶體例如是由多個記憶胞陣列所構成。以下針對記憶胞陣列做說明。在本實施例中，以3＊3個記憶胞所組成的記憶胞陣列為例做說明，但是組成記憶胞陣列的記憶胞個數可依實際情況而變動，例如由64個、256個、512個記憶胞等組成記憶胞陣列。在圖3中，X方向定義為行方向，Y方向定義為列方向。
記憶胞陣列包括多個記憶胞M11~M33、多條耦合閘極線CG1~CG3、多條反熔絲閘極線AF1~AF3、多條位元線BL1~BL3。
各記憶胞M11~M33具有上述圖2A與圖2B的結構，在此不再贅述。
多條耦合閘極線CG1~CG3平行設置於基底上，並在行方向上(X方向)延伸。耦合閘極線CG1~CG3分別連接同一行的記憶胞的耦合閘極。舉例來說，耦合閘極線CG1連接多個記憶胞M11~M13的耦合閘極；耦合閘極線CG2連接多個記憶胞M21~M23的耦合閘極；耦合閘極線CG3連接多個記憶胞M31~M33的耦合閘極。
多條反熔絲閘極線AF1~AF3平行設置於基底上，並在行方向上(X方向)延伸。反熔絲閘極線AF1~AF3分別連接同一行的記憶胞的反熔絲閘極。舉例來說，反熔絲閘極線AF1連接多個記憶胞M11~M13的反熔絲閘極；反熔絲閘極線AF2連接多個記憶胞M21~M23的反熔絲閘極；反熔絲閘極線AF3連接多個記憶胞M31~M33的反熔絲閘極。
多條位元線BL1~BL3平行設置於該基底上，並在列方向(Y方向)上延伸。位元線BL1~BL3分別連接同一列的記憶胞的摻雜區。舉例來說，位元線BL1連接多個記憶胞M11~M31的摻雜區；位元線BL2連接多個記憶胞M12~M32的摻雜區；位元線BL3連接多個記憶胞M13~M33的摻雜區。
接著說明本發明之反熔絲記憶體的操作方法，其係包括程式化與資料讀取等操作模式。就本發明之反熔絲記憶體之操作方法而言，以下僅提供一較佳實施例作為說明。但本發明之反熔絲記憶體陣列的操作方法，並不限定於這些方法。在下述說明中係以圖示中記憶胞M13為實例做說明。
圖4A及圖4B分別繪示為對記憶體陣列進行程式化操作及讀取操作之一實例的示意圖。圖5A所繪示為進行程式化操作時選定記憶胞M13剖面示意圖。圖5B所繪示為進行程式化操作時非選定記憶胞M11剖面示意圖。圖5C所繪示為進行讀取操作時非選定記憶胞M13剖面示意圖。
請參照圖4A，對選定之記憶胞M13進行程式化操作時，於選定記憶胞M13所耦接的選定耦合閘極線CG1施加電壓Vp1，於選定記憶胞M13所耦接的選定反熔絲閘極線AF1施加電壓Vp2，於選定記憶胞M13所耦接的選定位元線BL3施加電壓Vp3。於非選定位元線BL1、BL2施加電壓Vp4。電壓Vp1與電壓Vp2足以產生邊緣電場效應，於選定記憶胞M13的反熔絲閘極AF與耦合閘極CG之間形成耦合通道，並使選定記憶胞M13的通道區開啟。電壓Vp2與電壓Vp3的電壓差足以使選定記憶胞M13的反熔絲閘極AF下方的反熔絲層崩潰。電壓Vp1與電壓Vp3的電壓差不足以使選定記憶胞M13的耦合閘極CG下方的閘介電層崩潰。電壓Vp1例如為電壓Vp2的一半。電壓Vp2與電壓Vp4的電壓差不足以使記憶胞的反熔絲閘極AF下方的反熔絲層崩潰。電壓Vp4例如為電壓Vp2的一半。
在本實施例中，反熔絲層的厚度例如是4-60埃，電壓Vp2與電壓Vp3的電壓差例如是1-12伏特，電壓Vp1例如為4伏特左右；電壓Vp2例如為8伏特左右；電壓Vp3例如為0伏特左右。
如圖5A所示，在程式化選定記憶胞M13時，施加於耦合閘極線CG1(耦合閘極CG)的電壓Vp1與施加於反熔絲閘極線AF1(反熔絲閘極AF)的電壓Vp2分別打開於耦合閘極CG與反熔絲閘極AF下方基底的通道。再加上施加於耦合閘極線CG1(耦合閘極CG)的電壓Vp1與施加於反熔絲閘極線AF1(反熔絲閘極AF)的電壓Vp2產生邊緣電場效應，於選定記憶胞M13的反熔絲閘極AF與耦合閘極CG之間形成耦合通道204。因此施加於位元線BL3(摻雜區202)之電壓Vp3經由耦合閘極CG下方的通道、耦合通道204與反熔絲閘極AF下方的通道，到達反熔絲閘極AF下方。然後，經由施加於反熔絲閘極AF的電壓Vp2與施加於位元線BL3(摻雜區202)之電壓Vp3之電壓差使反熔絲層200崩潰，藉此程式化選定記憶胞M13。
在進行上述程式化操作時，對於與選定記憶胞M13共用耦合閘極線CG1與反熔絲閘極線AF1的其他非選定記憶胞M11(如圖5B所示)及記憶胞M12而言，由於施加於這些非選定記憶胞M11、M12所耦接的非選定位元線BL1、BL2的電壓Vp4與施加於反熔絲閘極線AF1的電壓Vp2之間的電壓差不足使其他非選定記憶胞M11、M12的反熔絲層200崩潰，而可以抑制非選定記憶胞M11、M12被程式化。
在進行上述程式化操作時，對於與選定記憶胞M13共用位元線BL3的其他非選定記憶胞M23、M33而言，施加於這些非選定記憶胞M23、M33所耦接的非選定耦合閘極 線CG2、CG3與反熔絲閘極線AF2、AF3的電壓(皆為0伏特)無法於選定記憶胞M13的反熔絲閘極AF與耦合閘極CG之間形成耦合通道204。亦即，非選定記憶胞M23、M33的通道區處於關閉(turn off)狀態。由於在這些非選定記憶胞M23、M33的反熔絲閘極AF與基底之間沒有電壓差，因此其他非選定記憶胞M23、M33的反熔絲層200不會崩潰，亦即非選定記憶胞M23、M33不會被程式化。
在進行上述程式化操作時，對於其他非選定記憶胞M21、M22、M31、M32而言，由於施加於這些非選定記憶胞M21、M22、M31、M32所耦接的非選定耦合閘極線CG2、CG3與反熔絲閘極線AF2、AF3的電壓(皆為0伏特)無法於反熔絲閘極AF與耦合閘極CG之間形成耦合通道。亦即，非選定記憶胞M21、M22、M31、M32的通道區處於關閉(turn off)狀態。由於在這些非選定記憶胞M21、M22、M31、M32的反熔絲閘極AF與基底之間沒有電壓差，因此其他非選定記憶胞M21、M22、M31、M32的反熔絲層200不會崩潰，亦即非選定記憶胞M21、M22、M31、M32不會被程式化。
在上述實施例之反熔絲記憶體的程式化操作過程中，雖係以記憶胞陣列中單一記憶胞為單位進行程式化操作，然而本發明之反熔絲記憶體的程式化操作也可藉由各控制線及各程式化線的控制，而以位元組、節區或是區塊為單位進行編程。
圖4B所繪示為反熔絲記憶體陣列進行讀取操作之一實例的示意圖。
請參照圖4B及圖5C，對選定之記憶胞M13進行讀取操作時，於選定記憶胞M13所耦接的選定耦合閘極線CG1施加電壓Vr1，於選定記憶胞M13所耦接的選定反熔絲閘極線AF1施加電壓Vr2，於選定記憶胞M13所耦接的選定位元線BL3施加電壓Vr3。於非選定位元線BL1、BL2施加電壓Vr4。電壓Vr1與電壓Vr2足以產生邊緣電場效應，於選定記憶胞M13的反熔絲閘極AF與耦合閘極CG之間形成耦合通道204，並使選定記憶胞M13的通道區開啟。
在本實施例中，電壓Vr1例如為1.2伏特左右；電壓Vr2例如為1.2伏特左右；電壓Vr3例如為0伏特左右；電壓Vr4例如為1.2伏特左右。
在上述偏壓情況下，可藉由偵測記憶胞之通道電流Ir大小來判斷儲存於此記憶胞M13中的數位資訊。
圖6所繪示為程式化特性示意圖。如圖6所示，在反熔絲層(如氧化矽)崩潰前，記憶胞顯示出高阻抗，並且沒有任何讀取電流。藉由施加電壓VAF(=VPP)至反熔絲閘極、施加電壓VCG(如1/2＊VPP)至耦合閘極，使其他節點接地，而提供程式化偏壓應力約1μs~10μs。反熔絲閘極的反熔絲層(如氧化矽)因高電場施加而使閘極絕緣層崩潰，而使記憶胞顯示出低阻抗。因此，可在此反熔絲記憶胞中利用讀取偏壓顯示出可感測的讀取電流。
在上述操作方法中，由於在對選定記憶胞進行程式化操作時，於耦合閘極及反熔絲閘極施加的電壓可以產生邊緣電場效應，藉由邊緣電場效應於反熔絲閘極與耦合閘極 之間的基底中形成感應電荷，並形成一反轉通道(inversion channel)，此反轉通道在選定記憶胞的反熔絲閘極與耦合閘極之間的基底中作為耦合通道，並使選定記憶胞的通道區開啟。施加於摻雜區之電壓經由耦合閘極下方的通道、耦合通道與反熔絲閘極下方的通道，到達反熔絲閘極下方，因此相較於習知的記憶體，本發明設計反熔絲記憶層可能崩潰的點下方無口袋參雜區、淡摻雜汲極及源/汲極摻雜區，而可以控制反熔絲層產生崩潰的位置，進而避免傳統式反熔絲記憶體易產生之無讀取電流或是過大的讀取電流問題，並可提高記憶體的良率及可靠度。
綜上所述，在本發明的反熔絲記憶體及其操作方法中，由於利用耦合閘極結構隔開反熔絲結構與摻雜區(位元線)。在操作時，於耦合閘極及反熔絲閘極施加的電壓可以產生邊緣電場效應，藉由邊緣電場效應於反熔絲閘極與耦合閘極之間的基底中形成感應電荷，並形成一反轉通道(inversion channel)，此反轉通道於選定記憶胞的反熔絲閘極與耦合閘極之間的基底中作為耦合通道，並使選定記憶胞的通道區開啟，設計反熔絲記憶層可能崩潰的點下方無口袋參雜區、淡摻雜汲極及源/汲極摻雜區，並可以控制反熔絲層產生崩潰的位置，進而避免傳統式反熔絲記憶體易產生之無讀取電流或是過大的讀取電流問題，並可提高記憶體的可靠度。
而且，本發明之反熔絲記憶體的操作方法也可藉由各耦合閘極線、各反熔絲閘極線及各位元線的控制，而以單 一記憶胞、位元組、節區或是區塊為單位進行程式化及讀取。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧閘極
16‧‧‧摻雜區
18‧‧‧氧化矽層
20‧‧‧口袋摻雜區
22‧‧‧淡摻雜汲極
100‧‧‧基底
102‧‧‧隔離結構
104、126、202‧‧‧摻雜區
106、CG‧‧‧耦合閘極
108‧‧‧閘極介電層
110、AF‧‧‧反熔絲閘極
112、200‧‧‧反熔絲層
114‧‧‧間隙
116、124‧‧‧井區
118、118a‧‧‧摻雜區
120、120a‧‧‧口袋摻雜區
122‧‧‧間隙壁
126‧‧‧阻擋層
204‧‧‧耦合通道
a、b、c‧‧‧反熔絲閘極線
AF1~AF3‧‧‧反熔絲閘極線
BL1~BL3‧‧‧位元線
CG1~CG3‧‧‧耦合閘極線
M11~M33‧‧‧記憶胞
圖1所繪示為習知之反熔絲記憶胞的剖面圖。
圖2A所繪示為本發明之一較佳實施例之反熔絲記憶胞的上視圖。
圖2B所繪示為本發明之一較佳實施例之圖1A中之反熔絲記憶胞的沿A-A’線的剖面圖。
圖2C所繪示為本發明之另一較佳實施例之圖1A中之反熔絲記憶胞的沿A-A’線的剖面圖。
圖2D所繪示為本發明之另一較佳實施例之反熔絲記憶胞的剖面圖。
圖3所繪示為本發明之一較佳實施例之反熔絲記憶體陣列的電路簡圖。
圖4A所繪示為對反熔絲記憶體陣列進行程式化操作之一實例的示意圖。
圖4B所繪示為對反熔絲記憶體陣列進行讀取化操作之一實例的示意圖。
圖5A所繪示為進行程式化操作時選定記憶胞M13剖面示意圖。
圖5B所繪示為進行程式化操作時非選定記憶胞M11剖面示意圖。
圖5C所繪示為進行讀取操作時選定記憶胞M13剖面示意圖。
圖6所繪示為程式化特性示意圖。
100‧‧‧基底
102‧‧‧隔離結構
104‧‧‧摻雜區
106‧‧‧耦合閘極
108‧‧‧閘極介電層
110‧‧‧反熔絲閘極
112‧‧‧反熔絲層
114‧‧‧間隙
116‧‧‧井區
118‧‧‧淡摻雜區
120‧‧‧口袋摻雜區
122‧‧‧間隙壁

Claims (24)

  1. 一種使用耦合通道的反熔絲記憶體，包括：一基底；一第二導電型的一第一摻雜區，設置於該基底中；一反熔絲閘極，設置於該基底上；以及一反熔絲層，設置於該反熔絲閘極與該基底之間；一耦合閘極，設置於該第一摻雜區與該反熔絲閘極之間的該基底上，該耦合閘極與該反熔絲閘極間隔一間隙；以及一閘極介電層，設置於該耦合閘極與該基底之間，其中於該耦合閘極及該反熔絲閘極施加電壓以產生一邊緣電場效應，藉由該邊緣電場效應於該反熔絲閘極與該耦合閘極之間的該基底中形成感應電荷，並形成一反轉通道。
  2. 如申請專利範圍第1項所述之反熔絲記憶體，其中該基底為一第一導電型，且一耦合通道由該反熔絲閘極與該耦合閘極之間的該基底構成。
  3. 如申請專利範圍第2項所述之使用耦合通道的反熔絲記憶體，其中該第一摻雜區設置於該第一導電型的一井區中，且該井區的一部分位於該耦合閘極下方。
  4. 如申請專利範圍第2項所述之使用耦合通道的反熔絲記憶體，更包括該第二導電型的一第二摻雜區，設置於該第一摻雜區與該耦合閘極之間。
  5. 如申請專利範圍第4項所述之使用耦合通道的反熔 絲記憶體，更包括一口袋摻雜區，設置於該第二摻雜區下方。
  6. 如申請專利範圍第1項所述之使用耦合通道的反熔絲記憶體，更包括一間隙壁，設置於該耦合閘極及該反熔絲閘極側壁。
  7. 如申請專利範圍第1項所述之使用耦合通道的反熔絲記憶體，其中該間隙的長度為2微米以下。
  8. 如申請專利範圍第1項所述之使用耦合通道的反熔絲記憶體，其中，使該反熔絲閘極下方的該反熔絲層崩潰來進行程式化操作。
  9. 如申請專利範圍第1項所述之使用耦合通道的反熔絲記憶體，其中該反熔絲層與該閘極介電層之厚度相同。
  10. 如申請專利範圍第2項所述之使用耦合通道的反熔絲記憶體，其中該第一導電型為P型及N型之其中之一個，該第二導電型為P型及N型之其中之另一個。
  11. 如申請專利範圍第1項所述之使用耦合通道的反熔絲記憶體，其中該基底具有該第一導電型，在該基底中設置有一第一導電型的一井區，其中一耦合通道由該反熔絲閘極與該耦合閘極之間的該井區構成。
  12. 如申請專利範圍第1項所述之使用耦合通道的反熔絲記憶體，更包括一隔離結構，設置於該基底中，其中該反熔絲閘極設置於該耦合閘極與該隔離結構之間的該基底上。
  13. 如申請專利範圍第12項所述之使用耦合通道的反 熔絲記憶體，其中該反熔絲閘極的一部份設置於該隔離結構上。
  14. 如申請專利範圍第1項所述之使用耦合通道的反熔絲記憶體，更包括該第一導電型的一第三摻雜區，其中該反熔絲閘極設置於該耦合閘極與該第三摻雜區之間的該基底上。
  15. 一種使用耦合通道的反熔絲記憶體的操作方法，該反熔絲記憶體包括：一摻雜區，設置於一基底中；一反熔絲閘極，設置於該基底上；以及一耦合閘極，設置於該摻雜區與該反熔絲閘極之間的該基底上，且該反熔絲閘極與該耦合閘極間隔一間隙，該反熔絲記憶體的操作方法包括：進行程式化操作時，於該耦合閘極施加一第一電壓，於該反熔絲閘極施加一第二電壓，於該摻雜區施加一第三電壓，其中該第一電壓與該第二電壓足以產生一邊緣電場效應，藉由該邊緣電場效應於該反熔絲閘極與該耦合閘極之間的該基底中形成感應電荷，並形成一反轉通道，該反轉通道於該反熔絲閘極與該耦合閘極之間的該基底中作為一耦合通道，並使該通道區開啟，該第二電壓與該第三電壓的電壓差足以使該反熔絲閘極下方的一反熔絲層崩潰。
  16. 如申請專利範圍第15項所述之使用耦合通道的反熔絲記憶體的操作方法，其中該第一電壓與該第三電壓的電壓差不足以使該耦合閘極下方的一閘介電層崩潰。
  17. 如申請專利範圍第15項所述之使用耦合通道的反 熔絲記憶體的操作方法，其中該第一電壓為該第二電壓的一半。
  18. 如申請專利範圍第15項所述之使用耦合通道的反熔絲記憶體的操作方法，更包括：進行讀取操作時，於該耦合閘極施加一第四電壓，於該反熔絲閘極施加一第五電壓，於該摻雜區施加一第六電壓，其中該第四電壓與該第五電壓足以產生一邊緣電場效應，藉由該邊緣電場效應於該反熔絲閘極與該耦合閘極之間的該基底中形成感應電荷，並形成一反轉通道，該反轉通道於該反熔絲閘極與該耦合閘極之間作為該耦合通道，並使該通道區開啟。
  19. 一種使用耦合通道的反熔絲記憶體的操作方法，該反熔絲記憶體包括：多個記憶胞，排列成一陣列，各該些記憶胞具有一摻雜區、一耦合閘極與一反熔絲閘極，其中該摻雜區設置於一基底中，該反熔絲閘極設置於基底上，該耦合閘極設置於該摻雜區與該反熔絲閘極之間的該基底上，且該反熔絲閘極與該耦合閘極間隔一間隙；多條耦合閘極線，分別連接同一行的該些記憶胞的該耦合閘極；多條反熔絲閘極線，分別連接同一行的該些記憶胞的該反熔絲閘極；多條位元線，分別連接同一列的該些記憶胞的該摻雜區，該反熔絲記憶體的操作方法包括：進行一程式化操作時，於一選定記憶胞所耦接的一選定耦合閘極線施加一第一電壓，於該選定記憶胞所耦接的一選定反熔絲閘極線施加一第二電壓，於該選定記憶胞所 耦接的一選定位元線施加一第三電壓，其中該第一電壓與該第二電壓足以產生一邊緣電場效應，藉由該邊緣電場效應於該反熔絲閘極與該耦合閘極之間的該基底中形成感應電荷，並形成一反轉通道，該反轉通道於該選定記憶胞的該反熔絲閘極與該耦合閘極之間的該基底中作為一耦合通道，並使該選定記憶胞該通道區開啟，該第二電壓與該第三電壓的電壓差足以使該選定記憶胞的該反熔絲閘極下方的一反熔絲層崩潰。
  20. 如申請專利範圍第19項所述之使用耦合通道的反熔絲記憶體的操作方法，其中該第一電壓與該第三電壓的電壓差不足以使該選定記憶胞的該耦合閘極下方的一閘介電層崩潰。
  21. 如申請專利範圍第19項所述之使用耦合通道的反熔絲記憶體的操作方法，其中該第一電壓為該第二電壓的一半。
  22. 如申請專利範圍第19項所述之使用耦合通道的反熔絲記憶體的操作方法，更包括進行該程式化操作時，於其他非選定位元線施加一第四電壓，以抑制與該選定記憶胞共用該選定耦合閘極線與該選定反熔絲閘極線的其他非選定記憶胞被程式化。
  23. 如申請專利範圍第22項所述之使用耦合通道的反熔絲記憶體的操作方法，其中該第四電壓為該第二電壓的一半。
  24. 如申請專利範圍第19項所述之使用耦合通道的反熔絲記憶體的操作方法，更包括： 進行讀取操作時，於該選定記憶胞所耦接的該選定耦合閘極線施加一第五電壓，於該選定記憶胞所耦接的該選定反熔絲閘極線施加一第六電壓，於該選定記憶胞所耦接的該選定位元線施加一第七電壓，其中該第五電壓與該第六電壓足以產生一邊緣電場效應，藉由該邊緣電場效應於該反熔絲閘極與該耦合閘極之間的該基底中形成感應電荷，並形成一反轉通道，該反轉通道於該選定記憶胞的該反熔絲閘極與該耦合閘極之間的該基底中作為該耦合通道，並使該選定記憶胞的該通道區開啟。
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