[go: up one dir, main page]

TW201301404A - 具有臨界電壓控制的半導體裝置及其製造方法 - Google Patents

具有臨界電壓控制的半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201301404A
TW201301404A TW100148636A TW100148636A TW201301404A TW 201301404 A TW201301404 A TW 201301404A TW 100148636 A TW100148636 A TW 100148636A TW 100148636 A TW100148636 A TW 100148636A TW 201301404 A TW201301404 A TW 201301404A
Authority
TW
Taiwan
Prior art keywords
field effect
effect transistor
semiconductor device
germanium
layer
Prior art date
Application number
TW100148636A
Other languages
English (en)
Inventor
Ryosuke Iijima
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201301404A publication Critical patent/TW201301404A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導體裝置及半導體裝置製造方法。根據一實施例，場效電晶體可包含：包含淺溝槽隔離之半導體基板；p-FET(p型場效電晶體)及n-FET(n型場效電晶體)；矽鍺層，在該p-FET的上表面之凹處中；包括鉿化合物和稀土化合物之一對閘極介電質，其配置在該矽鍺層和該n-FET的該上表面上；以及二者皆包括相同材料之一對閘極電極，其配置在該對閘極介電質上。

Description

具有臨界電壓控制的半導體裝置及其製造方法
此處所說明的實施例係相關於具有通道矽鍺層之場效電晶體及用以製造具有通道矽鍺層之場效電晶體的方法。
為了提供支援給未來先進的資訊社會，在其他裝置技術中，矽大型積體電路使用性日益增加。為了製造具有高度複雜功能的積體電路，諸如MOSFET(金屬氧化半導體場效電晶體)或CMOSFET(互補MOSFET)等產生高性能之半導體裝置可被用於構成積體電路。
在MOSFET、CMOSFET、及/或類似裝置的設計中，根據諸如裝置結構、導電型、操作電壓等等因素形成具有各自最佳臨界電壓的閘極電極會使此種裝置的製程變得複雜。此增加的複雜性接著會增加此種裝置的生產成本，減少裝置的可靠性及/或導致效率或其他此種效果的損失。因此，希望經由簡單容易的可實施程序來實施用以控制對應於MOSFET、CMOSFET等等之各個電極的臨界電壓之技術。
此處所說明的本發明提供場效電晶體及其製造場效電晶體。尤其是，本發明提供具有通道矽鍺層之場效電晶體，及包括鉿化合物和稀土化合物之閘極介電質。場效電晶 體包含在半導體基板與閘極介電質之間的矽鍺層。
矽鍺層可具有具有(100)平面之底表面和頂表面以及具有兩或更多個平面之側表面。矽鍺在場效電晶體的通道區域之上可具有實質上一致的高度。在一實施例中，矽鍺層在通道長度的方向上被覆蓋有閘極特徵之半導體基板的部分中沒有側表面。在另一實施例中，矽鍺在未覆蓋有閘極特徵之半導體基板的部分中全都具有側表面。因為通道矽鍺層，所以場效電晶體可提高開通電流(Ion)特性、線性汲極電流(Idlin)特性、及臨界電壓(Vt)特性的一或多個。
場效電晶體可包含半導體基板，其包含源極/汲極區及淺溝槽隔離在半導體基板中。場效電晶體可另包含矽鍺層，其在淺溝槽隔離之間的半導體基板之上表面中的溝槽中；閘極特徵，其在含介電質的矽鍺層、閘極電極、及側間隔物上；以及金屬矽化物，其在矽鍺層及未被閘極特徵覆蓋之半導體基板的上部上。
在另一實施例中，場效電晶體包含：包含在淺溝槽隔離之間的源極/汲極區之半導體基板以及在淺溝槽隔離之間的半導體基板之實質上整個上表面中之溝槽中的矽鍺層；在包含包括鉿化合物和稀土化合物之閘極介電質的矽鍺層以及閘極電極上之閘極特徵。場效電晶體可另包含側間隔物和金屬矽化物在未被閘極特徵覆蓋之矽鍺層和半導體基板的上部上。矽鍺層具有具有(100)平面之底表面和頂表面以及具有兩或更多個平面之側表面。矽鍺層未具有 側表面在通道長度的方向上之閘極特徵下方。
下面說明和所附的圖式提出說明書的某些圖解性態樣。然而，這些態樣只表示可利用說明書的原理之各種方式的一些。當連同圖式一起考慮時，從下面所揭示的資訊之詳細說明可更加明白說明書的其他優點和新穎特徵。
現在參考圖式說明所主張的標的，其中相同參考號碼用於表示各處的相同元件。在下面說明中，為了說明，陳述許多特定細節以提供所申請的主題之全面性瞭解。然而，明顯地在沒有這些特定細節之下仍可實施所申請的主題。在其他實例中，為了協助說明所主張的標的，以方塊形式圖示眾所皆知的結構和裝置。
首先參考圖1，根據實施例提供例示半導體裝置100的橫剖面圖。如圖1所示，半導體裝置100可包括金氧半導體(MOS)電晶體或MOSFET 102。半導體裝置100亦可包括矽基板104及隔離特徵106。在非限制性例子中，例如MOSFET 102可以是p型電晶體(亦稱作pMOS或p-FET)。隔離特徵106可以是STI(淺溝槽隔離)。另外，基板104可以是矽基板。
根據實施例，MOSFET 102可包括形成在基板104上之主動區108。此外，MOSFET 102包括形成在主動區108中之源極區110和汲極區112，其中源極區110和汲極區112被彼此分開。形成在主動區108中之通道區114可形成在源極區110與汲極區112之間。通道區114可被構成以併入鍺(Ge)，例如，可使用諸如矽鍺(SiGe)等 材料。
MOSFET 102可包括介電質層116。介電質層116具有有著高介電常數k(或高k介電質)之材料。例如，高k介電質可包含與稀土(RE)化合物組合之各種鉿(Hf)化合物。在非限制性例子中，高k介電質可包含Hf氧化物和鑭(HfO2+La)。在另一非限制性例子中，Hf化合物可包括鋯(Zr)氧化物、HfZr氧化物、Hf矽酸鹽、Zr矽酸鹽、或HfZr矽酸鹽，及RE化合物可包括RE金屬(REM)及/或RE氧化物(REO)，諸如Y(釔)、Dy(鏑)、Sr(鍶)、Ba(鋇)、Yb(鐿)、Lu(鎦)、Mg(鎂)、Be(鈹)、Sc(鈧)、Ce(鈰)、Pr(鐠)、Nd(釹)、Eu(銪)、Gd(釓)、Tb(鋱)、或Er(鉺)等。然而應注意的是，上述表列僅作為例子及亦可利用其他組成。
MOSFET 102可另包括位在介電質層116上之閘極電極118。如所示，閘極電極118可包括單一導電層閘極。然而，應明白的是，閘極電極118可額外包含多個導電層閘極。在另一非限制性例子中，閘極電極118係可使用金屬或金屬合金來形成。可用於閘極電極118的組成之特定的非限制性例子包括金屬，諸如Ti(鈦)、Hf(鉿)、Ta(鉭)、W(鎢)、Al(鋁)、Ru(釕)、Pt(鉑)、Re(錸)、Cu(銅)、Ni(鎳)、Pd(鈀)、Ir(銥)、及/或Mo(鉬)等；氮化物和碳化物，諸如TiN、TaN、TiC、TaC、WN、WC、及/或HfN等；導電氧化物，諸如 RuOx及/或ReOx；金屬-金屬合金，諸如Ti-Al、Hf-Al、Ta-Al、及/或TaAlN等；前面組成的多堆疊結構，諸如TiN/W、TiN/Ti-Al、Ta/TiN/Ti-Al等等。然而應明白的是，提供前面表列僅作為例子，及其他組成可用於閘極電極。
在另一實施例中，MOSFET 102可包括第一間隔物120、第二間隔物122、及矽化物層124。矽化物層124可堆疊在閘極電極118上及/或源極區110和汲極區112上。可以矽和諸如NiSix、PtSix、PdSix、CoSix、TiSix、WSix等金屬矽化物構成矽化物層124。然而，應注意的是，提供前面表列僅作為例子，及其他組成可用於矽化物層124。
MOSFET 102可具有任何適當的通道寬度。通道寬度通常為主動區108的縱向方向上之主動區108的長度。通道寬度典型上約100 nm或更多及約2000 nm或更少。MOSFET可具有任何適當的通道長度。通道長度通常被界定在對應的源極110與汲極112區之間。通道長度通常約10 nm或更多及約100 nm或更少。MOSFET 102可具有任何適當的高度。通道高度通常被界定在通道的底表面與通道的頂表面之間。在一實施例中，通道高度約2 nm或更多及約25 nm或更少。在另一實施例中，通道高度約5 nm或更多及約15 nm或更少。而且，MOSFET 102可具有任何適當的介電質高度。在一實施例中，介電質高度約1 nm或更多及約10 nm或更少。在另一實施例中，介電 質高度約2 nm或更多及約5 nm或更少。
雖然為了簡鍊未圖示於圖1中，但是MOSFET 102可包含通常可用在場效電晶體結構中之任何特徵。例如，閘極接觸插頭、源極-汲極接點、閘極特徵之間的絕緣層等等可被另外包含在MOSFET 102中。
通道114具有底表面和側表面。底表面具有(100)平面(如、平面方向或平面取向)或等同此的平面(如、(100)、(010)或(001)平面)(下面統稱作”(100)平面”)。溝槽的側表面可包含(111)平面或等同此的平面(下面統稱作”(111)平面”)或其他平面。側表面實質上未只包含(111)平面。換言之，溝槽的側表面具有兩或更多個不同平面。
矽鍺層具有底表面和頂表面。底和頂表面具有(100)平面。矽鍺層另具有側表面。矽鍺層的側表面可包含(111)平面和其他平面。矽鍺的側表面實質上未只包含(111)平面。換言之，矽鍺的側表面具有兩或更多個不同平面。
只要鍺量可增加通道區的電洞遷移率，矽鍺層具有任何適當的鍺量。在一實施例中，矽鍺層包含約0 wt.%(重量百分比)或更多及約80 wt.%或更少的矽及約20 wt.%或更多及約100 wt.%的鍺。在另一實施例中，矽鍺層包含約30 wt.%或更多及約75 wt.%或更少的矽及約25 wt.%或更多及約70 wt.%的鍺。在另一實施例中，矽鍺層包含約60 wt.%或更多及約70 wt.%或更少的矽及約30 wt.%或更多及約40 wt.%的鍺。
有關MOSFET 102的構成，與此處所示和所說明的各種其他半導體裝置一樣，應明白根據裝置結構、導電型、操作電壓等等形成具有各自最佳臨界電壓的閘極電極可能是複雜的及引起負面作用。因此，應明白，希望有用以經由穩定和可靠的程序來控制半導體裝置的臨界電壓之機制。如此，根據實施例，可添加非半導體裝置中之基板的主要成分之額外元素到通道層114。在一例子中，可至少部分依據引進到通道層114之額外元素的量來達成臨界電壓的移位。藉由以此方式構成半導體裝置，可明白，透過比習知方法更少的變化及更可靠的程序可容易調整功函數，結果提高裝置性能。
有關上述及隨後的實施例，應明白，儘管圖1及此處所提供之各自其他圖解圖示可實施實施例的半導體裝置之例子，但是此處所說明的實施例亦可應用到新型通道裝置(如、SiC、SiGeC、III-V材料等等)、新型裝置結構(如、絕緣體上矽晶片(SOI)、3維電晶體(如、finFET、verticalFET、奈米佈線、奈米管)等等)、及/或任何其他適當裝置類型。
根據實施例，可藉由引進額外元素到通道層114和引進額外元素到介電質層116，可達成用於半導體裝置100之增強的臨界電壓控制。經由例子，如圖1所示，鍺可被併入到通道層114，藉以達成半導體裝置100的正臨界電壓移位，其中半導體裝置為p型或p-FET，及介電質層 116包括RE化合物。此技術與習知半導體製造技術相反，其中諸如La(鑭)等RE化合物被獨佔地用於n-FET裝置的介電質層中，因為RE化合物典型上招致p-FET裝置的負臨界電壓移位。
例如，如圖2所示，圖200描劃相對於通道矽鍺(c-SiGe)(以奈米(nm))上的通道層矽(Si)帽之線性臨界電壓(Vtlin)的移位或△(以毫伏特(mV))。隨著矽帽增加，線性臨界電壓減少。圖200圖解藉由所產生的負靜電荷，就(110)表面而言，Vtlin移位到正方向不超過約500 mV，負靜電荷係產生自使用c-SIGe取代具有使用與RE化合物組合之Hf化合物所構成的介電質層之p-FET的通道層中之c-Si，及對(100)表面而言正方向不超過約400 mV。
做為其他例子，如圖3所示，圖300描劃相對於用於通道矽(c-Si)和通道矽鍺(c-SiGe)的電容(pF)之閘極電壓(V)(臨界電壓(Vt)所依據)。圖300圖解價電子帶的調變作用，及利用c-SiGe取代具有使用與RE化合物組合之Hf化合物所構成的介電質層之p-FET的通道層中之c-Si將使得對(110)表面而言Vt移位不超過約900 mV及對(100)表面而言不超過約750 mV。
接著參考圖4，根據實施例提供例示半導體裝置400的橫剖面圖解。如圖4所示，半導體裝置400可包括第一電晶體或金氧半導體(MOS)電晶體(亦稱作MOSFET)401及第二電晶體或MOSFET 403。半導體裝置400亦可 包括矽基板402，矽基板402包括由隔離特徵408所分開之第一主動區404和第二主動區406。MOSFET 401可被建構在基板402的第一主動區404上，及MOSFET 403可被建構在第二主動區406上。隔離特徵408可以是淺溝槽隔離(STI)。另外，基板402可以是矽基板。
根據實施例，MOSFET 401及MOSFT 403可以是不同的導電型，例如MOSFET 401可以是p型電晶體(亦稱作pMOS或p-FET)，及MOSFT 403可以是n型電晶體(亦稱作nMOS或n-FET)。在此實施例中，半導體裝置400為互補MOSFET裝置(亦稱作CMOS裝置)，其中p-FET 401和n-FET 403為互補的且建構在同一基板402上。MOSFET 401實質上同於圖1之MOSFET 102。
p-FET 401可另包括形成在主動區404中之源極區410和汲極區411，具有源極區410和汲極區411彼此分開。形成在主動區404中之通道區412可分開源極區410和汲極區411。在特定的非限制性例子中，通道區412可包含諸如通道矽鍺(c-SiGe)等通道材料。
此外，p-FET 401可另包括介電質層414。介電質層414具有高k介電質。例如，高k介電質可包含與稀土(RE)化合物組合之各種鉿(Hf)化合物。在非限制性例子中，高k介電質可包含Hf氧化物和鑭(HfO2+La)。在另一非限制性例子中，Hf化合物可包括鋯(Zr)氧化物、HfZr氧化物、Hf矽酸鹽、Zr矽酸鹽、或HfZr矽酸鹽，及RE化合物可包括RE金屬(REM)及/或RE氧化 物(REO)，諸如Y(釔)、Dy(鏑)、Sr(鍶)、Ba(鋇)、Yb(鐿)、Lu(鎦)、Mg(鎂)、Be(鈹)、Sc(鈧)、Ce(鈰)、Pr(鐠)、Nd(釹)、Eu(銪)、Gd(釓)、Tb(鋱)、或Er(鉺)等。然而應注意的是，上述表列僅作為例子及亦可利用其他組成。
p-FET 401可另包括位在介電質層414上之閘極電極416。在實施例中，閘極電極416可包括單一導電層閘極。然而，應明白的是，閘極電極416可包含多個導電層閘極。在另一非限制性例子中，閘極電極416係可使用金屬或金屬合金來形成。可用於閘極電極416的組成之特定例子包括金屬，諸如Ti(鈦)、Hf(鉿)、Ta(鉭)、W(鎢)、Al(鋁)、Ru(釕)、Pt(鉑)、Re(錸)、Cu(銅)、Ni(鎳)、Pd(鈀)、Ir(銥)、及/或Mo(鉬)等；氮化物和碳化物，諸如TiN、TaN、TiC、TaC、WN、WC、及/或HfN等；導電氧化物，諸如RuOx及/或ReOx；金屬-金屬合金，諸如Ti-Al、Hf-Al、Ta-Al、及/或TaAlN等；前面組成的多堆疊結構，諸如TiN/W、TiN/Ti-Al、Ta/TiN/Ti-Al等等。然而應明白的是，提供前面表列僅作為例子，及其他組成可用於閘極電極。
在另一實施例中，p-FET 401可包括第一間隔物418、第二間隔物420、及矽化物層422。矽化物層422可堆疊在閘極電極416上及/或源極區410和汲極區411上。可以矽和諸如NiSix、PtSix、PdSix、CoSix、TiSix、WSix等金屬矽化物構成矽化物層422。然而，應注意的是，提 供前面表列僅作為例子，及其他組成可用於矽化物層422。
類似於p-FET 401，n-FET 403可包括形成在主動區406中之源極區426和汲極區428，具有源極區426和汲極區428彼此分開。形成在主動區中之通道區(未圖示)可分開源極區426和汲極區428。
此外，n-FET 403可另包括介電質層432。介電質層432具有實質上等同或類似於介電質層414中之高k介電質的高k介電質。例如，可使用與RE化合物組合之相同Hf化合物來構成介電質層414和介電質層432，諸如HfO2+La等。n-FET 403可另包括位在介電質層432上之閘極電極434。在實施例中，閘極電極434可包括單一導電層閘極。然而，應明白的是，閘極電極434可包含多個導電層閘極。在另一非限制性例子中，閘極電極434係可使用用於閘極電極416的相同金屬或金屬合金來形成。
在另一實施例中，n-FET 403可包括第一間隔物438、第二間隔物440、及矽化物層442。類似於矽化物層422，矽化物層442可堆疊在閘極電極434上及/或源極區426和汲極區428上，及可以矽和金屬矽化物來構成。
如圖4所示，鍺(Ge)濃度與基板402的最上表面中之矽(Si)比較，在p-FET 401中比在n-FET 403高。通道412中之SiGe使得在介電質層414中能夠使用與Hf化合物組合之RE化合物。諸如La等RE化合物例如典型上只用於n-FET，因為La通常在負方向上移位p-FET的Vt ，使其用在p-FET的高k介電質中並不理想。然而，藉由以Si取代通道412中之SiGe，可將p-FET 401的Vt移位到正(如、+)方向(見圖2-3)。
在通道SiGe上利用由Hf化合物和RE化合物的組合所組成之高k介電質作為介電質層414移位p-FET 401的Vt到正方向，如此使介電質層414和介電質層432能夠利用單一高k介電質，例如HfO2+La。而且，閘極電極416和閘極電極434可利用相同的閘極電極材料(如上述)。因此，上面可在典型上利用不同的高k介電材料給p-FET和n-FET以及不同的金屬閘極材料給p-FET和n-FET之CMOS裝置之上提供簡易的結構。
有關半導體裝置400的構成，與此處所示和所說明的各種其他半導體裝置一樣，應明白根據裝置結構、導電型、操作電壓等等形成具有各自最佳臨界電壓的閘極電極可能是複雜的及引起負面作用。因此，應明白，希望有用以經由穩定和可靠的程序來控制半導體裝置的臨界電壓之機制。
參考圖5至圖12，特別圖解形成場效電晶體之許多可能例示實施例的其中之一。圖5為例示場效電晶體500之中間狀態的橫剖面等體積圖。
場效電晶體500可包含基板(如、矽基板)502、由半導體基板中之STI 508所分開的第一主動區504和第二主動區506在半導體基板中。STI係可藉由化學氣相沉積(CVD)、微影、及蝕刻技術來形成。圖案化硬遮罩係形 成在半導體基板上。未被圖案化硬遮罩覆蓋之半導體基板的部分係藉由例如蝕刻來移除，以在半導體基板中形成開口。STI係可藉由以STI材料填充開口來形成。
雖然未圖示於圖5，但是可將阱和通道形成在STI之間的半導體基板之間的主動區504及506中。例如，當場效電晶體為p型電晶體時，藉由佈植一或多個N摻雜劑(如、磷)來形成阱，以及藉由佈植一或多個N摻雜劑(如、砷)來形成通道。在實施例中，p型電晶體(亦稱作pMOS或p-FET)可形成在主動區504中，及n型電晶體(亦稱作nMOS或n-FET)可形成在主動區506中。
圖6圖解藉由去除STI 508之間的半導體基板502的部分，在主動區504的實質上整個最上部分中之半導體基板502的頂部形成凹處600。凹處係可藉由使用各向異性化學濕蝕刻來形成。當氧化物在各向異性化學濕蝕刻之前形成於半導體基板時，氧化物係可藉由稀釋的氫氟酸(HF)來去除。半導體基板可短暫地浸泡在稀釋的HF內。
只要蝕刻形成具有有著(100)平面的底表面602之凹處，凹處係可藉由任何適當的各向異性化學濕蝕刻來形成。各向異性化學濕蝕刻通常形成(100)平面的底表面和具有(111)平面的側表面(如、側琢面)604。
各向異性化學濕蝕刻的蝕刻劑之例子包括鹼性溶液，諸如氫氧化四烷基銨(如、氫氧化四甲基銨(TMAH))和氫氧化銨(NH4OH)等。藉由例子，下面說明使用TMAH溶液形成凹處。使用TMAH溶液形成凹處典型上藉 由將半導體結構500浸泡到TMAH溶液內或噴灑/蔓延TMAH溶液在半導體結構500的頂部之上來執行。
TMAH溶液可含有足夠的TMAH量以協助去除半導體結構500的部分，卻不會實質上破壞或蝕刻其他組件。在一實施例中，TMAH溶液含有約0.5重量%或更多的TMAH及約40重量%或更少的TMAH。在另一實施例中，TMAH溶液含有約1重量%或更多的TMAH及約25重量%或更少的TMAH。可以諸如除去離子的水等水稀釋TMAH，以產生具有理想TMAH濃度的TMAH溶液。
以適當溫度將半導體基板502與TMAH溶液相接觸以協助形成凹處。在一實施例中，以溫度約20℃或更高及約100℃或更低將半導體基板與TMAH溶液相接觸。在另一實施例中，以溫度約30℃或更高及約60℃或更低將半導體基板與TMAH溶液相接觸。半導體基板與TMAH溶液相接觸達一段理想時間以協助形成凹處。在一實施例中，半導體基板與TMAH溶液相接觸達約5秒或更多及約20分鐘或更少。在一實施例中，半導體基板與TMAH溶液相接觸達約10秒或更多及約15分鐘或更少。例如，以溫度約45℃將半導體基板與含約2.5重量%的TMAH之TMAH溶液相接觸達約2.5分鐘。
在另一實施例中，蝕刻劑為NH4OH溶液。可以諸如除去離子的水等水稀釋NH4OH，以產生具有理想NH4OH濃度的NH4OH溶液(如、NH4OH：H2O=1：3000(wt/wt))。以溫度約45℃將半導體基板與NH4OH溶液相接觸達約 100秒。
凹處600可具有任何適當的深度。凹處可具有實質上一致的深度。深度可改變及對本發明並非必要的。深度可依據例如被製造的場效電晶體之想要的實施。在一實施例中，溝槽的深度約5 nm或更多及約15 nm或更少。在另一實施例中，深度約2 nm或更多及約25 nm或更少。在另一實施例中，深度約10 nm。
圖7圖解加熱半導體基板以改變凹處600的側表面之平面方向。當側表面具有單一平面方向時，熱處理將單一平面方向改變成兩或更多個平面方向。當側表面具有單一(111)平面時，熱處理將單一(111)平面改變成包含例如(111)平面、(112)平面、(200)平面、(101)平面、(011)平面等等之兩或更多個平面。由於熱處理，凹處600可具有側表面704的兩或更多個平面。底表面的(100)平面可維持不變。半導體基板係可藉由熱處理來重新結晶。
可在任何適當條件下加熱半導體基板502，以協助形成凹處的側表面之兩或更多個平面及/或重新結晶半導體基板。在一實施例中，以溫度約700℃或更多及約900℃或更少在氫中加熱半導體基板達約1分鐘或更多及約10分鐘或更少。在另一實施例中，以溫度約500℃或更多及約900℃或更少在氫中加熱半導體基板達約10秒或更多及約30分鐘或更少。
圖8圖解在凹處中形成矽鍺層800。矽鍺層係可藉由 磊晶技術來形成。可在任何適當條件下進行矽鍺磊晶生長，例如、在升高溫度中(如、1100℃)，使用矽來源氣體(如、SiH4、Si2H6、SiH8、SiF4等等)、鍺來源氣體(如、GeH4、GeF4等等)，及選用地運載氣體。當矽鍺的上表面實質上與半導體基板的上表面及/或STI共面時，可終止矽鍺磊晶生長。
在一實施例中，當溝槽具有底表面的(100)平面時，矽鍺層具有底表面602的(100)平面。矽鍺層可具有頂表面802的(100)平面。在另一實施例中，當溝槽具有兩或更多個不同平面的側表面時，矽鍺層具有側表面704的兩或更多個不同平面。在另一實施例中，當溝槽具有實質上一致的深度時，矽鍺層具有實質上一致的高度。
圖9圖解形成閘極特徵900，其包含矽鍺層800上之第一閘極介電質層902，及第二主動區506的最上部上之第二閘極介電質層904。此外，第一閘極電極906係配置在第一閘極介電質層902上，及第二閘極電極908係配置在第二閘極介電質層904上。閘極特徵係可藉由形成半導體裝置500上之閘極介電質層和閘極介電質層上的閘極電極層以及圖案化閘極介電質層和閘極電極層來形成。
閘極介電質層902及904具有高k介電質。例如，高k介電質可包含與稀土(RE)化合物組合之各種鉿(Hf)化合物。在非限制性例子中，高k介電質可包含Hf氧化物和鑭(HfO2+La)。在另一非限制性例子中，Hf化合物可包括鋯(Zr)氧化物、HfZr氧化物、Hf矽酸鹽、Zr矽 酸鹽、或HfZr矽酸鹽，及RE化合物可包括RE金屬(REM)及/或RE氧化物(REO)，諸如Y(釔)、Dy(鏑)、Sr(鍶)、Ba(鋇)、Yb(鐿)、Lu(鎦)、Mg(鎂)、Be(鈹)、Sc(鈧)、Ce(鈰)、Pr(鐠)、Nd(釹)、Eu(銪)、Gd(釓)、Tb(鋱)、或Er(鉺)等。然而應注意的是，上述表列僅作為例子及亦可利用其他組成。
閘極介電質層902及904和閘極電極906及908係可藉由適當技術來形成。例如，閘極介電質層902及904和閘極電極906及908係可藉由沉積(如、CVD、旋轉塗佈技術等)、微影、及蝕刻技術來形成。此外，閘極介電質層902及904係可藉由磊晶生長技術(如、矽磊晶生長)和氧化技術(如、熱氧化、電漿輔助氧化等等)來形成。而且，透過佈植、摻雜、或任何適當技術可將RE化合物與介電質層中的Hf化合物組合、添加、或者接合。
介電質層902及904和閘極電極906及908可具有實質上一致的高度。高度可改變及對本發明並非必要的。高度可依據例如被製造的場效電晶體之想要的實施。在一實施例中，介電質層902及904的高度約1 nm或更多及約10 nm或更少。在另一實施例中，高度約2 nm或更多及約5 nm或更少。在另一實施例中，深度約2 nm。
圖10圖解形成側間隔物(如、側壁層)1002，其鄰接閘極介電質層902及904和閘極電極906及908的側表面，且在矽鍺層800的上表面上或者在主動區506的最上 表面上。側間隔物可包含任何適當絕緣材料，諸如氧化物等。氧化物的例子包括氧化矽、四乙氧基矽烷(TEOS)氧化物、高寬高比電漿(HARP)氧化物、高溫氧化物(HTO)、高密度電漿(HDP)氧化物、藉由原子層沉積(ALD)處理所形成之氧化物(如、矽氧化物)等等。側間隔物材料的其他例子包括氮化物(如、氮化矽、氮氧化矽、及富矽氮化矽)、矽酸鹽、及類鑽碳、碳化物等等。
側間隔物係可藉由任何適當技術來形成，例如，在半導體基板之上形成含間隔物材料的層，而後移除未在閘極特徵的側表面附近之間隔物材料層的部分。間隔物材料層係可藉由沉積技術(如、CVD、旋轉塗佈技術等等)至少在閘極特徵的側表面之上來形成。
在形成間隔物材料層之後，可移除間隔物材料的部分，例如蝕刻。只要蝕刻能夠使間隔物鄰接閘極絕緣層和閘極電極的側表面且在矽鍺層上，可使用任何適當蝕刻。可利用濕蝕刻及/或乾蝕刻。蝕刻的例子包括反應性離子蝕刻(RIE)、化學電漿蝕刻、或利用適當化學之其他適當各向異性蝕刻。
雖然未圖示，可在形成側間隔物1002及1004之前或之後形成源極/汲極延伸區及/或口袋區。任何適當佈植組成和濃度可被用於源極/汲極延伸區。源極/汲極延伸區係可藉由任何適當技術來形成。源極/汲極延伸區係可藉由佈植一或多個摻雜劑來形成。摻雜劑被佈植到未被閘極特徵覆蓋之半導體基板的部分內。閘極特徵可充作佈植絲網 。源極/汲極延伸區係可藉由以極低能量位準及/或極低摻雜劑量的佈植來形成。在一實施例中，源極/汲極延伸區係以約0.1 KeV或更多及約1 KeV或更少的能量位準與約1E14 atoms/cm2或更多及約3E15 atoms/cm2或更少的劑量來形成。在另一實施例中，源極/汲極延伸區係以約1 KeV或更多及約5 KeV或更少的能量位準與約5E13 atoms/cm2或更多及約3E15 atoms/cm2或更少的劑量來形成。
同樣地，任何適當佈植組成和濃度可被用於口袋區。封裝佈植可改良場效電晶體的Vt特性。只要口袋區可改良記憶體裝置的接觸衝穿漏洩特性，口袋區可具有任何適當尺寸、形狀、佈植組成、及濃度。在一實施例中，在從垂直於半導體基板的表面之軸的半導體基板之方向上，口袋區具有約0°或更多及約40°或更少的傾斜佈植角度。口袋區係可藉由以任何適當角度佈植一或多個摻雜劑來形成。
在一實施例中，口袋區係以約25 KeV或更多及約60 KeV或更少的能量位準來形成。在另一實施例中，口袋區係以約30 KeV或更多及約70 KeV或更少的能量位準來形成。在一實施例中，口袋區係以約5E12 atoms/cm2或更多及約8E13 atoms/cm2或更少的劑量來形成。在另一實施例中，口袋區以約5E12 atoms/cm2或更多及約1E14 atoms/cm2或更少的劑量來形成。
圖11圖解形成鄰接閘極特徵之半導體基板502中的 源極/汲極區1100及1102，及源極/汲極區1100之間的半導體基板之主動區506中的第二通道區(未圖示)。任何適當佈植組成和濃度可被用於源極/汲極區。例如，源極/汲極區1100包括一或多個n型摻雜劑(如、砷)。雖然未圖示，但是所佈植的摻雜劑係可藉由退火半導體基板來活化。
源極/汲極區1100及1102係可藉由任何適當技術來形成。源極/汲極區1100及1102係可藉由佈植一或多個摻雜劑來形成。摻雜劑被佈植到未被閘極特徵和側間隔物覆蓋之半導體基板的部分。閘極特徵和側間隔物可充作佈植絲網。源極/汲極區1100及1102係可藉由以極高能量位準及/或極高摻雜劑量的佈植來形成。在一實施例中，源極/汲極區係以約5 KeV或更多及約20 KeV或更少的能量位準與約8E14 atoms/cm2或更多及約1E16 atoms/cm2或更少的劑量來形成。在另一實施例中，源極/汲極區係以約2 KeV或更多及約8 KeV或更少的能量位準與約1E14 atoms/cm2或更多及約1E16 atoms/cm2或更少的劑量來形成。在另一實施例中，源極/汲極區係可藉由嵌入的磊晶SiGe所形成。摻雜劑係可藉由原處摻雜磊晶來形成。
圖12圖解形成金屬矽化物(未圖示)在未被閘極特徵(如、閘極特徵和側間隔物)覆蓋之矽鍺層800和半導體基板502的部分上。當閘極電極含有矽時，金屬矽化物1200及1202係形成在閘極電極上。金屬矽化物係可藉由 形成在場效電晶體之上的金屬層與未被閘極特徵覆蓋之場效電晶體的部分之化學反應來形成。在金屬層未與含場效電晶體的層/組件之矽接觸處未形成金屬矽化物。
雖然未圖示於圖12，但是金屬層係形成在場效電晶體之上。金屬層可含有可在隨後處理中被轉換成金屬矽化物之任何適當的金屬化合物。金屬的例子包括耐火金屬，諸如鎢、鉭、鉬等等；及週期表的第VIII族之金屬，諸如鉑、鈀、鈷、鎳等等。金屬層可被轉換，以在隨後熱處理中形成具有下面的矽在矽基板中及/或在閘極電極中之金屬矽化物化合物。金屬層係可藉由任何適當技術來形成，例如、CVD、物理氣相沉積(PVD)等等。金屬層可具有任何適當厚度，其係依據例如隨後處理所形成的金屬矽化物之想要的厚度而定。
藉由加熱金屬層以在金屬層與含場效電晶體的層/組件之下面的矽之間產生化學反應，可將金屬層轉換成金屬矽化物。在一實施例中，金屬矽化物係藉由金屬層與下面的矽基板之矽及/或閘極電極的聚矽之化學反應來形成。在矽化處理期間，金屬層的金屬可被擴散到含層/組件之下面的矽及形成金屬矽化物。結果，金屬矽化物可被選擇性形成在場效電晶體上。
金屬矽化物可具有任何適當高度，係依據例如想要的實施及/或待製造的場效電晶體。在一實施例中，金屬矽化物具有高度約5 nm或更多及約30 nm或更少。在另一實施例中，金屬矽化物具有高度約10 nm或更多及約25 nm或更少。
矽化處理之適當條件和參數的選擇(如、溫度、熱處理的持續期間等等)係依據例如金屬矽化物之想要的尺寸(如、高度)、金屬層及/或含組件/層之下面的矽的組態及/或構成、想要的實施及/或待製造的場效電晶體等等。例如，金屬矽化物係藉由快速熱退火(RTA)來形成。
例如在側間隔物和STI之上的金屬層之部分維持未反應及可藉由例如蝕刻來移除。金屬層的未反應部分係可藉由接觸未反應金屬部分與未實質上影響或破壞諸如金屬矽化物等場效電晶體之其他層/組件的整體性之任何適當的金屬蝕刻劑來移除。金屬蝕刻劑的例子包括氧化蝕刻劑溶液。氧化蝕刻劑的例子包括酸性溶液，包括例如H2SO4/H2O2、HNO3/H2O2、HCI/H2O2、H2O2/NH4OH/H2O、H3PO4、HNO3、CH3COOH等等。只要它們能夠淘汰場效電晶體的其他組件/層而只移除金屬層的未反應部分，亦可使用其他金屬蝕刻劑。
金屬矽化物可具有明顯比矽和聚矽更低的薄片電阻。形成在含閘極的聚矽上之金屬矽化物通常被稱作聚矽化金屬閘極，與聚矽閘極比較，其明顯減少閘極結構的電阻。結果，可增加閘極電極的總導電性。
圖13圖解形成半導體裝置的例示方法1300。在1302中，將凹處形成在淺溝槽隔離之間的半導體基板上之p-FET的實質整個上部中。如上述，n-FET亦可在半導體基板上，其中半導體基板包含CMOS裝置。在實施例中，凹 處可具有底表面的(100)平面和側表面的(111)平面。在另一實施例中，半導體基板被加熱，以將凹處的側表面之(111)平面改變成兩或更多個不同平面。在1304中，矽鍺層係形成在凹處中。在實施例中，矽鍺層具有底表面和頂表面的(100)平面以及側表面的兩或更多個平面。
在1306中，含閘極介電質和閘極電極之閘極特徵係形成在矽鍺層上。閘極介電質具有高k介電質。例如，高k介電質可包含與稀土(RE)化合物組合之各種鉿(Hf)化合物。在非限制性例子中，高k介電質可包含Hf氧化物和鑭(HfO2+La)。在另一非限制性例子中，Hf化合物可包括鋯(Zr)氧化物、HfZr氧化物、Hf矽酸鹽、Zr矽酸鹽、或HfZr矽酸鹽，及RE化合物可包括RE金屬(REM)及/或RE氧化物(REO)，諸如Y(釔)、Dy(鏑)、Sr(鍶)、Ba(鋇)、Yb(鐿)、Lu(鎦)、Mg(鎂)、Be(鈹)、Sc(鈧)、Ce(鈰)、Pr(鐠)、Nd(釹)、Eu(銪)、Gd(釓)、Tb(鋱)、或Er(鉺)等。然而應注意的是，上述表列僅作為例子及亦可利用其他組成。
此外，可被用於閘極電極118之組成的特定非限制性例子包括金屬，諸如Ti(鈦)、Hf(鉿)、Ta(鉭)、W(鎢)、Al(鋁)、Ru(釕)、Pt(鉑)、Re(錸)、Cu(銅)、Ni(鎳)、Pd(鈀)、Ir(銥)、及/或Mo(鉬)等；氮化物和碳化物，諸如TiN、TaN、TiC、TaC、WN、WC、及/或HfN等；導電氧化物，諸如RuOx及/或 ReOx；金屬-金屬合金，諸如Ti-Al、Hf-Al、Ta-Al、及/或TaAlN等；前面組成的多堆疊結構，諸如TiN/W、TiN/Ti-Al、Ta/TiN/Ti-Al等等。然而應明白的是，提供前面表列僅作為例子，及其他組成可用於閘極電極。
在1308中，源極/汲極區係形成在半導體基板中。在實施例中，源極/汲極延伸區和源極/汲極封裝亦可被形成在半導體基板中。在1310中，金屬矽化物係形成在未被閘極特徵覆蓋之矽鍺層和半導體基板的上部上。
雖然未圖示於圖13，但是凹處係可藉由各向異性化學濕蝕刻來形成。在另一實施例中，溝槽係藉由使用氫氧化四甲基銨溶液或氫氧化銨溶液來形成。在另一實施例中，矽鍺係藉由矽鍺磊晶處理來形成。在另一實施例中，藉由以溫度約700℃或更多及約1300℃或更少在氫中加熱半導體基板達約5分鐘或更多及約100分鐘或更少，將凹處的側表面之(111)平面改變成兩或更多個不同平面。
雖然未圖示於圖13，但是接觸孔、導電線、及其他適當組件係可藉由任何適當半導體裝置製程來形成。半導體裝置製程的一般例子包括通常用於製造半導體裝置之遮罩、圖案化、蝕刻、清潔、平面化、熱氧化、佈植、退火、熱處理、及沉積技術。
雖然未圖示於圖13，但是類似於1306中的閘極特徵之閘極特徵係可形成在半導體基板上的n-FET上。形成在n-FET上之閘極特徵可具有與形成在p-FET上之閘極特徵相同的高k介電常數和相同的閘極電極材料。此外，類似 於1308，源極/汲極區係可形成在n-FET上，及類似於1310，金屬矽化物係可形成在未被閘極特徵覆蓋之n-FET的上部上。如上述，應明白，p-FET溝槽中之矽鍺層的實施能夠將單一高k介電質和金屬閘極用於p-FET和n-FET二者，以獲得適當臨界電壓。
上面所討論者包括所揭示的發明之例子。當然，無法為了說明所揭示的發明，而說明每一個可想像到組件或方法之組合，但是精於本技藝之人士應明白，所揭示的發明之許多其他組合和排列是允許的。因此，所揭示的發明欲涵蓋落在申請專利範圍之精神和範疇的所有此種變更、修改、及變化。而且，關於用於詳細說明或申請專利範圍中之詞語”包含”、”包括”、”具有”、”需要”或其變形的範圍，以當利用作申請專利範圍的轉換字眼時闡釋詞語”包含”作”包含”的類似方式可包含此種詞語。
有關用於給定特性的任何數量或數字範圍，來自一範圍的數量或參數可與來自用於同一特性之不同範圍的另一數量或參數組合，以產生數字範圍。
除了在操作例子或者特別指明以外，應明白說明書和申請專利範圍中所使用之與組成部分、反應條件等等的數量有關之所有數目、值及/或表示在所有實例中修改成語詞”大約”。
另外，儘管上面已說明某些實施例，但是應明白這些實施例僅呈現作為例子，並不用來侷限所主張標的的範疇。事實上，在不違背上述說明的精神之下，可進行此處所 說明之新穎方法和裝置。申請專利範圍及其同等物欲涵蓋落在本發明的範疇和精神內之此種形式或修改。
此外，應明白儘管為了簡單將上述的各自方法圖示和說明作一連串動作，但是此種方法並不被動作的順序所侷限，根據一或多個態樣，一些動作可以不同順序及/或與此處所示或所說明之其他動作同時發生。例如，精於本技藝之人士將明白，方法可選擇性表示作一連串有相互關係的狀態或事件，諸如以狀態圖等。而且，根據一或多個態樣來實施方法，並非需要所有圖解的動作。
100‧‧‧半導體裝置
102‧‧‧金氧半導體場效電晶體
104‧‧‧矽基板
106‧‧‧隔離特徵
108‧‧‧主動區
110‧‧‧源極區
112‧‧‧汲極區
114‧‧‧通道區
116‧‧‧介電質層
118‧‧‧閘極電極
120‧‧‧第一間隔物
122‧‧‧第二間隔物
124‧‧‧矽化物層
400‧‧‧半導體裝置
401‧‧‧金氧半導體場效電晶體
402‧‧‧矽基板
403‧‧‧金氧半導體場效電晶體
404‧‧‧第一主動區
406‧‧‧第二主動區
408‧‧‧隔離特徵
410‧‧‧源極區
411‧‧‧汲極區
412‧‧‧通道區
414‧‧‧介電質層
416‧‧‧閘極電極
418‧‧‧第一間隔物
420‧‧‧第二間隔物
422‧‧‧矽化物層
426‧‧‧源極區
428‧‧‧汲極區
432‧‧‧介電質層
434‧‧‧閘極電極
438‧‧‧第一間隔物
440‧‧‧第二間隔物
442‧‧‧矽化物層
500‧‧‧場效電晶體
502‧‧‧基板
504‧‧‧第一主動區
506‧‧‧第二主動區
508‧‧‧淺溝槽隔離
600‧‧‧凹處
602‧‧‧底表面
604‧‧‧側表面
704‧‧‧側表面
800‧‧‧矽鍺層
802‧‧‧頂表面
900‧‧‧閘極特徵
902‧‧‧第一閘極介電質層
904‧‧‧第二閘極介電質層
906‧‧‧第一閘極電極
908‧‧‧第二閘極電極
1002‧‧‧側間隔物
1004‧‧‧側間隔物
1101‧‧‧源極/汲極區
1102‧‧‧源極/汲極區
1200‧‧‧金屬矽化物
1202‧‧‧金屬矽化物
圖1為根據本發明的實施例之例示MOSFET的部分之橫剖面圖。
圖2為根據本發明的各種實施例之各自半導體裝置的電壓移位圖。
圖3為根據本發明的各種實施例之各自半導體裝置的價電子帶之調變圖。
圖4為根據本發明的實施例之例示半導體裝置的部分之橫剖面圖。
圖5至12為根據本發明的實施例之半導體裝置的例示製造方法圖。
圖13為根據本發明的態樣之半導體裝置的例示形成方法之流程圖。
400‧‧‧半導體裝置
401‧‧‧金氧半導體場效電晶體
402‧‧‧矽基板
403‧‧‧金氧半導體場效電晶體
404‧‧‧第一主動區
406‧‧‧第二主動區
408‧‧‧隔離特徵
410‧‧‧源極區
411‧‧‧汲極區
412‧‧‧通道區
414‧‧‧介電質層
416‧‧‧閘極電極
418‧‧‧第一間隔物
420‧‧‧第二間隔物
422‧‧‧矽化物層
426‧‧‧源極區
428‧‧‧汲極區
432‧‧‧介電質層
434‧‧‧閘極電極
438‧‧‧第一間隔物
440‧‧‧第二間隔物
442‧‧‧矽化物層

Claims (20)

  1. 一種半導體裝置，包含：基板；p型場效電晶體，其在該基板上，該p型場效電晶體包含：矽鍺層，係形成在該基板之上；第一閘極介電質層，係形成在該矽鍺層上，該第一閘極介電質具有高k介電材料，該高k介電材料包括鉿化合物和稀土化合物；以及第一閘極電極，係形成在具有第二材料之該第一閘極電極層上；n型場效電晶體，其在該基板上，該n型場效電晶體包含：第二介電質層，係形成在該基板上，該第二介電質層具有該高k介電材料；以及第二閘極電極，係形成在具有該第二材料之該第二閘極介電質上。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該第一材料中之該鉿化合物包括下面至少其中之一：Hf(鉿)氧化物、Zr(鋯)氧化物、HfZr氧化物、Hf矽酸鹽、Zr矽酸鹽、或HfZr矽酸鹽。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該稀土化合物為La(鑭)。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該 稀土化合物包括下面至少其中之一：Y(釔)、Dy(鏑)、Sr(鍶)、Ba(鋇)、Yb(鐿)、Lu(鎦)、或Mg(鎂)。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該稀土化合物包括下面至少其中之一：Be(鈹)、Sc(鈧)、Ce(鈰)、Pr(鐠)、Nd(釹)、Eu(銪)、Gd(釓)、Tb(鋱)、或Er(鉺)。
  6. 根據申請專利範圍第1項之半導體裝置，其中，形成在該矽鍺層上之具有該高k介電材料的該第一閘極介電質層在該p型場效電晶體中產生負靜電荷。
  7. 根據申請專利範圍第1項之半導體裝置，其中，形成在該矽鍺層上之具有該高k介電材料的該第一閘極介電質層在正方向上移位該p型場效電晶體的臨界電壓。
  8. 根據申請專利範圍第7項之半導體裝置，其中，該臨界電壓的該移位係至少部分依據該矽鍺層中之矽對鍺的比率。
  9. 根據申請專利範圍第1項之半導體裝置，另包含形成在該基板上之凹處，其具有高度約2 nm或更多及約25 nm或更少。
  10. 一種半導體裝置，包含：基板；p型場效電晶體，其在該基板上，該p型場效電晶體包含：矽鍺層，係形成在該基板上； 閘極介電質，係從該矽鍺層上之第一材料所形成，該第一材料具有高介電常數及包括鉿化合物和稀土化合物；以及閘極電極，係從該閘極介電質上之第二材料所形成。
  11. 根據申請專利範圍第10項之半導體裝置，其中，該第一材料中之該鉿化合物包括下面至少其中之一：Hf(鉿)氧化物、Zr(鋯)氧化物、HfZr氧化物、Hf矽酸鹽、Zr矽酸鹽、或HfZr矽酸鹽。
  12. 根據申請專利範圍第10項之半導體裝置，其中，該第一材料中之該稀土化合物包括下面至少其中之一：La(鑭)、Y(釔)、Dy(鏑)、Sr(鍶)、Ba(鋇)、Yb(鐿)、Lu(鎦)、Mg(鎂)、Be(鈹)、Sc(鈧)、Ce(鈰)、Pr(鐠)、Nd(釹)、Eu(銪)、Gd(釓)、Tb(鋱)、或Er(鉺)。
  13. 根據申請專利範圍第10項之半導體裝置，其中，矽鍺和包括鉿化合物和稀土化合物之該第一材料的組合在該p型場效電晶體中產生負靜電荷。
  14. 根據申請專利範圍第10項之半導體裝置，其中，矽鍺和包括鉿化合物和稀土化合物之該第一材料的該組合移位該p型場效電晶體之臨界電壓。
  15. 根據申請專利範圍第14項之半導體裝置，其中，該臨界電壓的該移位在該正方向上約500 mV或更低。
  16. 根據申請專利範圍第10項之半導體裝置，其中， 該基板另包括n型場效電晶體，該n型場效電晶體在該n型場效電晶體的最上部具有從該第一材料所形成的第二閘極介電質，以及配置在該第二閘極介電質上之從該第二材料所形成的第二閘極電極。
  17. 一種半導體裝置的製造方法，包含：在淺溝槽隔離之間，於半導體基板上，將凹處形成在p型場效電晶體區的實質上整個上部中；將矽鍺層形成在該凹處中；在該p型場效電晶體區中，從鉿化合物和稀土化合物形成具有高介電常數之閘極介電質在該矽鍺層上；以及在該p型場效電晶體區中，使用第一材料形成閘極電極在閘極介電質上。
  18. 根據申請專利範圍第17項之方法，其中，從該鉿化合物和該稀土化合物形成具有高介電常數k之該閘極介電質包括使用下面至少其中之一形成該鉿化合物：Hf(鉿)氧化物、Zr(鋯)氧化物、HfZr氧化物、Hf矽酸鹽、Zr矽酸鹽、或HfZr矽酸鹽，以及使用下面至少其中之一形成該稀土化合物：La(鑭)、Y(釔)、Dy(鏑)、Sr(鍶)、Ba(鋇)、Yb(鐿)、Lu(鎦)、Mg(鎂)、Be(鈹)、Sc(鈧)、Ce(鈰)、Pr(鐠)、Nd(釹)、Eu(銪)、Gd(釓)、Tb(鋱)、或Er(鉺)。
  19. 根據申請專利範圍第17項之方法，另包含藉由控制該矽鍺層中之鍺的濃度，在正方向上移位該p型場效電晶體之臨界電壓。
  20. 根據申請專利範圍第17項之方法，另包含：使用與該第一閘極介電質層相同的鉿化合物和稀土化合物，於該半導體基板上，將第二閘極介電質形成在n型場效電晶體區中；以及在該n型場效電晶體區中，使用該第一材料形成第二閘極電極在該第二閘極介電質上。
TW100148636A 2011-06-17 2011-12-26 具有臨界電壓控制的半導體裝置及其製造方法 TW201301404A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/162,825 US20120319207A1 (en) 2011-06-17 2011-06-17 Semiconductor device with threshold voltage control and method of fabricating the same

Publications (1)

Publication Number Publication Date
TW201301404A true TW201301404A (zh) 2013-01-01

Family

ID=47353012

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100148636A TW201301404A (zh) 2011-06-17 2011-12-26 具有臨界電壓控制的半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20120319207A1 (zh)
JP (1) JP2013004968A (zh)
TW (1) TW201301404A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177803B2 (en) 2013-03-14 2015-11-03 Globalfoundries Inc. HK/MG process flows for P-type semiconductor devices
TWI804505B (zh) * 2017-08-31 2023-06-11 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809152B2 (en) 2011-11-18 2014-08-19 International Business Machines Corporation Germanium oxide free atomic layer deposition of silicon oxide and high-k gate dielectric on germanium containing channel for CMOS devices
KR20140102351A (ko) * 2013-02-12 2014-08-22 삼성전자주식회사 게이트 올 어라운드형 반도체 장치
US9012956B2 (en) * 2013-03-04 2015-04-21 Globalfoundries Inc. Channel SiGe removal from PFET source/drain region for improved silicide formation in HKMG technologies without embedded SiGe
CN104347419B (zh) * 2013-08-06 2017-12-22 中芯国际集成电路制造(上海)有限公司 一种esd保护器件及其制作方法
US9595525B2 (en) 2014-02-10 2017-03-14 International Business Machines Corporation Semiconductor device including nanowire transistors with hybrid channels
KR102839927B1 (ko) 2019-09-17 2025-07-30 삼성전자주식회사 반도체 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
JP2007067266A (ja) * 2005-09-01 2007-03-15 Toshiba Corp 半導体装置
JP4543093B2 (ja) * 2008-01-29 2010-09-15 株式会社東芝 半導体装置
JP2009253003A (ja) * 2008-04-07 2009-10-29 Toshiba Corp 電界効果トランジスタの製造方法
US8017469B2 (en) * 2009-01-21 2011-09-13 Freescale Semiconductor, Inc. Dual high-k oxides with sige channel
JP2011009580A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法
JP5442332B2 (ja) * 2009-06-26 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5387173B2 (ja) * 2009-06-30 2014-01-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177803B2 (en) 2013-03-14 2015-11-03 Globalfoundries Inc. HK/MG process flows for P-type semiconductor devices
TWI804505B (zh) * 2017-08-31 2023-06-11 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其形成方法

Also Published As

Publication number Publication date
US20120319207A1 (en) 2012-12-20
JP2013004968A (ja) 2013-01-07

Similar Documents

Publication Publication Date Title
CN110931431B (zh) 半导体器件和制造半导体器件的方法
US8063449B2 (en) Semiconductor devices and methods of manufacture thereof
JP5669954B2 (ja) 高Ｋ／金属ゲートＭＯＳＦＥＴを有するＶｔ調整及び短チャネル制御のための構造体及び方法。
US9917191B2 (en) Semiconductor devices and methods of manufacture thereof
US7446379B2 (en) Transistor with dopant-bearing metal in source and drain
TWI541874B (zh) 在塊體基底上形成之自動對準多閘極電晶體
CN103855093B (zh) 半导体器件及其制造方法
JP4938262B2 (ja) 半導体装置およびその製造方法
US7737468B2 (en) Semiconductor devices having recesses filled with semiconductor materials
US8629009B2 (en) Programmable high-k/metal gate memory device
US9136181B2 (en) Method for manufacturing semiconductor device
TW201301404A (zh) 具有臨界電壓控制的半導體裝置及其製造方法
US7253049B2 (en) Method for fabricating dual work function metal gates
US20110108928A1 (en) Method for forming high-k metal gate device
KR20180134428A (ko) N-도핑된 선택적 에피택셜 성장을 사용하여 nmos 핀펫에 비-가시선 소스 드레인 연장부 형성
US10192864B2 (en) Lateral BiCMOS replacement metal gate
JP5669752B2 (ja) チャネル半導体合金を備えたトランジスタにおける堆積不均一性の低減によるスレッショルド電圧ばらつきの低減
JP2012124490A (ja) 半導体装置及びその製造方法
TW201913818A (zh) 雙極性電晶體及其製作方法
JP2009181978A (ja) 半導体装置およびその製造方法
US20110006349A1 (en) Field effect transistor having channel silicon germanium
CN102983104A (zh) Cmos晶体管的制作方法
JPWO2009084376A1 (ja) 半導体装置及びその製造方法
JP4145272B2 (ja) 半導体装置の製造方法
KR20070079115A (ko) 반도체 장치의 제조 방법