JP2011009580A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】トランジスタ特性を向上させる。
【解決手段】ＳＴＩ１０９と、ＳＴＩ１０９によって互いに分離されたｐ型ウェル１０２及びｎ型ウェル１０３と、ｐ型ウェル１０２及びｎ型ウェル１０３上に形成されたＳｉＧｅ膜１０８とを有するＳｉ基板１０１を用意する工程と、ｎ型ウェル１０３上に位置するＳｉＧｅ膜１０８をＳｉＯ_２膜１１６で被覆する工程と、ＳｉＯ_２膜１１６をマスクとして酸化処理を行うことによりｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８を酸化し、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を形成する工程（（ｃ））と、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を除去する工程（（ｄ））と、を行い、半導体装置を製造する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関する。

最先端のシリコンＬＳＩ、特に、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）／ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタでは、シリコン（Ｓｉ）チャネル層の最表面に組成の異なる化合物半導体膜を形成することによってトランジスタや回路動作を向上させることが検討されている。化合物半導体膜としては、シリコンゲルマニウム（ＳｉＧｅ）膜、ゲルマニウム（Ｇｅ）膜、ＩＩＩ−Ｖ族化合物半導体膜などが選ばれ、Ｓｉに比したキャリア移動度の向上を実現することが期待されている。

化合物半導体膜を選択的に形成する方法としては、Ｓｉ基板上の必要な領域のみに化合物半導体膜を選択的に成長させる技術がある。この技術の一例が、特許文献１に記載されている。特許文献１では、ＳｉＧｅ層がＰ型トランジスタにのみ設けられているため、Ｎ型ＭＯＳトランジスタの性能が維持されると共に、Ｐ型ＭＯＳトランジスタにおける高移動度が得られることが記載されている。また、ゲート絶縁膜が、Ｎ型トランジスタではＰ型ウェル上に形成され、Ｐ型トランジスタではＳｉＧｅ層上に形成されるため、両トランジスタ間におけるゲート絶縁膜の表面の高さの相違はＳｉＧｅ層の厚さの分のみとなり、高さの相違を原因とする不具合の発生を抑制することが可能となることが記載されている。

しかしながら、特許文献１のような技術では、（１）化合物半導体膜を成長させる領域が比較的狭く、成膜させる下地の面積によって成膜速度が大きく異なる条件にならざるを得ないこと、（２）成長させるべきでない領域に化合物半導体膜が成長しやすくなり、プロセス条件の選定の幅が狭くなること、（３）成長させるべきでない領域にマスク材を残すとき、そのマスク能力の確保のためにウェット処理などに制限が発生すること、などの問題がある。

これらの（１）〜（３）の問題を解決できる方法として、Ｓｉ基板の広い範囲に形成した後に、不要な領域から化合物半導体膜を除去する技術がある。この技術の一例が、特許文献２に記載されている。特許文献２では、不純物をドープしたキャリア供給層及びアンドープ（若しくは低ドープ）チャネル層を逆構造とし、格子緩和状態のシリコンゲルマニウム層（第１の半導体層）、引っ張り歪み状態のシリコン層（第２の半導体層）、及び格子緩和状態のシリコンゲルマニウム層（第３の半導体層）の３層を積層することによって、半導体層の３層構造でｐチャネル及びｎチャネルのヘテロ接合ＦＥＴを同一基板上に集積化できる、と記載されている。これにより、動作速度の高速化をはかることができる、と記載されている。

特開２００４−２３５３４５号公報 特開平１０−９３０２５号公報

しかしながら、特許文献２に例示される従来技術では、不要な部分の化合物半導体膜を除去する際に、下地の構造（例えばシリコン基板）がエッチングされて、ダメージが入ったり、表面モフォロジーが悪化したりして、トランジスタ特性を劣化させるという問題があった。

本発明によれば、
素子分離膜と、前記素子分離膜によって互いに分離された第一、第二のウェルと、前記第一、第二のウェル上に形成された化合物半導体膜とを有する基板を用意する工程と、
前記第一のウェル上に位置する前記化合物半導体膜をマスク膜で被覆する工程と、
前記マスク膜をマスクとして酸化処理を行うことにより前記第二のウェル上に形成された前記化合物半導体膜を酸化する工程と、
酸化された前記化合物半導体膜を除去する工程と、
を含む半導体装置の製造方法
が提供される。

また、本発明によれば、上記の方法によって製造された半導体装置が提供される。

この発明によれば、第二のウェル上に形成された化合物半導体膜のみを酸化することで、化合物半導体膜のエッチング速度を下地となる基板のエッチング速度よりも早くすることができる。これにより、第二のウェル上に形成された化合物半導体膜を選択的に除去することができ、第二のウェルに対するダメージや表面モフォロジーの悪化を抑制することができる。したがって、簡便な方法でトランジスタ特性を向上させることが可能となる。

本発明によれば、トランジスタ特性を向上させることができる。

実施の形態に係る半導体装置の製造方法を説明する図である。 実施の形態に係る半導体装置の製造方法を説明する図である。 実施の形態に係る半導体装置の製造方法を説明する図である。 実施の形態に係る半導体装置の製造方法の効果を説明する図である。 実施の形態に係る半導体装置の製造方法の効果を説明する図である。 変形例に係る半導体装置の製造方法を説明する図である。 従来の半導体装置の製造方法を説明する図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１〜３は、本実施形態の半導体装置の製造方法を説明する模式的な断面図である。この製造方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、素子分離膜）１０９と、ＳＴＩ１０９によって互いに分離されたｐ型ウェル１０２及びｎ型ウェル１０３と、ｐ型ウェル１０２及びｎ型ウェル１０３上に形成されたシリコンゲルマニウム膜（ＳｉＧｅ膜）１０８とを有するシリコン基板（Ｓｉ基板）１０１を用意する工程（図１（ａ））と、ｎ型ウェル１０３上に位置するＳｉＧｅ膜１０８をシリコン酸化膜（ＳｉＯ_２膜、マスク膜）１１６で被覆する工程（図１（ｂ））と、ＳｉＯ_２膜１１６をマスクとして酸化処理を行うことによりｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８を酸化し、酸化シリコンゲルマニウム膜（Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜）１１７を形成する工程（図２（ｃ））と、そのＳｉ_ｘＧｅ_ｙＯ_ｚ膜１１７及びマスクＳｉＯ_２膜１１６とを除去する工程（図２（ｄ））と、を含む。

以下、本実施形態の半導体装置の製造方法について、具体的に説明する。まず、Ｓｉ基板１０１にＳＴＩ１０９を作成する。ついで、Ｓｉ基板１０１に不純物を注入してｐ型ウェル１０２及びｎ型ウェル１０３を作製する。ｐ型ウェル１０２が設けられた領域をｎＭＯＳ領域といい、ｎ型ウェル１０３が設けられた領域をｐＭＯＳ領域という。ｎＭＯＳ領域はｎ型ＭＯＳトランジスタが形成される領域であり、ｐＭＯＳ領域は、ｐ型ＭＯＳトランジスタが形成される領域である。ついで、ｐ型ウェル１０２及びｎ型ウェル１０３上にそれぞれＳｉＧｅ膜１０８をエピタキシャル成長させる（図１（ａ））。ＳｉＧｅ膜１０８の膜厚は、期待する歪の大きさによって任意に決められる。ＳｉＧｅ膜１０８のＧｅ原子濃度は、２０％以上が好適である。

ついで、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＳｉ基板１０１全面にＳｉＯ_２膜１１６を成長させる。ついで、レジストを塗布し、一般的な露光・現像技術を用いてｎ型ウェル１０３上にのみＳｉＯ_２膜１１６を残し、ｐ型ウェル１０２上のＳｉＧｅ膜１０８を露出させる（図１（ｂ））。こうすることで、ｐＭＯＳ領域のＳｉＧｅ膜１０８のみをＳｉＯ_２膜１１６で覆うことができる。ここで、ＳｉＯ_２膜１１６は、後述するＳｉ_ｘＧｅ_ｙＯ_ｚ膜１１７のエッチング工程において、ｎ型ウェル１０３上のＳｉＧｅ膜１０８がエッチングされないように膜厚を確保する。

ついで、酸化ガス雰囲気下において、露出したｐ型ウェル１０２上のＳｉＧｅ膜１０８を熱処理する。酸化ガスとしては、たとえば、酸素ガス、オゾンガス、酸素と水素の混合ガス、水蒸気、塩酸ガスと酸素の混合ガスなどを用いることができる。更に、熱処理する装置としては、通常の酸化炉と呼ばれる抵抗加熱のＦｕｒｎａｃｅでも、ランプ加熱を利用した枚葉処理装置でも可能である。ゲルマニウム（Ｇｅ）を含んだシリコン膜は酸化速度が非常に速い。そのため、ｐ型ウェル１０２上のＳｉＧｅ膜１０８は急速に酸化されて、厚いＳｉ_ｘＧｅ_ｙＯ_ｚ膜１１７が形成される（図２（ｃ））。一方、ＳｉＯ_２膜１１６は、十分に厚いため、酸化種の拡散が十分律速して、ｎ型ウェル１０３上のＳｉＧｅ膜１０８には到達しない。結果的に酸化速度が非常に遅くなり、ｎ型ウェル１０３上のＳｉＧｅの酸化膜は新たに形成されない。

ついで、フッ素含有エッチング液に浸漬させることによって、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７をウェットエッチングにより除去する（図２（ｄ））。ここではフッ素が含有した溶液をエッチング液として用いる。たとえば、フッ化水素酸（ＨＦ）、バッファードフッ酸(ＮＨ_４ＦとＨＦとの混合液)、またそれらを適度にＨ_２Ｏで希釈した薬液を用いることができる。Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７は、Ｓｉに比べ、ＨＦ系の薬液によるエッチング速度が非常に速い。更に、通常のＳＴＩに用いられているＳｉＯ_２膜に比べてもエッチング速度は非常に速いため、下地のｐ型ウェル１０２及び周辺のＳＴＩ１０９に大きな影響を与えることなく、除去される。加えて、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７は、ＳｉＧｅ膜１０８に対してもエッチング速度が速い。そのため、ｎ型ウェル１０３上のＳｉＧｅ膜１０８にも影響を与えることなく、除去することができる。このとき、ＳｉＯ_２膜１１６の膜質及び膜厚を制御することで、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７の除去時にＳｉＯ_２膜１１６を同時に除去することができる。

ついで、ｎ型ウェル１０３にのみ形成されたＳｉＧｅ膜１０８及び露出したｐ型ウェル１０２上にゲート絶縁膜１１１を形成する。例えば、このゲート絶縁膜１１１の材料としては、一般的なＳｉＯ_２膜の他、酸窒化膜（ＳｉＯＮ、ｏｘｙｎｉｔｒｉｄｅ）、ハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）などを含有した酸化膜、更には添加物として、イットリウム（Ｙ）やランタン（Ｌａ）を含有するものが用いられる。また、その成膜方法としては、熱酸化法のほか、ＣＶＤ法又はＡＬＤ（アトミックレイヤーデポジション）法、又はそれらとＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法との組み合わせなどが適宜選択される。更にＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）堆積膜やＯＮＯ（ＳｉＯ_２／Ｓｉ_３Ｎ_４／ＳｉＯ_２）積層膜等も適宜選択できる。

ついで、レジストマスク（図示せず）を用いたエッチングを行うことにより、ゲート絶縁膜１１１上にゲート電極１１２を形成する。ついで、レジストマスク（図示せず）を用いて、イオン注入することにより、ｎ型ウェル１０３上のゲート電極１１２にｐ型不純物を導入するととともに、ｎ型ウェル１０３の表面にｐ型不純物を注入してｐ型エクステンション領域１０６を形成する。また、ｐ型ウェル１０２上のゲート電極１１２にｎ型不純物を導入するととともに、ｐ型ウェル１０２の表面にｎ型不純物を注入しｎ型エクステンション領域１０７を形成する。ついで、ゲート電極１１２の側壁に、シリコン酸化膜やシリコン窒化膜からなるサイドウォ−ル１１３を形成する。ついで、レジストマスク（図示せず）を用いてｐ型エクステンション領域１０６よりも高い濃度でイオン注入し、ｐ＋ソースドレイン（ＳＤ）領域１０４を形成する。また、ｎ型エクステンション領域１０７よりも高い濃度でイオン注入し、ｎ＋ソースドレイン（ＳＤ）領域１０５を形成する。ついで、露出したシリコン基板１０１の表面全体を覆うように層間絶縁膜１１０を形成し、これをＣＭＰ（化学機械的研磨法）により平坦化する。ついで、層間絶縁膜１１０に、ｐ＋ＳＤ領域１０４、ｎ＋ＳＤ領域１０５及びゲート電極１１２に到達するように開口部を形成し、この開口部をコンタクトメタル１１４で埋め込む。その後、コンタクトメタル１１４上に配線１１５を形成し、図３で示すように、ｎＭＯＳ領域にｎ型ＭＯＳトランジスタが形成され、ｐＭＯＳ領域にｐ型ＭＯＳトランジスタが形成されたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を完成させる。

つづいて、本実施形態の作用効果について説明する。本実施形態の方法によれば、ｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８のみを酸化することで、ＳｉＧｅ膜１０８の酸化により形成されたＳｉ_ｘＧｅ_ｙＯ_２膜１１７のエッチング速度を下地のｐ型ウェル１０２よりも早くすることができる。これにより、ｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８を選択的に除去することができ、下地のｐ型ウェル１０２に対するダメージや表面モフォロジーの悪化を抑制することができる。したがって、簡便な方法でトランジスタ特性を向上させることが可能となる。

図７には、Ｓｉ基板１０１に形成されたｐ型ウェル１０２及びｎ型ウェル１０３上に、化合物半導体膜としてＳｉＧｅ膜１０８を選択的に成長させ、更にｐＭＯＳ領域のみにＳｉＧｅ膜１０８を残す場合の従来例を示す。図７に示す方法においては、まず、ｎＭＯＳ及びｐＭＯＳの両領域のＳｉ基板１０１の表面が露出した領域にＳｉＧｅ膜１０８を成長させる。マスク膜９１６には、レジストやＳｉＯ_２等のハードマスクなどが用いられ、ｐＭＯＳ領域のみをマスク膜９１６によりマスクした後、露出したｎＭＯＳ領域のＳｉＧｅ膜１０８が選択的にエッチングされる。エッチングはドライエッチング又はウェットエッチングが用いられ、例えば、ウェットエッチングではアルカリ系の薬液を用いることが一般的である。

しかしながら、この従来例では、ドライエッチングやウェットエッチングによるＳｉＧｅ膜１０８に対して、その下層のｐ型ウェル１０２のエッチング選択性が低い。そのため、下層のｐ型ウェル１０２に影響無く上層のＳｉＧｅ膜１０８のみを除去することはかなり困難であった。例えば、ドライエッチングを用いるとＳｉＧｅ膜１０８除去後のｐ型ウェル１０２にダメージを与えてしまう。また、アルカリ系の薬液によるウェットエッチングでは、除去するＳｉＧｅ膜１０８の膜厚の制御が難しいだけでなく、下地のｐ型ウェル１０２表面のモフォロジーを極端に劣化させてしまう。下地のｐ型ウェル１０２表面は、ゲート絶縁膜が触れるｎＭＯＳトランジスタのチャネル部であるため、ｎＭＯＳトランジスタの移動度の劣化を生じてしまう。

特許文献２の技術では、Ｓｉ基板上にひずみ緩和ＳｉＧｅ層、ひずみＳｉ層及びひずみ緩和ＳｉＧｅ層を順に積層し、最上層のＳｉＧｅ層及びその下のひずみＳｉ層をｐＭＯＳが形成される領域だけ選択的に除去することが記載されている。その除去方法については言及されていないが、ＳｉＧｅ層の下に多層のＳｉ層が形成されていて、上層のＳｉＧｅ層だけでなく下層のＳｉ層まで十分に除去するプロセスが用いられている。したがって、この従来例では、下層のＳｉ層をエッチングしないようにするなどの考慮がなされておらす、プロセスのバラツキが問題となる。

一方、本実施形態の方法によれば、ｐＭＯＳ領域のＳｉ_ｘＧｅ_ｙＯ_ｚ膜１１７の除去には、たとえばＨＦ系のフッ素含有薬液を用いることができる。ＨＦ系薬液では、ｐ型ウェル１０２をほとんどエッチングすることができない。したがって、ｎＭＯＳ領域において、チャネル領域となるｐ型ウェル１０２表面をダメージなく平滑のまま保ちつつ、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を除去することができる。その結果、ｎＭＯＳトランジスタの移動度を劣化させることなく、ｐＭＯＳ領域のキャリア移動度の向上に必要なＳｉＧｅ膜１０８を選択的に形成することができる。

また、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７中のＧｅ原子濃度を高めることで、酸化速度をｐ型ウェル１０２よりも早くすることができ、かつ、十分なエッチング速度を確保することができる。例えば、Ｇｅ原子濃度が２０％以上あれば、通常のＳｉ層に比較して、５倍以上速くすることができる。また、Ｇｅ原子濃度が３０％であれば、酸化速度は通常のＳｉ層の１０倍以上となる。

また、ＳｉＧｅ膜１０８の膜厚を制御することでＳｉＧｅ膜１０８の酸化速度を制御することができる。図４は、ＳｉＧｅ膜（Ｉ）の酸化時間に対する酸化膜厚を示している。図４（ａ）では、ＳｉＧｅ膜（Ｉ）が十分厚い場合を示す。また、図４（ｂ）では、ＳｉＧｅ膜（Ｉ）がある程度の厚さ（図４（ａ）で示すＳｉＧｅ膜よりも薄い）の場合を示す。図示するように、Ｓｉ基板（ＩＩ）に対して、ＳｉＧｅ膜（Ｉ）では、酸化膜の形成速度が非常に速いことがわかる。更に、ＳｉＧｅ膜が十分厚い場合には単調に増加して行くものの（図４（ａ））、ＳｉＧｅ膜がある程度の厚みに制限される場合（図４（ｂ））には、ある時間で急に飽和傾向を示す。これはＳｉＧｅ膜が全て酸化膜になり、酸化種が下層のシリコン基板に到達したことを示す。つまり、酸化時間及びＳｉＧｅ膜１０８の膜厚は、その飽和する変局点を越えたところに設定することができる。

また、ｐＭＯＳ領域のＳｉＧｅ膜１０８をマスクするＳｉＯ_２膜１１６は、その酸化時間（膜厚）に対して十分厚く設定することができる。こうすることによって、ＳｉＯ_２膜１１６下部のＳｉＧｅ膜１０８の酸化を抑制できる。例えば、ＳｉＧｅ膜１０８が５ｎｍの場合、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７としての膜厚は２０ｎｍ程度を想定すれば良く、１０倍の酸化速度を実現できる場合、Ｓｉに対して２ｎｍ程度酸化する条件を選択することになる。したがって、ＳｉＯ_２膜１１６の膜厚を２０ｎｍ程度に設定すれば、ＳｉＯ_２膜１１６の下部のＳｉＧｅ膜１０８が酸化されることを抑制できる。

また、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７の膜厚を制御し、かつ、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を高いエッチング速度でエッチングできるエッチング液を選択することで、ｎＭＯＳ領域のＳｉＧｅ膜１０８を完全に除去することができる。

図５は、種々の酸化膜についてのＨＦ系エッチング速度の例である。Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜（Ｂ）に対して、マスク膜であるＳｉＯ_２膜（Ａ）は約２倍のエッチング速度を有する。ＳＴＩ（Ｃ）は約５分の１のエッチング速度を有する。図示しないが、Ｓｉ基板及びＳｉＧｅ膜のエッチング速度はこのグラフではほぼ０となる。これは、Ｓｉ_ｘＧｅ_ｙＯ_ｚ層の膜厚に対して、マスクのＳｉＯ_２膜は約２倍の膜厚を許容できることを意味している。換言すれば、２０ｎｍのＳｉ_ｘＧｅ_ｙＯ_ｚ層の除去時に、マスクの２０ｎｍＳｉＯ_２膜を完全に除去できることを意味している。一方、ＳＴＩはＳｉ_ｘＧｅ_ｙＯ_ｚ層やマスクのＳｉＯ_２膜に比べて僅かな後退（約４ｎｍ）にとどめることができる。

さらに、ＳｉＯ_２膜１１６の膜質と膜厚を選択することで、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７と同時にＳｉＯ_２膜１１６もエッチングすることができる。ＳｉＯ_２膜１１６とＳｉ_ｘＧｅ_ｙＯ_ｚ膜１１７とを同時に除去することで、工程数を削減することができる。また、図５で図示するように、ＳＴＩ１０９も微量にエッチングされるため、ＳｉＯ_２膜１１６及びＳｉ_ｘＧｅ_ｙＯ_ｚ膜１１７の除去により、ＳＴＩ１０９の高さのばらつくことが懸念されるが、ＳｉＯ_２膜１１６とＳｉ_ｘＧｅ_ｙＯ_ｚ膜１１７とを同時に除去できれば、このような問題を低減することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、実施の形態では、Ｓｉ基板１０１にＳＴＩ１０９、ｐ型ウェル１０２及びｎ型ウェル１０３を形成した後、ＳｉＧｅ膜１０８をエピタキシャル成長させる例について説明した。ｐＭＯＳ領域及びｎＭＯＳ領域の両方に面積を広げることによってＳｉＧｅ膜を安定的に成長できるが、ＳｉＧｅ膜を更に安定的に成長することもできる。それは、図６で示すように、Ｓｉ基板１０１の全面にＳｉＧｅ膜１０８をエピタキシャル成長させた後（図６（ａ））、ＳＴＩ１０９を形成し（図６（ｂ））、不純物を注入してｐ型ウェル１０２及びｎ型ウェル１０３を形成させる方法である（図１（ａ））。この方法を選択すると、常にウエハ全面での成膜になるため所望なＧｅ濃度や膜厚に対する条件は一意に決まる。実施形態の方法では、例えば、製品によって成膜すべきｎ型ウェル１０３の面積が変わったときに、ｎ型ウェル１０３の面積にあわせてＧｅ濃度や膜厚を変える必要が生じるが、図６に示す方法では、このような製品毎のチューニングが必要なくなり、かつ、ＳｉＧｅ膜１０８を安定に成長させることができる。

また、実施形態では、ＳｉＧｅ膜を例にして説明したが、これに代えて、Ｇｅ膜、ＳｉＣ膜、又はＩＩＩ族元素とＶ族元素とからなる化合物半導体を主成分とする膜、より好ましくは、ＩＩＩ族元素とＶ族元素とからなる膜としてもよい。ＩＩＩ族元素とＶ族元素とからなる化合物半導体膜は、ＳｉＧｅ膜の場合に比べて、低温でＳｉ膜に対してより大きな酸化選択性を有する。ＩＩＩ族元素とＶ族元素とからなる化合物半導体の酸化膜のエッチングには、例えば純水を使用することができる。ＩＩＩ族元素とＶ族元素とかなる化合物半導体としては、たとえば、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＩｎＰ等が例示される。こうした化合物半導体はＮ型ＭＯＳトランジスタのチャネル材料として好適であり、ＧａＡｓやＩｎＰの電子移動度はＳｉの３〜６倍に留まるが禁制帯の広さから低消費電力向きであり、ＩｎＡｓやＩｎＳｂはＳｉの数十倍の電子移動度を有している。さらに、本発明では、実施形態のＳｉＧｅ膜に代えて、組成の異なる化合物半導体膜の積層膜とすることもできる。このような積層膜は、ＳｉＧｅ膜、Ｇｅ膜及びＩＩＩ族元素とＶ族元素とからなる化合物半導体膜を任意に積層させて形成することができる。

また、実施形態では、Ｓｉ基板を例に挙げて説明したが、絶縁膜上にシリコン膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、又は、絶縁膜上にＳｉＧｅ膜とＳｉ膜とが積層された基板とすることもできる。

さらに、実施形態では、ｐＭＯＳ領域のみにＳｉＧｅ膜が形成されている構成を例に挙げて説明したが、ｎＭＯＳ領域のみにＳｉＣ膜、又は、ＩＩＩ族元素とＶ族元素とかなる化合物半導体膜が形成されていてもよい。

１０１ シリコン基板
１０２ ｐ型ウェル
１０３ ｎ型ウェル
１０４ ｐ＋ソースドレイン領域
１０５ ｎ＋ソースドレイン領域
１０６ ｐ型エクステンション領域
１０７ ｎ型エクステンション領域
１０８ シリコンゲルマニウム膜
１０９ 素子分離膜
１１０ 層間絶縁膜
１１１ ゲート絶縁膜
１１２ ゲート電極
１１３ サイドウォール
１１４ コンタクトメタル
１１５ 配線
１１６ シリコン酸化膜
１１７ 酸化シリコンゲルマニウム膜
９１６ マスク膜

Claims (12)

1. 素子分離膜と、前記素子分離膜によって互いに分離された第一、第二のウェルと、前記第一、第二のウェル上に形成された化合物半導体膜とを有する基板を用意する工程と、
   前記第一のウェル上に位置する前記化合物半導体膜をマスク膜で被覆する工程と、
   前記マスク膜をマスクとして酸化処理を行うことにより前記第二のウェル上に形成された前記化合物半導体膜を酸化する工程と、
   酸化された前記化合物半導体膜を除去する工程と、
   を含む半導体装置の製造方法。
2. 前記化合物半導体膜がシリコンゲルマニウムを含む膜である、請求項１に記載の半導体装置の製造方法。
3. 前記シリコンゲルマニウムに含まれるゲルマニウム原子濃度が２０％以上である、請求項２に記載の半導体装置の製造方法。
4. 前記第二のウェル上に形成された前記化合物半導体膜を酸化する前記工程において、酸化ガス雰囲気下で前記化合物半導体膜を熱処理する、請求項１乃至３いずれかに記載の半導体装置の製造方法。
5. 前記マスク膜で被覆する前記工程において、前記マスク膜としてシリコン酸化膜を形成する、請求項１乃至４いずれかに記載の半導体装置の製造方法。
6. 酸化された前記化合物半導体膜を除去する前記工程において、フッ素含有エッチング液を用いたウェットエッチングにより、酸化された前記化合物半導体膜を除去する、請求項１乃至５いずれかに記載の半導体装置の製造方法。
7. 酸化された前記化合物半導体膜を除去する前記工程において、酸化された前記化合物半導体膜を除去するとともに前記第一のウェル上に位置する前記マスク膜を除去する、請求項１乃至６いずれかに記載の半導体装置の製造方法。
8. 前記化合物半導体膜が、ＳｉＣ、又は、ＩＩＩ族元素とＶ族元素とからなる化合物半導体を主成分とする、請求項１に記載の半導体装置の製造方法。
9. 前記化合物半導体膜が、組成の異なる化合物半導体膜の積層膜である、請求項１に記載の半導体装置の製造方法。
10. 前記基板が、シリコン基板、絶縁膜上にシリコン膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、及び、絶縁膜上にシリコンゲルマニウム膜とシリコン膜とが積層された基板からなる群から選択される、請求項１乃至９いずれかに記載の半導体装置の製造方法。
11. 前記第一のウェルとしてＮ型のウェルを有するＰ型ＭＯＳトランジスタを形成する工程と、
    前記第二のウェルとしてＰ型のウェルを有するＮ型ＭＯＳトランジスタを形成する工程と、
    をさらに含む、請求項１乃至１０いずれかに記載の半導体装置の製造方法。
12. 請求項１乃至１１いずれかに記載の方法によって製造された半導体装置。

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