TW201309123A - 嵌埋有中介層之封裝基板及其製法 - Google Patents

Abstract

一種嵌埋有中介層之封裝基板及其製法，該封裝基板包括承載件與中介層，該承載件具有相對之頂表面和底表面、與形成於該頂表面之一凹槽，該底表面具有第二電性連接端，該凹槽的底面具有第一電性連接端，該中介層係設於該凹槽中，且具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面的導電穿孔，該導電穿孔鄰近該第一表面的一端、與鄰近該第二表面的一端上分別形成有第一電性連接墊與對應接置於該第一電性連接端上的第二電性連接墊。相較於習知技術，本發明能有效改善習知封裝基板之產品可靠度不佳等問題。

Description

嵌埋有中介層之封裝基板及其製法

　　本發明係有關一種封裝基板及其製法，尤指一種嵌埋有中介層之封裝基板及其製法。

　　隨著電子產業的蓬勃發展，電子產品在型態上逐漸趨於輕薄短小，在功能上則逐漸邁入高性能、高功能、與高速度化的研發方向。請參閱第1圖，係為習知覆晶式封裝結構之剖視圖。

　　如第1圖所示，該封裝結構之製程係先提供一具有核心板102、及相對之第一表面10a與第二表面10b之雙馬來醯亞胺-三氮雜苯（Bismaleimide-Triazine，簡稱BT）封裝基板10，且於該封裝基板10之第一表面10a具有覆晶焊墊100；再藉由焊料凸塊11電性連接半導體晶片12之電極墊120；接著，於該封裝基板10之第一表面10a與該半導體晶片12之間形成底膠17，以包覆該焊料凸塊11；又於該封裝基板10之第二表面10b具有植球墊101，以藉由焊球13電性連接例如為印刷電路板之另一外部電子裝置(未表示於圖中)。

　　然，因該半導體晶片12係屬尺寸為45nm以下之製程，故於後端製程(Back-End Of Line，簡稱BEOL)中將採用極低介電係數(Extreme low-k，簡稱ELK) 或超低介電常數(Ultra low-k，簡稱ULK)之介電材料，但該低介電係數之介電材料通常之特性為多孔且易脆，以致於當進行覆晶封裝後，在進行信賴度之熱循環測試時，將因該封裝基板10與該半導體晶片12之間的熱膨脹係數(thermal expansion coefficient，簡稱CTE)差異過大，而導致該焊料凸塊11容易因熱應力不均而產生破裂，使該半導體晶片12產生破裂，造成產品可靠度不佳。

　　再者，隨著電子產品更趨於輕薄短小及功能不斷提昇之需求，該半導體晶片12之佈線密度愈來愈高，甚至以奈米尺寸做為基本單位，因而各該電極墊120之間的間距更小；然，習知封裝基板10之覆晶焊墊100之間距係以微米尺寸做為基本單位，而無法有效縮小至對應該半導體晶片12之電極墊120之間距的大小，導致雖有高線路密度之半導體晶片12，卻未有可配合之封裝基板，以致於無法有效生產電子產品。

　　因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。

　　鑑於上述習知技術之封裝基板的產品可靠度不佳等缺失，本發明揭露一種嵌埋有中介層之封裝基板，係包括：承載件，係具有相對之頂表面和底表面與形成於該頂表面之一凹槽，該底表面具有第二電性連接端，以供外部電子裝置接置，該凹槽的底面具有第一電性連接端；以及中介層，係設於該凹槽中，該中介層具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面的導電穿孔，該導電穿孔鄰近該第一表面的一端、與鄰近該第二表面的一端上分別形成有第一電性連接墊與第二電性連接墊，該第一電性連接墊係供接置半導體晶片，該第二電性連接墊係對應接置於該第一電性連接端上。

　　本發明揭露另一種嵌埋有中介層之封裝基板，係包括：承載件，係具有相對之頂表面和底表面、與形成於該頂表面之一凹槽，該底表面具有第二電性連接端，以供外部電子裝置接置，該凹槽的底面具有第一電性連接端；以及中介層，係設於該凹槽中，該中介層具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面的導電穿孔，該導電穿孔鄰近該第一表面的一端、與鄰近該第二表面的一端上分別形成有第一電性連接墊與第二電性連接墊，該第二電性連接墊係對應接置於該第一電性連接端上，於該第一表面與第一電性連接墊上形成有線路重佈層，該線路重佈層之最外層具有複數延伸電性連接墊，以供半導體晶片接置。

　　本發明又揭露一種嵌埋有中介層之封裝基板之製法，係包括：準備一承載件，其係具有相對之頂表面和底表面與形成於該頂表面之一凹槽，該底表面具有第二電性連接端，以供外部電子裝置接置，該凹槽的底面具有第一電性連接端；以及將一具有相對之第一表面與第二表面的中介層設於該凹槽中，該中介層具有複數貫穿該第一表面與第二表面的導電穿孔，該導電穿孔鄰近該第一表面的一端、與鄰近該第二表面的一端上分別形成有第一電性連接墊與第二電性連接墊，該第二電性連接墊係對應接置於該第一電性連接端上。

　　由上可知，本發明的嵌埋有中介層之封裝基板係藉由中介層以解決習知缺乏可配合之封裝基板的問題，且不會改變IC產業原本之供應鏈(supply chain)及基礎設備(infrastructure)；再者，藉由將半導體晶片設於該中介層上，且該中介層之熱膨脹係數與半導體晶片之熱膨脹係數相近，故可避免該半導體晶片與該中介層之間產生過大熱應力，而有效使產品之可靠度提升；此外，本發明係將中介層嵌埋於封裝基板中，而不會增加封裝基板的厚度；再者，本發明復可於封裝基板中埋設金屬柱、金屬塊或金屬板，俾將封裝基板與半導體晶片所產生的熱量迅速排出，進而避免封裝基板於熱循環測試或產品使用過程中因熱應力過大而損壞。

　　以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

　　須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「頂」、「底」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

　　大體說來，本發明之實施可分成兩個階段，首先，製備中介層（interposer），請參閱第2A至2L圖，係本發明之封裝基板之中介層及其製法的剖視圖。

　　如第2A圖所示，準備一板體20，該板體20具有相對之該第一表面20a與第二表面20b，該板體20之材質可為單晶矽、多晶矽或其他半導體材料。

　　如第2B圖所示，於該第一表面20a形成複數個凹孔200，形成該等凹孔200之過程中例如可運用塗佈機（coater）、對準機（aligner）、顯影器（developer）於第一表面20a形成具有複數開孔之光阻(未圖示)，並例如以深反應式離子蝕刻（DRIE）等方式於該光阻之開孔所外露之第一表面20a形成該等凹孔200，然後例如以剝離器（stripper）移除該光阻。

　　如第2C圖所示，藉由例如電漿增強式化學氣相沉積（PECVD）或加熱爐（furnace）以於該第一表面20a與各該凹孔200表面上形成例如二氧化矽的絕緣層21。

　　如第2D圖所示，藉由例如濺鍍機（sputter）以於該絕緣層21表面上形成導電層22。

　　如第2E圖所示，藉由例如電鍍機（plater）以於該導電層22上電鍍形成例如銅的金屬層23。

　　如第2F圖所示，藉由例如研磨器（grinder）、拋光機（polisher）或化學機械平坦化（CMP）以移除高於該絕緣層21頂面的該金屬層23與導電層22。

　　如第2G圖所示，於該金屬層23上形成第一電性連接墊24a，以供接置半導體晶片；要補充說明的是，可視需要地在該第一電性連接墊24a上形成凸塊底下金屬層（Under Bump Metallurgy，簡稱UBM）（未圖示），以增加電性連接的可靠度。

　　如第2H圖所示，藉由黏著層25以將第一承載件26附接於該絕緣層21與第一電性連接墊24a上。

　　如第2I圖所示，從該第二表面20b移除該板體20的部分厚度、與部分該絕緣層21，以外露該金屬層23之一端23a，而構成複數貫穿該第一表面20a與第二表面20b的導電穿孔，該導電穿孔係包括貫穿該第一表面20a與第二表面20b的通孔200’、形成於該通孔200’孔壁上之絕緣層21、及填充於該通孔200’中之金屬層23。

　　如第2J圖所示，於外露之該端23a上形成第二電性連接墊24b，並於該第二電性連接墊24b上形成焊料凸塊27；要補充說明的是，可視需要地在該第二電性連接墊24b上形成凸塊底下金屬層（未圖示），再於該凸塊底下金屬層上形成該焊料凸塊27，以增加電性連接的可靠度。

　　如第2K圖所示，於該第二表面20b上設置覆蓋該焊料凸塊27的第二承載件28，並移除該第一承載件26與黏著層25。

　　要補充說明的是，此時，本發明之中介層除了如前述第2K圖的態樣之外，亦可為不具有該絕緣層21與導電層22之態樣，亦即該板體20中僅直接形成貫穿之金屬層23，如第2K’圖所示，其中，該板體20之材質可為玻璃、或例如為Al₂O₃或 AlN之陶瓷，又因陶瓷之熱膨脹係數（大約為3 ppm/℃）接近矽，故較為適合。

　　如第2L圖所示，進行切割製程，並移除該第二承載件28，以構成複數該中介層2。

　　要補充說明的是，此時，本發明之中介層除了如前述第2L圖的態樣之外，還可為如下之態樣：該金屬層23上係形成有第一電性連接墊24a’，復可於該第一表面20a與第一電性連接墊24a’上形成有線路重佈層(redistribution layer，簡稱RDL)29，該線路重佈層29之最外層具有複數延伸電性連接墊291，以供半導體晶片接置，而且，該第二表面20b上復可先形成具有外露該金屬層23之開孔610的介電層61，再於該開孔610中形成該第二電性連接墊24b，如第2L’圖所示。

　　接著，正式進入封裝基板的製作步驟，請參閱第3A至3G圖，係本發明之嵌埋有中介層之封裝基板及其製法的剖視圖。

　　如第3A圖所示，準備一具有相對之第三表面30a與第四表面30b的多層內連線底板（multi-layer interconnect base plate）30，該多層內連線底板30內部可佈設有至少一線路層301，該第三表面30a上具有第一電性連接端31a與第三電性連接墊32，該第四表面30b上具有第二電性連接端31b，該線路層301、第一電性連接端31a、第三電性連接墊32與第二電性連接端31b之材質可為銅；要補充說明的是，可視需要地在該第一電性連接端31a與第二電性連接端31b上形成凸塊底下金屬層（未圖示），以增加電性連接的可靠度。

　　如第3B圖所示，於該第三表面30a上形成增層結構33，該增層結構33包括介電層331、形成於該介電層331中的線路層332、及外露於該介電層331表面並電性連接該線路層332與第三電性連接墊32的複數電性接觸墊332a，該介電層331之材質可為ABF(Ajinomoto Build-up Film )或BT（Bismaleimide-Triazine）等，該線路層332與電性接觸墊332a之材質可為銅。

　　如第3C圖所示，藉由例如雷射以移除部分該介電層331，以形成外露該第一電性連接端31a的開口330。

　　如第3D圖所示，於該增層結構33之頂面上形成第一絕緣保護層34a，該第一絕緣保護層34a具有複數外露各該電性接觸墊332a的第一開孔340a，並於該第四表面30b上形成第二絕緣保護層34b，該第二絕緣保護層34b具有複數外露各該第二電性連接端31b的第二開孔340b。

　　要注意的是，前述之結構僅是一例示之實施態樣，事實上第3D圖之結構亦可簡化成或視為一承載件，其具有相對之頂表面(例如增層結構33頂面處)和底表面(多層內連線底板30之第四表面30b)與形成於該頂表面之一凹槽，該底表面具有電性連接端，以供外部電子裝置接置，該凹槽的底面具有另一電性連接端，以供該中介層2接置，以下將仍以第3D圖之結構繼續進行例示說明。

　　如第3E圖所示，將如第2L圖所示的中介層2設於該開口330中，且該第二電性連接墊24b係對應接置於該第一電性連接端31a上，該中介層2與開口330的側壁之間係可具有應力釋放間隙（stress relief gap）330a，並於該中介層2與開口330的底面之間填入底膠35，以完成本發明之一種嵌埋有中介層之封裝基板。

　　如第3F圖所示，後續可於該第二電性連接端31b上形成焊球36；或者，可將第3F圖的中介層2以第2L’圖所示的中介層2取代，而形成如第3F’圖之結構。

　　如第3G-1與3G-1’圖所示，係分別延續自第3F與3F’圖，於該中介層2上接置一具有作用面40a的半導體晶片40，該作用面40a上的電極墊41係對應電性連接該第一電性連接墊24a（第3G-1圖）或該延伸電性連接墊291（第3G-1’圖）。

　　如第3G-2圖所示，第3G-1圖之多層內連線底板30復可包括貫穿該第三表面30a與第四表面30b且連接該第一電性連接端31a的金屬柱51。

　　如第3G-3圖所示，第3G-1圖之多層內連線底板30復可包括設於該多層內連線底板30中且連接該第一電性連接端31a的金屬塊52。

　　如第3G-4圖所示，第3G-3圖之多層內連線底板30復可包括設於該多層內連線底板30中且連接該金屬塊52底面的金屬板53。

　　如第3G-5圖所示，第3G-1圖之多層內連線底板30復可包括貫穿該第三表面30a與第四表面30b且連接該第一電性連接端31a的金屬塊54，且該多層內連線底板30復包括設於該第四表面30b上且連接該金屬塊54的金屬板55。

　　要說明的是，第3G-2、3G-3、3G-4與3G-5圖的金屬柱51、金屬塊52、金屬板53、金屬塊54與金屬板55主要是用來增進散熱效果，以避免封裝基板因過熱而損壞。

　　本發明復提供一種嵌埋有中介層之封裝基板，如第3F圖所示，該封裝基板係包括：承載件，係具有相對之頂表面和底表面、與形成於該頂表面之一凹槽，該底表面具有第二電性連接端31b，以供外部電子裝置接置，該凹槽的底面具有第一電性連接端31a；以及中介層2，係設於該凹槽中，該中介層2具有相對之第一表面20a與第二表面20b、及複數貫穿該第一表面20a與第二表面20b的導電穿孔，該導電穿孔鄰近該第一表面20a的一端、與鄰近該第二表面20b的一端上分別形成有第一電性連接墊24a與第二電性連接墊24b，該第一電性連接墊24a係供接置半導體晶片，該第二電性連接墊24b係對應接置於該第一電性連接端31a上。

　　本發明復提供另一種嵌埋有中介層之封裝基板，如第3F’圖所示，該封裝基板係包括：承載件，係具有相對之頂表面和底表面與形成於該頂表面之一凹槽，該底表面具有第二電性連接端31b，以供外部電子裝置接置，該凹槽的底面具有第一電性連接端31a；以及中介層2，係設於該凹槽中，該中介層2具有相對之第一表面20a與第二表面20b、及複數貫穿該第一表面20a與第二表面20b的導電穿孔，該導電穿孔鄰近該第一表面20a的一端、與鄰近該第二表面20b的一端上分別形成有第一電性連接墊24a’與第二電性連接墊24b，該第二電性連接墊24b係對應接置於該第一電性連接端31a上，於該第一表面20a與第一電性連接墊24a’上形成有線路重佈層29，該線路重佈層29之最外層具有複數延伸電性連接墊291，以供半導體晶片接置。

　　於前述之封裝基板中，該導電穿孔係可包括貫穿該第一表面20a與第二表面20b的通孔200’、形成於該通孔200’孔壁上之絕緣層21、及填充於該通孔200’中之金屬層23。

　　於本發明的封裝基板中，該承載件係可包括多層內連線底板30與增層結構33，該多層內連線底板30係具有相對之第三表面30a與第四表面30b，該增層結構33係形成於該第三表面30a上，且該增層結構33具有外露該多層內連線底板30的開口330。

　　所述之嵌埋有中介層之封裝基板，復可包括底膠35，係形成於該中介層2與凹槽的底面之間。

　　依上述之封裝基板中，該多層內連線底板30復可包括貫穿該第三表面30a與第四表面30b且連接該第一電性連接端31a的金屬柱51。

　　前述之嵌埋有中介層之封裝基板中，該多層內連線底板30復可包括設於該多層內連線底板30中且連接該第一電性連接端31a的金屬塊52，該多層內連線底板30復可包括設於該多層內連線底板30中且連接該金屬塊52底面的金屬板53。

　　又依上述之封裝基板中，該多層內連線底板30復可包括貫穿該第三表面30a與第四表面30b且連接該第一電性連接端31a的金屬塊54，且該多層內連線底板30復可包括設於該第四表面30b上且連接該金屬塊54的金屬板55。

　　所述之嵌埋有中介層之封裝基板中，該中介層2與凹槽的側壁之間係可具有應力釋放間隙330a。

　　要補充說明的是，本說明書中所述之外部電子裝置可為電路板或其他封裝結構；此外，雖然本實施方式係以無核心（coreless）之承載件做為例示說明，但具有核心之承載件同樣也可以應用在本發明中，而包含在本發明的申請專利範圍中；另外，雖然圖式中顯示本發明之中介層與承載件之電性連接、中介層與半導體晶片之電性連接、及承載件與外部電子裝置之電性連接係藉由焊球，但是該電性連接亦可藉由其他方式，而不以焊球為限。

　　綜上所述，本發明的嵌埋有中介層之封裝基板係藉由中介層以解決習知缺乏可配合之封裝基板的問題，且不會改變IC產業原本之供應鏈及基礎設備；再者，藉由將半導體晶片設於該中介層上，且該中介層之熱膨脹係數與半導體晶片之熱膨脹係數相近，故可避免該半導體晶片與該中介層之間產生過大熱應力，而有效使產品之可靠度提升；此外，本發明係將中介層嵌埋於封裝基板中，而不會增加整體封裝基板的厚度；而且，本發明復可於封裝基板中埋設金屬柱、金屬塊、或金屬板，俾提升整體散熱能力，進而避免封裝基板於熱循環測試或產品使用過程中因熱應力過大而損壞。

　　上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

10．．．封裝基板

10a,20a．．．第一表面

10b,20b．．．第二表面

100．．．覆晶焊墊

101．．．植球墊

102．．．核心板

11,27．．．焊料凸塊

12,40．．．半導體晶片

13,36．．．焊球

120,41．．．電極墊

17,35．．．底膠

2．．．中介層

20．．．板體

200．．．凹孔

200’．．．通孔

21．．．絕緣層

22．．．導電層

23．．．金屬層

23a．．．端

24a,24a’．．．第一電性連接墊

24b．．．第二電性連接墊

25．．．黏著層

26．．．第一承載件

28．．．第二承載件

29．．．線路重佈層

291．．．延伸電性連接墊

30．．．多層內連線底板

30a．．．第三表面

30b．．．第四表面

301,332．．．線路層

31a．．．第一電性連接端

31b．．．第二電性連接端

32．．．第三電性連接墊

33．．．增層結構

330．．．開口

330a．．．應力釋放間隙

332a．．．電性接觸墊

34a．．．第一絕緣保護層

34b．．．第二絕緣保護層

340a．．．第一開孔

340b．．．第二開孔

40a．．．作用面

51．．．金屬柱

52,54．．．金屬塊

53,55．．．金屬板

61,331．．．介電層

610．．．開孔

　　第1圖係為習知覆晶封裝結構之剖視圖；

　　第2A至2L圖係本發明之封裝基板之中介層及其製法的剖視圖，其中，第2K’與2L’圖分別係第2K與2L圖的另一實施態樣；以及

　　第3A至3G圖係本發明之嵌埋有中介層之封裝基板及其製法的剖視圖，其中，第3F’圖係第3F圖的另一實施態樣，第3G-1’、3G-2、3G-3、3G-4與3G-5圖係第3G-1圖的其他實施態樣。

2．．．中介層

20．．．板體

200’．．．通孔

20a．．．第一表面

20b．．．第二表面

21．．．絕緣層

22．．．導電層

23．．．金屬層

23a．．．端

24a．．．第一電性連接墊

24b．．．第二電性連接墊

27．．．焊料凸塊

30．．．多層內連線底板

301,332．．．線路層

31a．．．第一電性連接端

31b．．．第二電性連接端

32．．．第三電性連接墊

33．．．增層結構

330．．．開口

330a．．．應力釋放間隙

331．．．介電層

332a．．．電性接觸墊

34a．．．第一絕緣保護層

340a．．．第一開孔

34b．．．第二絕緣保護層

340b．．．第二開孔

35．．．底膠

Claims (29)

1. 一種嵌埋有中介層之封裝基板，係包括：
   　　承載件，係具有相對之頂表面和底表面與形成於該頂表面之一凹槽，該底表面具有第二電性連接端，以供該承載件藉該第二電性連接端與外部電子裝置電性連接，該凹槽的底面並具有第一電性連接端；以及
   　　中介層，係設於該凹槽中，該中介層具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面的導電穿孔，該導電穿孔鄰近該第一表面的一端、與鄰近該第二表面的一端上分別形成有第一電性連接墊與第二電性連接墊，該第一電性連接墊係供接置半導體晶片，該第二電性連接墊係對應接置於該第一電性連接端上。
2. 如申請專利範圍第1項所述之嵌埋有中介層之封裝基板，其中，該導電穿孔係包括貫穿該第一表面與第二表面的通孔、形成於該通孔孔壁上之絕緣層、及填充於該通孔中之金屬層。
3. 如申請專利範圍第1項所述之嵌埋有中介層之封裝基板，其中，該承載件係包括多層內連線底板與增層結構，該多層內連線底板係具有相對之第三表面與第四表面，該增層結構係形成於該第三表面上，且該增層結構具有外露該多層內連線底板的開口。
4. 如申請專利範圍第1項所述之嵌埋有中介層之封裝基板，復包括底膠，係形成於該中介層與凹槽的底面之間。
5. 如申請專利範圍第3項所述之嵌埋有中介層之封裝基板，其中，該多層內連線底板復包括貫穿該第三表面與第四表面且連接該第一電性連接端的金屬柱。
6. 如申請專利範圍第3項所述之嵌埋有中介層之封裝基板，其中，該多層內連線底板復包括設於該多層內連線底板中且連接該第一電性連接端的金屬塊。
7. 如申請專利範圍第6項所述之嵌埋有中介層之封裝基板，其中，該多層內連線底板復包括設於該多層內連線底板中且連接該金屬塊底面的金屬板。
8. 如申請專利範圍第3項所述之嵌埋有中介層之封裝基板，其中，該多層內連線底板復包括貫穿該第三表面與第四表面且連接該第一電性連接端的金屬塊，且該多層內連線底板復包括設於該第四表面上且連接該金屬塊的金屬板。
9. 如申請專利範圍第1項所述之嵌埋有中介層之封裝基板，其中，該中介層與凹槽的側壁之間係具有應力釋放間隙。
10. 一種嵌埋有中介層之封裝基板，係包括：
    　　承載件，係具有相對之頂表面和底表面與形成於該頂表面之一凹槽，該底表面具有第二電性連接端，以供外部電子裝置接置，該凹槽的底面具有第一電性連接端；以及
    　　中介層，係設於該凹槽中，該中介層具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面的導電穿孔，該導電穿孔鄰近該第一表面的一端、與鄰近該第二表面的一端上分別形成有第一電性連接墊與第二電性連接墊，該第二電性連接墊係對應接置於該第一電性連接端上，於該第一表面與第一電性連接墊上形成有線路重佈層，該線路重佈層之最外層具有複數延伸電性連接墊，以供半導體晶片接置。
11. 如申請專利範圍第10項所述之嵌埋有中介層之封裝基板，其中，該導電穿孔係包括貫穿該第一表面與第二表面的通孔、形成於該通孔孔壁上之絕緣層及填充於該通孔中之金屬層。
12. 如申請專利範圍第10項所述之嵌埋有中介層之封裝基板，其中，該承載件係包括多層內連線底板與增層結構，該多層內連線底板係具有相對之第三表面與第四表面，該增層結構係形成於該第三表面上，且該增層結構具有外露該多層內連線底板的開口。
13. 如申請專利範圍第10項所述之嵌埋有中介層之封裝基板，復包括底膠，係形成於該中介層與凹槽的底面之間。
14. 如申請專利範圍第12項所述之嵌埋有中介層之封裝基板，其中，該多層內連線底板復包括貫穿該第三表面與第四表面且連接該第一電性連接端的金屬柱。
15. 如申請專利範圍第12項所述之嵌埋有中介層之封裝基板，其中，該多層內連線底板復包括設於該多層內連線底板中且連接該第一電性連接端的金屬塊。
16. 如申請專利範圍第15項所述之嵌埋有中介層之封裝基板，其中，該多層內連線底板復包括設於該多層內連線底板中且連接該金屬塊底面的金屬板。
17. 如申請專利範圍第12項所述之嵌埋有中介層之封裝基板，其中，該多層內連線底板復包括貫穿該第三表面與第四表面且連接該第一電性連接端的金屬塊，且該多層內連線底板復包括設於該第四表面上且連接該金屬塊的金屬板。
18. 如申請專利範圍第10項所述之嵌埋有中介層之封裝基板，其中，該中介層與凹槽的側壁之間係具有應力釋放間隙。
19. 一種嵌埋有中介層之封裝基板之製法，係包括：
    　　準備一承載件，其係具有相對之頂表面和底表面、與形成於該頂表面之一凹槽，該底表面具有第二電性連接端，以供外部電子裝置接置，該凹槽的底面具有第一電性連接端；以及
    　　將一具有相對之第一表面與第二表面的中介層設於該凹槽中，該中介層具有複數貫穿該第一表面與第二表面的導電穿孔，該導電穿孔鄰近該第一表面的一端、與鄰近該第二表面的一端上分別形成有第一電性連接墊與第二電性連接墊，該第二電性連接墊係對應接置於該第一電性連接端上。
20. 如申請專利範圍第19項所述之嵌埋有中介層之封裝基板之製法，其中，該第一電性連接墊係供接置半導體晶片。
21. 如申請專利範圍第19項所述之嵌埋有中介層之封裝基板之製法，復包括於該第一表面與第一電性連接墊上形成有線路重佈層，該線路重佈層之最外層具有複數延伸電性連接墊，以供半導體晶片接置。
22. 如申請專利範圍第19項所述之嵌埋有中介層之封裝基板之製法，其中，該導電穿孔係包括貫穿該第一表面與第二表面的通孔、形成於該通孔孔壁上之絕緣層及填充於該通孔中之金屬層。
23. 如申請專利範圍第19項所述之嵌埋有中介層之封裝基板之製法，其中，該承載件之形成步驟係包括：
    　　準備一具有相對之第三表面與第四表面的多層內連線底板；
    　　於該第三表面上形成增層結構；以及
    　　移除部分該增層結構，以形成外露該多層內連線底板的開口。
24. 如申請專利範圍第19項所述之嵌埋有中介層之封裝基板之製法，復包括於該中介層與凹槽的底面之間形成底膠。
25. 如申請專利範圍第23項所述之嵌埋有中介層之封裝基板之製法，其中，該多層內連線底板復包括貫穿該第三表面與第四表面且連接該第一電性連接端的金屬柱。
26. 如申請專利範圍第23項所述之嵌埋有中介層之封裝基板之製法，其中，該多層內連線底板復包括設於該多層內連線底板中且連接該第一電性連接端的金屬塊。
27. 如申請專利範圍第26項所述之嵌埋有中介層之封裝基板之製法，其中，該多層內連線底板復包括設於該多層內連線底板中且連接該金屬塊底面的金屬板。
28. 如申請專利範圍第23項所述之嵌埋有中介層之封裝基板之製法，其中，該多層內連線底板復包括貫穿該第三表面與第四表面且連接該第一電性連接端的金屬塊，且該多層內連線底板復包括設於該第四表面上且連接該金屬塊的金屬板。
29. 如申請專利範圍第19項所述之嵌埋有中介層之封裝基板之製法，其中，該中介層與凹槽的側壁之間係具有應力釋放間隙。