[go: up one dir, main page]

TW201308603A - 半導體裝置、半導體裝置之製造方法及電子裝置 - Google Patents

半導體裝置、半導體裝置之製造方法及電子裝置 Download PDF

Info

Publication number
TW201308603A
TW201308603A TW101123050A TW101123050A TW201308603A TW 201308603 A TW201308603 A TW 201308603A TW 101123050 A TW101123050 A TW 101123050A TW 101123050 A TW101123050 A TW 101123050A TW 201308603 A TW201308603 A TW 201308603A
Authority
TW
Taiwan
Prior art keywords
insulating film
film
semiconductor substrate
semiconductor device
gate electrode
Prior art date
Application number
TW101123050A
Other languages
English (en)
Other versions
TWI550866B (zh
Inventor
岡治成治
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201308603A publication Critical patent/TW201308603A/zh
Application granted granted Critical
Publication of TWI550866B publication Critical patent/TWI550866B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H10D64/013—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0195—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/8312—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different source or drain region structures, e.g. IGFETs having symmetrical source or drain regions integrated with IGFETs having asymmetrical source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/837—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs
    • H10D84/839—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs comprising VDMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H10P14/40—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H10W72/50—
    • H10W72/884—
    • H10W74/00—
    • H10W90/28—
    • H10W90/732—
    • H10W90/734—
    • H10W90/752—
    • H10W90/754—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明之課題在於提高立式電晶體之TDDB耐性，且亦抑制閾值電壓不均。閘極電極120之上端位於較半導體基板100之表面更靠下方。絕緣層340形成於閘極電極120上及位於其周圍之半導體基板100上。絕緣層340具有第1絕緣膜342及低氧穿透性絕緣膜344。第1絕緣膜342為例如NSG膜，低氧穿透性絕緣膜344為例如SiN膜。進而，於低氧穿透性絕緣膜344上形成有第2絕緣膜346。第2絕緣膜346為例如BPSG膜。形成絕緣層340之後，藉由於氧化氣體環境中進行處理而提高立式MOS電晶體20之TDDB耐性。又，藉由絕緣層340具有低氧穿透性絕緣膜344，可抑制立式MOS電晶體20之閾值電壓不均。

Description

半導體裝置、半導體裝置之製造方法及電子裝置
本發明係關於一種具有立式電晶體之半導體裝置、半導體裝置之製造方法、及電子裝置。
作為半導體裝置之一種，而有具有立式電晶體者。立式電晶體用於例如控制大電流之元件。於專利文獻1中揭示有以NSG(Non-doped Silicate Glass，無摻雜矽玻璃)膜及BPSG(Boro-phospho-silicate glass，硼磷矽玻璃)膜之積層膜、或PSG(Phospho-silicate glass，磷矽玻璃)膜及BPSG膜之積層膜覆蓋立式MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體之閘極電極。於專利文獻2中，揭示有以BPSG膜等絕緣膜覆蓋立式MOS電晶體之閘極電極。
再者，雖然為關於平面型電晶體之技術，但於專利文獻3中揭示有以氧化膜、氮化矽膜、及BPSG膜之積層膜覆蓋CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)裝置。於此項技術中，氮化矽膜係用以防止水分之擴散而使用。
[先前技術文獻] [專利文獻]
[專利文獻1]
日本專利特開2005-86140號公報
[專利文獻2]
日本專利特開2002-280553號公報
[專利文獻3]
日本專利特開2000-183182號公報
作為對立式電晶體要求之特性之一係具有閘極絕緣膜之經時絕緣擊穿(TDDB：Time Dependence on Dielectric Breakdown)。另一方面，亦對立式電晶體要求閾值電壓之不均較少。
根據本發明，提供一種半導體裝置，其包含：半導體基板；汲極層，其形成於上述半導體基板，且位於上述半導體基板之背面側；閘極絕緣膜，其形成於上述半導體基板之表面上所形成之凹部之內壁；閘極電極，其埋入上述凹部中，且上端較上述半導體基板之表面低；源極層，其形成於上述半導體基板之表面側；第1絕緣膜，其形成於上述閘極電極上，且上表面較上述半導體基板之表面高；以及低氧穿透性絕緣膜，其形成於上述第1絕緣膜上，且氧穿透性較上述第1絕緣膜低。
本發明者研究之結果，判明於閘極電極之上端較半導體基板之表面低之情形時，在閘極電極上形成絕緣膜之後，若自該絕緣膜上於氧化性之氣體環境中進行處理，則TDDB耐性提高。可認為其原因在於，氧經由閘極絕緣膜上之絕緣膜到達閘極絕緣膜中之未被閘極電極覆蓋之區域，從而使該區域之閘極絕緣膜細密化。
另一方面，亦判明若絕緣膜過多地被氧穿透，則閘極絕緣膜之膜厚產生不均。若閘極絕緣膜之膜厚產生不均，則會導致立式電晶體之閾值電壓產生不均。相對於此，本發明中，於第1絕緣膜上形成有低氧穿透性絕緣膜。故而可抑制絕緣膜過多地被氧穿透。
根據本發明，提供一種半導體裝置之製造方法，其包括如下步驟：於在背面側具有汲極層之半導體基板之表面形成凹部；於上述凹部之內壁形成閘極絕緣膜；以上端較上述半導體基板之表面低之方式將閘極電極埋入上述凹部；於上述半導體基板之表面側形成源極層；於上述閘極電極上形成上表面較上述半導體基板之表面高之第1絕緣膜；於上述第1絕緣膜上形成氧穿透性較上述第1絕緣膜低之低氧穿透性絕緣膜；以及自上述低氧穿透性絕緣膜上及上述半導體基板上於氧化性氣體環境中進行處理。
根據本發明，提供一種電子裝置，其係包含控制向藉由自電源供給之電力而驅動之負載之電源供給之半導體裝置者，且上述半導體裝置包含：半導體基板；汲極層，其形成於上述半導體基板，且位於上述半導體基板之背面側；閘極絕緣膜，其形成於上述半導體基板上所形成之凹部之內壁；閘極電極，其埋入上述凹部，且上端較上述半導體基板之表面低；源極層，其形成於於上述半導體基板之表面側；第1絕緣膜，其形成於上述閘極電極上，且上表面較上述半導體基板之表面高；低氧穿透性絕緣膜，其形成於上述第1絕緣膜上，且氧穿透性較上述第1絕緣膜低；以 及層間絕緣膜，其形成於上述低氧穿透性絕緣膜上及上述半導體基板上。
根據本發明，可使立式電晶體之TDDB耐性提高，且亦可抑制閾值電壓不均。
以下，使用圖式對本發明之實施形態進行說明。再者，於所有圖式中，對相同之構成元件標註相同之符號並適當地省略說明。
(第1實施形態)圖1係表示第1實施形態之半導體裝置10之構成之剖面圖。半導體裝置10具有立式MOS電晶體20。立式電晶體20係使用半導體基板100而形成，且具有p型汲極層130、n型基極層150、閘極絕緣膜110、閘極電極120、p型源極層140、及絕緣層340。
p型汲極層130形成於半導體基板100上，且位於半導體基板100之背面側。n型基極層150形成於半導體基板100上，且位於較p型汲極層130靠上方。
半導體基板100係於子基板102上形成有磊晶層104者。子基板102為例如p+型之矽基板，磊晶層104為例如p-型之矽層。子基板102作為p型汲極層130發揮作用。於子基板102之背面形成有汲極電極202。n型基極層150係藉由向磊晶層104中注入n型雜質而形成。而且，磊晶層104中之未形成有n型基極層150之層，作為p-層132位於p型汲極層130與n型基極層150之間。
又，於n型基極層150之表層形成有n型層151。n型層151係用以對n型基極層150提供標準電壓而設置，且下端連結於n型基極層150。具體而言，n型層151形成於n型基極層150之表層中之未形成有p型源極層140之區域。n型層151較p型源極層140深。n型層151之雜質濃度較n型基極層150之雜質濃度高。
於半導體基板100上形成有凹部108。凹部108形成於磊晶層104，且下端位於較n型基極層150靠下方。再者，凹部108之下端位於p-層132，且未到達p型汲極層130。閘極絕緣膜110形成於凹部108之內壁及底面。閘極電極120埋入凹部108中。閘極電極120之上端較半導體基板100之表面低。p型源極層140係較n型基極層150淺地形成於n型基極層150。俯視下p型源極層140位於凹部附近。
於磊晶層104之表面形成有元件分離膜(未圖示)。該元件分離膜藉由例如LOCOS(Local Oxidization of Silicon，矽局部氧化)法形成。俯視下，於元件分離膜之內側形成有用以埋入閘極電極120之凹部及p型源極層140。凹部108呈槽狀形成，p型源極層140位於該槽之兩側。
如上所述，閘極電極120之上端位於較半導體基板100之表面更靠下方。閘極電極120之上端與半導體基板100之表面之高低差為例如30 nm以上且170 nm以下。而且，絕緣層340形成於閘極電極120上及位於其周圍之半導體基板100上。
絕緣層340具有第1絕緣膜342及低氧穿透性絕緣膜344。 第1絕緣膜342為例如NSG(Non doped Silicate Glass)膜及SOG(Spin on Glass，旋塗玻璃)膜中之至少一種。第1絕緣膜342形成於閘極電極120上，且上表面較半導體基板100之表面高。第1絕緣膜342之膜厚為例如180 nm以上且250 nm以下。如上所述，閘極電極120之上端位於較半導體基板100之表面更靠下方。因此，第1絕緣膜342之上表面中之與凹部108重疊之區域凹陷。該凹陷之深度較閘極電極120之上端與半導體基板100之表面之高低差淺，而為例如10 nm以上且100 nm以下。第1絕緣膜342如下文使用圖2所述般具有抑制於低氧穿透性絕緣膜344形成彎曲部之功能。
低氧穿透性絕緣膜344形成於第1絕緣膜342上，且由氧穿透性較第1絕緣膜342低之材料形成。較佳為低氧穿透性絕緣膜344為熔點較第1絕緣膜342高之材料，例如為SiN膜、SiC膜、及SiCN膜中之至少一種。於第1絕緣膜342為NSG之情形時，較佳為低氧穿透性絕緣膜344為SiN膜。該情形時，低氧穿透性絕緣膜344之膜厚為3 nm以上且7 nm以下，較佳為6 nm以上且7 nm以下。
進而於本實施形態中，於低氧穿透性絕緣膜344上具有第2絕緣膜346。第2絕緣膜346由氧穿透性比低氧穿透性絕緣膜344高之材料形成。第2絕緣膜346之厚度為例如500 nm以上且900 nm以下。第2絕緣膜346為例如NSG膜、BPSG膜、及SOG膜中之至少一種。較佳為第2絕緣膜346為藉由熱處理而流動並平坦化之膜。於低氧穿透性絕緣膜 344為SiN膜之情形時，第2絕緣膜346為例如BPSG膜。
於半導體基板100上及絕緣層340上形成有源極配線204。源極配線204連接於p型源極層140及n型層151。再者，因於閘極電極120上形成有絕緣層340，故而源極配線204與閘極電極120之間絕緣。再者，第2絕緣膜346具有用以確保閘極電極120與源極配線204之絕緣性之必要之厚度。
圖2(a)係表示第1絕緣膜342及低氧穿透性絕緣膜344之位置之放大圖。本實施形態中，如圖2(a)所示，閘極電極120之上端位於較半導體基板100之表面更靠下方。因此，第1絕緣膜342之底部進入凹部108中。而且，第1絕緣膜342之上表面位於較半導體基板100之表面更靠上方。於第1絕緣膜342之表面形成有因半導體基板100之表面、與閘極電極120之上端之階差而產生之階差。該階差之大小d(即，第1絕緣膜342中之位於閘極電極120上之部分與位於半導體基板100上之部分之高低差)，可藉由使第1絕緣膜342充分厚而設為例如100 nm以下。
圖2(b)係表示比較例中之第1絕緣膜342及低氧穿透性絕緣膜344之位置之圖。該圖所示之例中，第1絕緣膜342與圖2(a)相比較薄，且上表面位於較半導體基板100之表面靠下方。於該情形時，形成於第1絕緣膜342表面之階差d與圖2(a)所示之例相比較大。又，如符號α所示，於低氧穿透性絕緣膜344形成有急遽之彎曲部。若形成該種彎曲部，則於該彎曲部低氧穿透性絕緣膜344變薄，或者應力集中 於彎曲部。於不形成第1絕緣膜342而形成有低氧穿透性絕緣膜344之情形時亦相同。相對於此，圖2(a)所示之例中，因未形成有如圖2(b)之符號α所示之彎曲部，故而不會產生上述之問題。
圖3係立式MOS電晶體20之平面圖。於立式MOS電晶體20之一部分形成有感測用立式電晶體21。感測用立式電晶體21係用以控制立式MOS電晶體20之輸出而使用。感測用立式電晶體21之輸出電流輸入至立式MOS電晶體20之控制電路。該控制電路基於感測用立式電晶體21之輸出電流而控制立式MOS電晶體20。感測用立式電晶體21與立式MOS電晶體20具有相同之構成，但平面形狀較小。立式MOS電晶體20相對於感測用立式電晶體21之面積比為例如500以上且50000以下。
圖4係表示立式MOS電晶體20與感測用立式電晶體21之關係之電路圖。如該圖所示，感測用立式電晶體21相對於立式MOS電晶體20並列地設置。感測用立式電晶體21之源極電壓Vs2與立式MOS電晶體20之源極電壓Vs1相同(接地電壓)。
圖5係表示閘極電極120、p型源極層140、及n型層151之配置之平面圖。該圖所示之例中，於俯視下，p型源極層140之外形為矩形。而且，於p型源極層140之內側形成有n型層151，於p型源極層140之外周形成有閘極絕緣110。p型源極層140呈格子點狀有規律地配置。閘極電極120盤繞過p型源極層140之間。即，閘極電極120以沿格子框之形 狀盤繞。而且，於閘極電極120之間隙配置有p型源極層140及n型層151。
又，於立式MOS電晶體20之外周部形成有閘極配線122。閘極配線122形成於半導體基板100上。如上所述，閘極電極120埋入形成於半導體基板100上之凹部中，但閘極電極120之端部121位於閘極配線122之下方。即閘極配線122經由閘極電極120之端部121連接於閘極電極120。再者，閘極配線122亦由與閘極電極120相同之材料，例如多晶矽而形成。再者，立式MOS電晶體20之平面佈局不限定於圖5所示之例。
圖6至圖9係表示圖1所示之半導體裝置之製造方法之剖面圖。首先如圖6所示，準備p+型之子基板102。繼而於子基板102上形成p-型之磊晶層104。然後於磊晶層104之表層形成元件分離膜(未圖示)。其後於半導體基板100上形成用以埋入閘極電極120之凹部108。
其次，使半導體基板100熱氧化。藉此，於凹部108之內側壁及底面形成閘極絕緣膜110。再者，於半導體基板100表面中之未被元件分離膜(未圖示)覆蓋之區域亦形成有熱氧化膜。繼而，於凹部108之內部及半導體基板100上，使用例如CVD(Chemical Vapor Deposition，化學氣相沈積)法形成多晶矽膜。然後，藉由例如回蝕將位於半導體基板100上之多晶矽膜除去。藉此，閘極電極120埋入凹部108之內部。於此步驟中，閘極電極120之上端較半導體基板100之表面低。
其次，向半導體基板100之磊晶層104中離子注入n型之雜質。藉此，n型基極層150形成得較閘極電極120淺。之後，向n型基極層150中離子注入p型之雜質。藉此，形成p型源極層140。進而，向n型基極層150中離子注入n型之雜質。藉此，形成n型層151。
繼而如圖7所示，於閘極電極120上及半導體基板100上(於半導體基板100上形成有閘極絕緣膜110之情形時為該閘極絕緣膜110上)，依序形成第1絕緣膜342、低氧穿透性絕緣膜344、及第2絕緣膜346。該等膜藉由例如電漿CVD法或熱CVD法等CVD法形成。於例如低氧穿透性絕緣膜344為SiN膜之情形時，低氧穿透性絕緣膜344藉由使用SiH4及NH3之電漿CVD法、或使用SiH2Cl2及NH3之熱CVD法形成。於低氧穿透性絕緣膜344為SiN膜時等成膜時產生氫之情形時，該氫使半導體基板100表面之懸鍵終止。藉此，可抑制立式MOS電晶體20之閾值電壓不均。
於該步驟中，於第1絕緣膜342為NSG膜、第2絕緣膜346為BPSG膜之情形時，第1絕緣膜342抑制第2絕緣膜346中所包含之雜質擴散至半導體基板100中。
又於該狀態下，第2絕緣膜346之上表面中之位於閘極電極120上之部分凹陷。
又，於第2絕緣膜346由BPSG膜形成之情形時，於水蒸氣環境中對第2絕緣膜346進行熱處理。藉此，第2絕緣膜346流動而使上表面平坦化。再者，於低氧穿透性絕緣膜344之熔點較第2絕緣膜346高之情形，該步驟中低氧穿透 性絕緣膜344之膜厚之均勻性不降低。
又，於該步驟中，如圖8所示，水蒸氣中之氧(圖8中，以虛線箭頭表示)之一部分經由絕緣層340到達半導體基板100。藉此，閘極絕緣膜110變得細密化。因此，TDDB耐性提高。又，閘極絕緣膜110中至少位於凹部108上端之部分(即開口部拐角之附近)變得更厚而帶弧度。藉此，可抑制電場集中於閘極絕緣膜110中之至少位於凹部108上端之部分(即開口部拐角之附近)。
又，若絕緣層340過多地被氧穿透，則於閘極絕緣膜110之膜厚產生不均之可能性變高。若於閘極絕緣膜110之膜厚產生不均，則立式MOS電晶體20之閾值電壓產生不均。相對於此，本實施形態中，於第1絕緣膜342上形成有低氧穿透性絕緣膜344。因此，可抑制絕緣層340過多地被氧穿透。
繼而，如圖9所示，於絕緣層340上形成抗蝕圖案50。此處，於絕緣層340之第2絕緣膜346為BPSG膜，且第2絕緣膜346之上表面平坦化之情形時，能以較高之精度形成抗蝕圖案50。其次，以抗蝕圖案50作為遮罩蝕刻絕緣層340。藉此，絕緣層340除位於閘極電極120上及其周圍之部分以外均被除去。
之後，除去抗蝕圖案50。繼而，於半導體基板100上及絕緣層340上，使用例如濺鍍法形成金屬膜(例如Al膜)。藉此，形成源極配線204。再者，可視需要，於源極配線204上形成抗蝕圖案，以該抗蝕圖案作為遮罩蝕刻源極配線 204。藉此，源極配線204中之不需要之部分被除去。又，於半導體基板100之背面形成汲極電極202。
其次，對本實施形態之作用及效果進行說明。本實施形態中，於形成絕緣層340之後，在氧化性之氣體環境(例如水蒸氣環境)中對半導體基板100及絕緣層340進行處理。藉此，氧化性氣體中所含之氧之一部分經由絕緣層340到達半導體基板100。藉此，閘極絕緣膜110變得細密化。因此，TDDB耐性提高。此處，若絕緣層340過多地被氧穿透，則閘極絕緣膜110之膜厚產生不均之可能性變高。與此相對，本實施形態中，於第1絕緣膜342上形成有低氧穿透性絕緣膜344。因此，可抑制絕緣層340過多地被氧穿透。
圖10表示使用NSG膜作為第1絕緣膜342、使用SiN膜作為低氧穿透性絕緣膜344、且使用BPSG膜作為第2絕緣膜346之情形時TDDB耐性及閾值電壓之不均與低氧穿透性絕緣膜344之膜厚之相關性。如該圖所示，低氧穿透性絕緣膜344之膜厚越薄，TDDB耐性越提高。具體而言，於低氧穿透性絕緣膜344為7 nm以下之情形時，TDDB耐性變高。特別是於低氧穿透性絕緣膜344為6 nm以下之情形時，可實現與無低氧穿透性絕緣膜344之情形相同程度之TDDB耐性。另一方面，立式MOS電晶體20之閾值電壓之不均隨著低氧穿透性絕緣膜344之膜厚變薄而變大。具體而言，若低氧穿透性絕緣膜344之膜厚低於6 nm，則閾值電壓之不均變大。
由以上內容可知，於使用SiN作為低氧穿透性絕緣膜344之情形時，較佳為低氧穿透性絕緣膜344之膜厚為6 nm以上且7 nm以下。
(第2實施形態)圖11係表示第2實施形態之半導體裝置10之構成之剖面圖。本實施形態之半導體裝置10除了立式MOS電晶體20具有n型埋入層152之外，與第1實施形態之半導體裝置10為相同之構成。
具體而言，於半導體基板100中之n型層151之下方形成有n型埋入層152。於在深度方向觀察之情形時，n型埋入層152位於n型基極層150之下方，且連接於n型基極層150。
根據本實施形態，亦可獲得與第1實施形態相同之效果。又，藉由n型埋入層152，可獲得耐壓提高之效果。
(第3實施形態)圖12係表示第3實施形態之半導體裝置10之構成之剖面圖。本實施形態之半導體裝置10除了具有IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)22代替立式MOS電晶體20之外，與第1或第2之實施形態相同。IGBT22具有於立式MOS電晶體20中，於p型汲極層130與汲極電極202之間追加有n型集電極層134之構成。
本實施形態中，子基板102為n型之矽基板，作為n型集電極層134發揮作用。又，p型汲極層130及p-層132係藉由磊晶成長法形成於子基板102上。
本實施形態之半導體裝置10之製造方法，除了使用n型 之矽基板作為子基板102、及於子基板102上依序使p型汲極層130及p-層132磊晶成長之方面以外，與第1實施形態之半導體裝置10之製造方法相同。
根據本實施形態，亦可獲得與第1實施形態相同之效果。
(第4實施形態)圖13係表示具有第4實施形態之半導體裝置10之電子裝置之電路構成之圖。該電子裝置，例如用於圖14所示之車輛，且具有電子裝置2、電源4及負載6。電源4為例如搭載於車輛上之電池。負載6為例如搭載於車輛上之電子零件，其為例如圖14所示之前照燈400。而且，電子裝置2控制自電源4向負載6供給之電力。
電子裝置2係於電路基板(例如印刷配線基板)上搭載有半導體裝置10、12、14者。該圖所示之例中，半導體裝置10具有立式MOS電晶體20。半導體裝置12為微型電腦，且經由電路基板之配線連接於半導體裝置14。半導體裝置14具有立式MOS電晶體20之控制電路。半導體裝置12經由半導體裝置14控制半導體裝置10。詳細而言，半導體裝置12將控制信號輸入至半導體裝置14之控制電路。而且，半導體裝置14之控制電路根據自半導體裝置12輸入之控制信號而將信號輸入至半導體裝置10所具有之立式MOS電晶體20之閘極電極120。藉由控制立式MOS電晶體20而使來自電源4之電力適當地供給至負載6。
再者，半導體裝置10及半導體裝置14可具有CoC(Chip on Chip，疊晶)構造，亦可具有SIP(System In Package，系 統級封裝)構造。於半導體裝置10及14具有CoC構造之情形時，如圖15所示，半導體裝置10經由銀膠或DAF(Die Attachment Film，晶片黏著薄膜)搭載於配線基板440上。半導體裝置10與配線基板440經由接線426相互連接。又半導體裝置14經由銀膠或DAF搭載於半導體裝置10上。半導體裝置14經由接線422而與配線基板440連接，且經由接線424連接於半導體裝置10。而且，半導體裝置10、半導體裝置14、及接線422、424、426藉由密封樹脂410密封。再者，於配線基板440之背面安裝有複數個焊錫球460。
(第5實施形態)圖16係表示第5實施形態之半導體裝置10之構成之剖面圖。本實施形態中，半導體基板100除了具有形成有立式MOS電晶體20之功率控制區域及形成有控制電路30之邏輯區域之外，與第1實施形態之半導體裝置10為相同之構成。控制電路30具有與圖15所示之半導體裝置14相同之電路。
控制電路30生成向立式MOS電晶體20之閘極電極120輸入之控制信號。控制電路30具有平面型之MOS電晶體31。MOS電晶體31形成於位於邏輯區域之半導體基板100。MOS電晶體31於為p型之情形時，形成於磊晶層104上所形成之n型之井32，且具有閘極絕緣膜34、閘極電極36、及成為源極及汲極之雜質區域38。再者，於MOS電晶體31為n型之情形時，亦可直接使用p型之磊晶層104作為井。又雜質區域38亦可具有擴展區域。於此情形時，於閘極電極36之側壁形成有側壁。
於半導體基板100中之形成有控制電路30之區域形成有層間絕緣膜300。再者，層間絕緣膜300可於與絕緣層340相同之步驟中形成，亦可於與絕緣層340不同之步驟中形成。於層間絕緣膜300於與絕緣層340相同之步驟中形成之情形時，層間絕緣膜300可具有第1絕緣膜342、低氧穿透性絕緣膜340、及第2絕緣膜346之積層構造，亦可僅由第1絕緣膜342及第2絕緣膜346形成。若層間絕緣膜300具有低氧穿透性絕緣膜344，則可獲得以下之效果。首先，於第2絕緣膜346為BPSG膜之情形時，可抑制第2絕緣膜346中所含之雜質朝向第1絕緣膜342及其下方之層擴散。又，可抑制對控制電路30過度地供給氧。進而，於低氧穿透性絕緣膜344為SiN膜時等成膜時生成氫之情形時，該氫即便於控制電路30中，亦可使半導體基板100之表面之懸鍵終止。
於層間絕緣膜300形成有用以埋入接點304之連接孔。接點304連接配線314與MOS電晶體31，且與配線314一體形成。配線314及接點304於與源極配線204相同之步驟中形成。
圖17係表示使用圖16所示之半導體裝置10之電子裝置之電路構成之圖，且對應於第4實施形態中之圖13。該圖所示之電路除了使用控制電路30代替半導體裝置14之外，與圖13所示之電路為相同之構成。立式MOS電晶體20及控制電路30設置於半導體裝置10內。
根據本實施形態，亦可獲得與第1實施形態相同之效果。又，可將控制立式MOS電晶體20之控制電路30與立式 MOS電晶體20形成於同一半導體基板100上。
以上，雖然參照圖式對本發明之實施形態進行了說明，但是該等為本發明之例示，亦可採用上述以外之各種構成。
2‧‧‧電子裝置
4‧‧‧電源
6‧‧‧負載
10‧‧‧半導體裝置
12‧‧‧半導體裝置
14‧‧‧半導體裝置
20‧‧‧立式MOS電晶體
21‧‧‧感測用立式電晶體
22‧‧‧IGBT
30‧‧‧控制電路
31‧‧‧MOS電晶體
32‧‧‧井
34‧‧‧閘極絕緣膜
36‧‧‧閘極電極
38‧‧‧雜質區域
50‧‧‧抗蝕圖案
100‧‧‧半導體基板
102‧‧‧子基板
104‧‧‧磊晶層
108‧‧‧凹部
110‧‧‧閘極絕緣膜
120‧‧‧閘極電極
121‧‧‧端部
122‧‧‧閘極配線
130‧‧‧p型汲極層
132‧‧‧p-層
134‧‧‧n型集電極層
140‧‧‧p型源極層
150‧‧‧n型基極層
151‧‧‧n型層
152‧‧‧n型埋入層
202‧‧‧汲極電極
204‧‧‧源極配線
300‧‧‧層間絕緣膜
304‧‧‧接點
314‧‧‧配線
340‧‧‧絕緣層
342‧‧‧第1絕緣膜
344‧‧‧低氧穿透性絕緣膜
346‧‧‧第2絕緣膜
400‧‧‧前照燈
410‧‧‧密封樹脂
422‧‧‧接線
424‧‧‧接線
426‧‧‧接線
440‧‧‧配線基板
460‧‧‧焊錫球
圖1係表示第1實施形態之半導體裝置之構成之剖面圖。
圖2中(a)係表示第1絕緣膜及低氧穿透性絕緣膜之位置之放大圖，(b)係表示比較例中之第1絕緣膜及低氧穿透性絕緣膜之位置之圖。
圖3係立式MOS電晶體之平面圖。
圖4係表示立式MOS電晶體與感測用立式電晶體之關係之電路圖。
圖5係表示閘極電極、p型源極層、及n型層之配置之平面圖。
圖6係表示圖1所示之半導體裝置之製造方法之剖面圖。
圖7係表示圖1所示之半導體裝置之製造方法之剖面圖。
圖8係表示圖1所示之半導體裝置之製造方法之剖面圖。
圖9係表示圖1所示之半導體裝置之製造方法之剖面圖。
圖10係表示TDDB耐性及閾值電壓之不均與低氧穿透性絕緣膜之膜厚之相關性之圖。
圖11係表示第2實施形態之半導體裝置之構成之剖面圖。
圖12係表示第3實施形態之半導體裝置之構成之剖面圖。
圖13係表示具有第4實施形態之半導體裝置之電子裝置之電路構成之圖。
圖14中(a)、(b)係包含圖13所示之電子裝置之車輛之圖。
圖15係表示半導體裝置之安裝構造之圖。
圖16係表示第5實施形態之半導體裝置10之構成之剖面圖。
圖17係使用圖16所示之半導體裝置之電子裝置之電路圖。
10‧‧‧半導體裝置
20‧‧‧立式MOS電晶體
100‧‧‧半導體基板
102‧‧‧輔助基板
104‧‧‧磊晶層
108‧‧‧凹部
110‧‧‧閘極絕緣膜
120‧‧‧閘極電極
130‧‧‧p型汲極層
132‧‧‧p-層
140‧‧‧p型源極層
150‧‧‧n型基極層
151‧‧‧n型層
202‧‧‧汲極電極
204‧‧‧源極電極
340‧‧‧絕緣層
342‧‧‧第1絕緣膜
344‧‧‧低氧穿透性絕緣膜
346‧‧‧第2絕緣膜

Claims (13)

  1. 一種半導體裝置，其包含：半導體基板；汲極層，其形成於上述半導體基板，且位於上述半導體基板之背面側；閘極絕緣膜，其形成於上述半導體基板之表面上所形成之凹部之內壁；閘極電極，其埋入上述凹部，且上端較上述半導體基板之表面低；源極層，其形成於上述半導體基板之表面側；第1絕緣膜，其形成於上述閘極電極上，且上表面較上述半導體基板之表面高；以及低氧穿透性絕緣膜，其形成於上述第1絕緣膜上，且氧穿透性較上述第1絕緣膜低。
  2. 如請求項1之半導體裝置，其中上述低氧穿透性絕緣膜為SiN膜、SiC膜、及SiCN膜中之至少一種。
  3. 如請求項1或2之半導體裝置，其中上述低氧穿透性絕緣膜為SiN膜，其膜厚為6 nm以上且7 nm以下。
  4. 如請求項1至3中任一項之半導體裝置，其中上述第1絕緣膜為NSG(Non doped Silicate Glass)膜及SOG(Spin on Glass)膜中之至少一種。
  5. 如請求項1至4中任一項之半導體裝置，其中包含：第2絕緣膜，其形成於上述低氧穿透性絕緣膜上，且氧穿透性較上述低氧穿透性絕緣膜高。
  6. 如請求項5之半導體裝置，其中上述第2絕緣膜為NSG膜、BPSG膜、及SOG膜中之至少一種。
  7. 如請求項1至6中任一項之半導體裝置，其中上述第1絕緣膜亦形成於上述閘極電極上及位於其周圍之上述半導 體基板上，且位於上述閘極電極上之上述第1絕緣膜之表面、與位於上述半導體基板上之上述第1絕緣膜之表面之高低差為100 nm以下。
  8. 一種半導體裝置之製造方法，其包括如下步驟：於在背面側具有汲極層之半導體基板之表面形成凹部；於上述凹部之內壁形成閘極絕緣膜；以上端較上述半導體基板之表面低之方式將閘極電極埋入上述凹部；於上述半導體基板之表面側形成源極層；於上述閘極電極上形成上表面較上述半導體基板之表面高之第1絕緣膜；於上述第1絕緣膜上形成氧穿透性較上述第1絕緣膜低之低氧穿透性絕緣膜；以及自上述低氧穿透性絕緣膜上及上述半導體基板上於氧化性氣體環境中進行處理。
  9. 如請求項8之半導體裝置之製造方法，其中上述低氧穿透性絕緣膜為SiN膜、SiC膜、及SiCN膜中之至少一種。
  10. 如請求項8或9之半導體裝置之製造方法，其中上述第1絕緣膜為NSG(Non doped Silicate Glass)膜及SOG(Spin on Glass)膜中之至少一種。
  11. 如請求項8至10中任一項之半導體裝置之製造方法，其中包含於形成上述低氧穿透性絕緣膜之步驟之後，於上述低氧穿透性絕緣膜上形成氧穿透性較上述低氧穿透性絕緣膜高之第2絕緣膜之步驟。
  12. 如請求項11之半導體裝置之製造方法，其中上述第2絕緣膜為NSG(Non doped Silicate Glass)膜、BPSG(Boron Phosphorus Silicate Glass)膜、及SOG(Spin on Glass)膜 中之至少一種。
  13. 一種電子裝置，其係包含控制向藉由自電源供給之電力而驅動之負載之電源供給之半導體裝置者，且上述半導體裝置包含：半導體基板；汲極層，其形成於上述半導體基板，且位於上述半導體基板之背面側；閘極絕緣膜，其形成於上述半導體基板上所形成之凹部之內壁；閘極電極，其埋入上述凹部，且上端較上述半導體基板之表面低；源極層，其形成於上述半導體基板之表面側；第1絕緣膜，其形成於上述閘極電極上，且上表面較上述半導體基板之表面高；低氧穿透性絕緣膜，其形成於上述第1絕緣膜上，且氧穿透性較上述第1絕緣膜低；以及層間絕緣膜，其形成於上述低氧穿透性絕緣膜上及上述半導體基板上。
TW101123050A 2011-06-28 2012-06-27 半導體裝置、半導體裝置之製造方法及電子裝置 TWI550866B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011143100A JP5774921B2 (ja) 2011-06-28 2011-06-28 半導体装置、半導体装置の製造方法、及び電子装置

Publications (2)

Publication Number Publication Date
TW201308603A true TW201308603A (zh) 2013-02-16
TWI550866B TWI550866B (zh) 2016-09-21

Family

ID=47389708

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101123050A TWI550866B (zh) 2011-06-28 2012-06-27 半導體裝置、半導體裝置之製造方法及電子裝置

Country Status (4)

Country Link
US (2) US8829604B2 (zh)
JP (1) JP5774921B2 (zh)
CN (2) CN105679677B (zh)
TW (1) TWI550866B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103489785A (zh) * 2013-09-03 2014-01-01 上海恺创电子有限公司 超级结半导体器件的元胞结构和工艺实现方法
JP6107767B2 (ja) 2013-12-27 2017-04-05 トヨタ自動車株式会社 半導体装置とその製造方法
JP2016115698A (ja) * 2014-12-11 2016-06-23 トヨタ自動車株式会社 半導体装置とその製造方法
CN107408577B (zh) * 2015-09-17 2020-09-08 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6602698B2 (ja) * 2016-03-11 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2018032722A (ja) 2016-08-24 2018-03-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
JP6697411B2 (ja) * 2017-03-29 2020-05-20 キオクシア株式会社 半導体装置の製造方法
JP2018182032A (ja) * 2017-04-11 2018-11-15 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN111033702B (zh) * 2017-09-05 2023-12-05 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP6847887B2 (ja) * 2018-03-23 2021-03-24 株式会社東芝 半導体装置
US11011501B2 (en) * 2018-08-14 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, package-on-package structure and method of fabricating the same
JP6970068B2 (ja) 2018-09-14 2021-11-24 株式会社東芝 半導体装置
US11251094B2 (en) 2020-02-07 2022-02-15 International Business Machines Corporation Oxygen vacancy passivation in high-k dielectrics for vertical transport field effect transistor
US20210376061A1 (en) * 2020-05-27 2021-12-02 Stmicroelectronics Pte Ltd Power mosfet with reduced current leakage and method of fabricating the power mosfet
CN117043961A (zh) * 2021-03-29 2023-11-10 三菱电机株式会社 半导体装置、半导体装置的制造方法以及半导体装置的更换方法
WO2025105043A1 (ja) * 2023-11-14 2025-05-22 ソニーグループ株式会社 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165365A (ja) 1986-01-17 1987-07-21 Nec Corp 半導体装置
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
JP3878724B2 (ja) 1997-10-14 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3262162B2 (ja) * 1998-12-14 2002-03-04 日本電気株式会社 半導体装置
JP2002280553A (ja) * 2001-03-19 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
JP2004158603A (ja) * 2002-11-06 2004-06-03 Toyota Central Res & Dev Lab Inc 半導体素子とその製造方法
US7192812B2 (en) * 2002-12-20 2007-03-20 Seiko Epson Corporation Method for manufacturing electro-optical substrate
JP3918782B2 (ja) * 2002-12-20 2007-05-23 セイコーエプソン株式会社 電気光学基板の製造方法、電気光学装置の製造方法
JP2005086140A (ja) 2003-09-11 2005-03-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4892832B2 (ja) 2004-12-15 2012-03-07 富士電機株式会社 半導体装置の製造方法
JP4128574B2 (ja) * 2005-03-28 2008-07-30 富士通株式会社 半導体装置の製造方法
JP2006286720A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体装置およびその製造方法
JP2007311565A (ja) * 2006-05-18 2007-11-29 Sanyo Electric Co Ltd 半導体装置およびその製造方法
CN100483652C (zh) * 2006-08-18 2009-04-29 台湾茂矽电子股份有限公司 沟槽式功率半导体装置及其制作方法
JP5198760B2 (ja) * 2006-12-08 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5029042B2 (ja) * 2007-02-01 2012-09-19 株式会社デンソー 炭化珪素半導体装置
JP2010245334A (ja) 2009-04-07 2010-10-28 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TWI550866B (zh) 2016-09-21
US8829604B2 (en) 2014-09-09
CN102856381B (zh) 2016-04-13
US20130001677A1 (en) 2013-01-03
US20150024563A1 (en) 2015-01-22
CN105679677A (zh) 2016-06-15
US10008584B2 (en) 2018-06-26
CN102856381A (zh) 2013-01-02
JP5774921B2 (ja) 2015-09-09
JP2013012530A (ja) 2013-01-17
CN105679677B (zh) 2019-03-15

Similar Documents

Publication Publication Date Title
TWI550866B (zh) 半導體裝置、半導體裝置之製造方法及電子裝置
JP5959162B2 (ja) 半導体装置及び半導体装置の製造方法
US9299829B2 (en) Vertical transistor component
JP5844656B2 (ja) 半導体装置及び半導体装置の製造方法
TWI548091B (zh) 半導體裝置、半導體裝置之製造方法、電子裝置及車輛
US20140110779A1 (en) Vertical power mosfet
JP3906213B2 (ja) 半導体装置
CN105723505A (zh) 半导体装置及半导体装置的制造方法
US7772652B2 (en) Semiconductor component arrangement having a first and second region
US20180269163A1 (en) Manufacturing method of semiconductor device and semiconductor device
JP6080883B2 (ja) 半導体装置の製造方法
JP2023083120A (ja) 半導体装置およびその製造方法
JP5185061B2 (ja) Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法
US20260040638A1 (en) Semiconductor device and method of manufacturing the same
CN120187057A (zh) 碳化硅半导体装置
CN121285018A (zh) 半导体装置及其制造方法以及电子设备
JP2008034449A (ja) 半導体装置及びその製造方法