[go: up one dir, main page]

TW201135806A - Patterning method for high density pillar structures - Google Patents

Patterning method for high density pillar structures Download PDF

Info

Publication number
TW201135806A
TW201135806A TW099147403A TW99147403A TW201135806A TW 201135806 A TW201135806 A TW 201135806A TW 099147403 A TW099147403 A TW 099147403A TW 99147403 A TW99147403 A TW 99147403A TW 201135806 A TW201135806 A TW 201135806A
Authority
TW
Taiwan
Prior art keywords
layer
photoresist
features
feature
sacrificial
Prior art date
Application number
TW099147403A
Other languages
English (en)
Inventor
Natalie Nguyen
Paul Wai Kie Poon
Steven J Radigan
Michael Konevecki
Yung-Tin Chen
Raghuveer Makala
Vance Dunton
Original Assignee
Sandisk 3D Llc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sandisk 3D Llc filed Critical Sandisk 3D Llc
Publication of TW201135806A publication Critical patent/TW201135806A/zh

Links

Classifications

    • H10P76/2041
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B20/00Read-only memory [ROM] devices
    • H10B20/20Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H10P76/4085
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/947Subphotolithographic processing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • Y10S438/949Energy beam treating radiation resist on semiconductor

Landscapes

  • Semiconductor Memories (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Description

201135806 六、發明說明: 【發明所屬之技術領域】 本發明大體而言係關於一種製造一半導體裝置之方法, 且更特定而言,係關於一種製造半導體柱狀結構之方法。 【先前技術】 使用由半導體材料製成之裝置來形成電組件及系統中之 記憶體電路。記憶體電路因資料及指令集皆儲存於其中而 係此等裝置之骨幹。最大化此等電路上之每單位面積之記 憶體元件之數目最小化其成本。隨著形成於一半導體晶圓 上之結構之尺寸縮小,當前可用於形成此等裝置之工具達 到其極限。 【發明内容】 本發明之一個實施例提供一種製造一裝置之方法,其包 含:在一犧牲層上方形成一第一光阻劑層,圖案化該第— 光阻劑層以形成第一光阻劑特徵,使該等第一光阻劑特徵 變成不溶於一溶劑,在該等第—光阻劑特徵上方形成—第 二光阻劑層’圖案化該第二光阻劑層以形成第二光阻劑特 徵,在該第-及第二光阻劑特徵上方形成—間隔件層,飯 刻該間隔件層以形成間隔件特徵且曝露該第一及第二光阻 劑特徵,在該等間隔件特徵之間形成第三光阻劑特徵,移 除該等間隔件特徵及使用該第一、第二及第三光阻劑特徵 作為一遮罩來圖案化該犧牲層以形成犧牲特徵。 本發明之另一實施例提供一種製造一裝置之方法,艾包 含:在-半導體晶種層上方形成一犧牲層,在該犧牲層上 153100.doc 201135806 方形成〜硬遮罩層,在該硬遮罩層上方 層,圖案化爷笸上 第—光阻劑 等第Lr劑層以形成第一光阻劑特徵,使該 先阻劑特徵變成不溶於一溶劑,在該 特徵上方形成一第二光阻劑層,圖案化該第::劑 形成第二光阻劑特徵’在該第一及第二光: =隔件層,飯刻該間隔件層以形成間隔件特徵且2 :及第-先阻劑特徵’在該等間隔件特徵之間 二先阻劑特徵,移除該等間隔件特徵,使用該第_、= 及第二光阻劑特徵作為—遮罩來钱刻該硬遮罩層 : 遮罩特徵,修整該等硬遮罩特徵 y(成硬 為-遮罩來钱刻該犧牲層以形成犧牲特;等:遮罩特徵作 特徵作為-遮罩來鞋刻該半 /^用该等犧牲 之心h 牛導體B日種層’在該等犧牲特徵 緣填充物=㈣半導體晶種層之剩餘部分之間形成-絕 物層」移除該等犧牲特徵以在該絕緣填充物層中形 二;及t该經蝕刻半導體晶種層之該等剩餘部分上方之 β玄荨開口中形成半導體柱。 含本::之另一實施例提供-種製造-裝置之方法,其包 =犧牲層上方形成一硬遮罩層’在該硬遮罩層上方 光阻劑特徵,使Μ第/ Μ劑層以形成第— 〃等第-先阻劑特徵變成不溶於一溶劑, 光阻劑特徵上方形成-第二光阻劑層,圖案化 4弟—光阻劑層以 第 射特徵,使用該第一及該 劑特徵兩者作為一遮罩來、^ ^ ^ 硬遮罩特徵,在咳__4+ J該硬遽罩層以形成 °"更遮罩特徵上方形成一間隔件層,餘 153100.doc 201135806 刻該間隔件層以形成間隔件特徵且曝露該等硬 在該等間隔件特徵之間形成第三遮蔽特徵, ’ 移除5玄專間隔 件特徵’使用該等硬遮罩特徵及該等第三遮蔽特徵作為一 遮罩來制該犧牲層以形成犧牲特徵’在該等犧牲特徵之 間形成-絕緣填充物層及移除該等犧牲特徵以在該 充物層中形成開口。 ' & 【實施方式】 本發明之一個實施例提供一種製造一 含:在-犧牲層上方形成-第-光阻劑層,:::該:一包 光阻劑層以形成第-光阻劑特徵,使該等 變成不溶於一溶劑,在該等第一光阻劑特徵上方形成一第 二光阻劑層’ ®案化該第二光阻劑層以形成第二光阻劑特 徵,在該第-及第二光阻劑特徵上方形成—間隔件層钱 刻該間隔件層以形成間隔件特徵且曝露該第一及第二光阻 劑特徵’在該等間隔件特徵之間形成第三光阻劑特:,移 除該等間隔件特徵及使用該第―、第二及第三光阻劑特徵 作為-遮罩來圖案化該犧牲層以形成犧牲特徵。該方法可 進-步包括在該等犧牲特徵之間形成—絕緣填充物層及移 除該等犧牲特徵以在該絕緣填充物層中形成開口。形成於 該絕緣填充物層中之該等開σ可係柱形,且料開口中之 至少某些開口係圓柱形且其他開口係準圓柱形。 在某些實施例中,該犧牲層包括在一有機硬遮罩材料上 方之一無機硬遮罩材料β在此等實施例中,使用該等光阻 劑特徵來圖案化該犧牲層之步驟包括蝕刻該無機硬遮罩層 153100.doc 201135806 以形成無機犧牲特徵,修整該等無機硬遮罩犧牲特徵及使 用該經修1無機硬豸罩犧牲特徵作為-ϋ罩來触刻該有機 硬遮罩層。 然後,可由任何期望之材料填充形成於該絕緣填充物層 中之該等開口。舉例而t,該等開σ可充當接觸孔且由導 電材料(諸如金屬、矽化物或多晶矽)填充,其形成一下伏 裝置(諸如一極體或電晶體)之電極或互連至下部層級電 極或金屬化物。在另一實施例中,可由半導體材料填充該 等開 從而產生柱形半導體裝置,諸如柱形二極體。 圖1Α至圖1Ε顯示圖解說明根據一第一實施例之一方法 形成t置中之階段之側面剖視圖。圖2 Α至圖2Ε顯示對 應階段之俯視圖。 參考圖1Α,可在—犧牲層2〇〇上方形成一第一光阻劑 層’隨後圖案化該光阻劑層以形成第一光阻劑特徵⑴。 第-光阻劑特徵⑴係柱形(例如,圓柱形柱狀物),如圖 2八中之圓形1所圖解說明。圖1Α係沿圖2Α中之線Α_Α之- 側面剖視圖。如下女脾Ρ 士董 將更5羊、,.田地闡述,可在層111與200下 面、上面及之間形成額外層。 然後’使第—光阻劑特徵⑴變成不溶於用於在第-光 阻劑特徵111之間形成更多光阻劑特徵之-溶劑。可使用 任何適合方法來使第—光阻劑特徵iu不溶。舉例而言, 可使用美國專利巾請案第11/864,2Q5號及美國專利申請案 切⑽,1〇7號中所閣述之方法,該等申請案皆以全文引 方式併入本文中。在某些實施例中,可藉由施加一反 153100.doc 201135806 應性試劑從而致使光阻劑特徵U1令之殘餘酸與該反應性 試劑進行化學反應以在第一光阻劑特徵lu之上部及側面 表面上形成一障壁層或塗層(亦即,用以「束結」第一光 阻劑特徵來使第一光阻劑特徵U1不溶。可藉由致使圖 案111之表面上之交聯或藉由任何其他適合方法來形成此 障壁層。該障壁層可包括具有小於10 nm(較佳約丨至2 nm) 之一厚度之一薄聚合物膜。將此層安置於第一光阻劑特徵 111之一表面上,從而保護第一光阻劑特徵丨丨丨以免被形成 第二光阻劑特徵之步驟期間所使用之溶劑溶解。 翻至圖1B,藉由在第一光阻劑特徵1U上方形成一第二 光阻劑層,隨後圖案化該第二光阻劑層以形成第二光阻劑 特徵211來使該等光阻劑特徵圖案之間距加倍。第二光阻 劑特徵211亦係柱形,如圖2B中之圓形2所圖解說明。圖ΐβ 係沿圖2B中之線B-B之一側面剖視圖。若期望,則可視情 況修整第一光阻劑特徵〗丨丨及第二光阻劑特徵2〗丨以減小其 等直徑。 第一及第二光阻劑材料可係任何適合光阻劑材料,較佳 地係丙稀酸鹽材料’諸如聚(丙烯酸鹽甲酯)或聚(甲基丙烯 酸甲醋)該第一及第二光阻劑材料可係相同或不同。舉例 而言’該第二光阻劑材料可具有比該第一光阻劑材料更稀 薄之一黏度。 在某些實施例中’當第一光阻劑係丙烯酸材料時,該反 應性試劑可係在側鏈上具有一活性官能基之相同丙烯酸材 料。該反應性試劑可能係一化學收縮材料(諸如csx〇〇4、 153100.doc 201135806 FZX F112或FZX F114),其包括聚(甲基)丙烯酸衍生物、 三聚氰胺樹脂及包含水、曱基異丁基曱醇、正丁醇或其組 合之其他成分。舉例而言’ FZX F114包括聚(甲基)丙烯酸 衍生物及含有具有70:30至90:10之一體積比(諸如,8〇:20 之一體積比)之甲基異丁基甲醇及正丁醇之一溶劑。 CSX004、FZX F1 12 及 FZX F1 14 皆可自 JSr Micr〇 (http://www.jsrmicro.com)購得。亦可使用另一化學收縮材 料,可自AZ Electronic Materials購得之RELACS⑧或在先 前技術中用以減小毗鄰抗蝕劑圖案之間的開口之尺寸(亦 即,用以使小抗蝕劑圖案變寬)之其他反應性試劑。 亦可使用其他凍結方法來保護第—光阻劑特徵ln以免 被圖案化該第二光阻劑層之步驟中所使用之溶劑溶解(亦 即,用以使第一光阻劑特徵U1不溶卜舉例而言,一保護 性藥劑可選擇性地替換第一光阻劑聚合物之某些官能基, 其又使該第一光阻劑變成不溶於該(等)溶劑。另一選擇 係’第-光阻劑可在一所期望條件下與一相容化學品(諸 如施加熱量(例如一高溫烘烤)或其他所期望之處理)交聯以 「凍結」第一光阻劑特徵1 1 J。 接下來,可圍繞第一及第二光阻劑特徵110⑴i2⑴步 成間隔件特徵1G5(例如,—間隔件),如㈣及㈣ 中所不。可藉由習用側壁間隔件形成方法(諸如藉由在光 :劑特徵m上方沈積一膜)來形成間隔件特徵1〇5且妖後 ^ =性地㈣該膜以圍繞光阻劑特徵⑽留下圓柱形間 ^件特徵⑼。間隔件特徵1G5可係由不同於光阻劑特徵 ]53 i〇〇.d〇c 201135806 110之材料之一導電、絕緣或半導體材料製成。舉例而 。β間隔件材料(諸如氧化⑦或氮化碎)可係藉由一低、田 ⑽製程而沈積於光阻劑特徵m上且藉由濕式餘刻方: 進行㈣。當#,亦可使用間隔件特徵1()5與光阻劑特徵 no之其他適合材料組合。形成間隔件特徵1Q5之步驟曝露 開口 3中之犧牲層200,如圖2C中所示。圖^係沿圖π中 之線C-C之一側面剖視圖。 翻至圖1D,第三光阻劑特徵311可形成於間隔件特徵105 之間的開口 3中。第三光阻劑特徵311可係藉由任何適合方 法形成。在某些實施例中’可藉由首先施加-可流動:阻 劑層來形成第三光阻劑特徵311以使得藉由填充間隔件特 徵1〇5之間的空間來將其平坦化以具有一相對平面表面。 另一選擇係,可使用間隔件特徵1〇5之頂部表面作為一阻 止物(諸如)藉由回蝕或CMp來化學地或機械地平坦化該光 阻劑層。第三光阻劑特徵311可係柱形,如圖2D中之形狀3 :圖解說明。圖1D係沿圖2D中之線D_D之一側面剖視圖。 右期望,可視情況修整光阻劑特徵11〇A(lu、21丨及m) 以修圓第=光阻劑特徵3 i i且減小光阻劑特徵⑴及叫之 直徑。 如圖2D中所示,第一光阻劑特徵lu及第二光阻劑特徵 21U圓形1及2)具有一圓柱形形狀而第三光阻劑特徵3丨以形 狀3)具有一準圓柱形形狀。一準圓柱形形狀係具有由四個 鄰接環形間隔件特徵105形成之一橫截面之一形狀。此形 狀具有端視毗鄰間隔件特徵1〇5之間的距離而類似於一扭 153100.doc 201135806 曲圓形、正方形或一矩形之一橫截面且可包含鏡像化鄰接 間隔件特徵105之凸面形狀之凹面側壁。 然後,(諸如)藉由選擇性蝕刻來選擇性地移除間隔件特 徵105,在犧牲層2〇〇上方留下光阻劑特徵11〇A(ul、2ιι 及311),如圖1E中所示。圖1E係沿圖2E中之線e_e之—側 面剖視圖。 第一光阻劑特徵1U可配置成一重複正方形圖案,其中 一個第二光阻劑特徵211位於由第一光阻劑特徵111在每一 角處所形成之虛構正方形之中間,且其中一各別第三光阻 劑特徵3 11位於構成第一光阻劑特徵丨丨丨之間的虛構正方形 J之每虛構線之中心點處,如圖2E中所示。用以闡述 此圖案之另一方式係第一光阻劑特徵U1及第二光阻劑特 徵211形成重疊正方形,其中第二光阻劑特徵2ιι之每—正 方形之角位於第一光阻劑特徵ηι之每一正方形之中間且 反之亦然。第三光阻劑特徵3丨丨形成在中心具有第一光阻 劑特徵111或第二光阻劑特徵211之—菱形。因此,圖2£中 毗姊虛構水平線延伸穿過交替之第一光阻劑特徵111及第 二光阻劑特徵3 11或第二光阻劑特徵211及第三光阻劑特徵 3U,而毗鄰虛構對角線延伸穿過第三光阻劑特徵3ιι或交 替之第一光阻劑特徵lu及第二光阻劑特徵Η】。因此,已 藉由添加第二光阻劑特徵3丨丨來使光阻劑特徵丨丨丨及211之 原始間距加倍。 ^在某些可選實施例中,底部抗反射塗佈(BARC)層(其可 '、有機電"質材料)及/或電介質抗反射塗佈(DARC)層中 153100.doc •11 - 201135806 之者或多者可在形成第一光阻劑特徵Π1之前形成於犧 牲層上方。較佳地,BARC層形成於DARC層上方,DARC 層又形成於犧牲層200上方。在此等實施例中,使用第 一、第二及第三光阻劑特徵之組合作為一遮罩來圖案化 DARC層’且圖案化該犧牲層之步驟使用至少該經圖案化 DARC層作為一遮罩。可在使用BARc層作為一遮罩來圖案 化DARC層之前或之後移除該光阻劑。 圖3A至圖3D圖解說明大體顯示於圖ία至圖1E中之方法 之非限制性實例。如圖3A中所示,一 DARC層402(30至50 nm厚(諸如40 nm厚)之SiON層)可形成於犧牲層200(1 〇〇至 150 nm厚(諸如150 nm厚)之非晶碳(a_C))上面且一 BARC層 401(15至40 nm厚,諸如25 nm厚)可形成於DARC層402上 面。使用光阻劑特徵110(11丨及211)作為一遮罩來蝕刻 BARC層401且因此經圖案化baRC層402選用光阻劑特徵 110之圖案’從而產生圖3A中所示之抗蝕劑/baRC柱狀 物。可在a-C犧牲層200下面提供一薄p+或n+摻雜之多晶矽 晶種層391(5至15 nm厚,諸如1〇 nm厚),且一切換材料層 328(3至10 nm厚,諸如5 nm厚,其將在下文更詳細地闡 述)可位於兩個導電層404與405之間,諸如鈦及/或TiN層(5 至15 nm厚’諸如1〇 nm厚)。上文所闡述之層堆疊進一步 位於由絕緣材料410分離之執道形底部電極301上方,該等 軌道形底部電極位於一基板100上方。光阻劑特徵 及211)可包括193、120及80 nm微影抗蝕劑。若特徵1U之 間距係90至1 〇〇 nm,諸如95至96 nm,則相同微影遮罩可 153100.doc -12· 201135806 沿X及γ方向移位45 nm(例如,半個間距)以曝露第二光阻 劑特徵2U。特徵⑴與川之最終間距係約64至68⑽。當 然’可使用其他間距。 如圖3B中所示,然後,可圍繞光阻劑特徵111及211形成 間隔件特徵105。間隔件特徵][05亦可在經圖案化8八尺〇層 4〇1周圍延伸。然後,可藉由在間隔件特徵1〇5上方及之間 填充光阻劑材料來形成第三光阻劑特徵311,從而產生如 圖3C中所不之一結構。接下來,可移除間隔件特徵1 , 從而在DARC層402上方留下光阻劑特徵11〇A(Ul、211及 3 11) ’如圖3D中所示。 然後,使用光阻劑特徵11〇Α(111、211及311)作為一遮 罩來蝕刻DARC層402 »然後,可移除BARC層及光阻劑特 徵,從而產生如圖4A中所示之一結構。經圖案化DARC層 4〇2選用光阻劑特徵11〇八(111、211及311)之圖案。因此, DARC特徵(圓形中之某些特徵具有一圓柱形形狀而 其他DARC特徵(形狀3)具有一準圓柱形形狀,如圖4B中所 示’圖4B係圖4A中所示之結構之一俯視影像。 接下來’可視情況修整DARC特徵以修圓準圓柱形特徵 (形狀3)且減小圓柱形darC特徵(圓形1及2)之直徑,從而 產生如圖4C(側面剖視圖)及圊4D(俯視影像)中所示之一結 構。 此外’然後’使用經圖案化DARC層作為一遮罩來蝕刻 a-C犧牲層200以形成a_c犧牲特徵200A。若期望,則經圖 案化BARC層及/或抗蝕劑圖案11〇A可在圖案化層2〇〇期間 153100.doc 13 201135806 在經圖案化DARC層上方留在適當位置。特徵2〇〇A包括圓 柱形柱狀物。若省略DARC修整步驟,則位於特徵311之位 置中之某些特徵200A具有一準圓柱形形狀而其他特徵 200A具有一圓柱形形狀。 在此非限制性實例中,亦使用經圖案化DARC層402及/ 或a-C犧牲特徵200A作為一遮罩來蚀刻薄多晶石夕晶種層 391、切換材料層328及兩個導電層404及405。對a-C犧牲 層200、薄多晶矽晶種層391、切換材料層328及兩個導電 層404及405之蝕刻在絕緣層410上停止,該絕緣層分離軌 道形底部電極301。然後,移除DARC層402,從而產生圖 5A中所示之一結構。 然後,在a-C犧牲特徵200A之間形成一絕緣填充物層 612,從而產生圖5B*所示之一結構。絕緣填充物層^之可 包括柱狀物200A/391/404/328/405上之一可選氮化矽襯墊 (未顯示)及填充毗鄰襯墊部分之間的空間之氧化矽間隙填 充材料可在牲特徵200A上方形成層612,隨後藉由 CMP藉助a-C犧牲特徵200A之頂部進行平坦化。較佳地, 在移除a-C犧牲特徵2〇〇A之步驟之前完全移除darc層 4〇2。殘餘DARC可阻礙a_c特徵402之完全移除。 j後可(諸如)藉由選擇性触刻或灰化來移除犧牲料科 ,一開…之薄多晶,晶種層391,如= 所不。然後,可將半導體特徵392選擇性地沈積於晶種材 =391上方之開口 81中,從而產生圖5〇中所示之一結構。 曰曰種材料391及半導體特徵392可形成二極體32〇。另一選 153100.doc •14· 201135806 擇係’可非選擇性地沈積半導體特徵392,隨後進行可選 平坦化’如下文將更詳細地闡述》二極體320可具有一底 重摻雜之η型區3 91 (例如,一 η型晶種層)、一可選本質區 393(非有意摻雜之一區)及一頂部重摻雜之ρ型區394。可顛 倒該等二極體之定向。可藉由在η型或ρ型晶種材料上沈積 本質半導體材料,隨後將η型或ρ型摻雜劑中之另一者植入 至半導體特徵392之上部部分中來形成二極體32〇。另一選 擇係,可藉由將一經摻雜半導體材料沈積於本質半導體材 料上來形成ps-n二極體之上部區。可形成其他二極體(諸 如’ ρ·η二極體、穿通二極體等)而非p_i_n二極體。 在某些貫施例中,二極體320係非揮發性記憶體胞3〇〇之 引導元件且切換材料特徵328係非揮發性記憶體胞3〇〇之儲 存元件。 然後,可藉由沈積一個或多個導電層(然後將其等經圖 案化成軌道)來在非揮發記憶體胞3 〇 〇上方形成沿不同於底 部電極301之方向之一方向(例如,垂直)延伸之頂部電極 302 ’如圖5E(側面剖視圖)及圖汀(透視圖)中所示。非揮發 性记憶體胞300選用DARC特徵之形狀,且因此可具有一圓 柱形形狀。另一選擇係,若省略該DARC修整步驟,則胞 3〇〇可具有圓柱形形狀及準圓柱形形狀兩者,如上文所闡 述。 雖然上文闡述具體裝置及犧牲層,但應注意,該等裝置 及犧牲層可係由任何適合材料(包含絕緣、半導體或一導 電層)製成。此外’若期望,則可賓略上文所闡述之堆疊 153100.doc 201135806 中之一個或多個層’舉例而言,在某些實施例中可省略導 電層404及405。 在上文所闡述之實施例中,儲存元件328在所得裝置中 位於二極體引導元件320下面。另一選擇係,儲存元件328 可位於二極體引導元件320上方。圖6A至圖6E顯示圖解說 明在一替代實施例中形成此一裝置之階段之側面剖視圖。 參考圖6A,切換材料層328及導電層404及405並不包含 於初始堆疊中。DARC層402形成於犧牲層200上方。使用 圖1A至圖1E及圖4A至圖4C中所示之方法來圖案化DARC層 402 〇 然後,使用經圖案化DARC層402作為一遮罩來圖案化犧 牲層200,隨後藉助一絕緣層612填充犧牲特徵之間的開口 並移除犧牲特徵200A以留下開口,如圖5A至5D中所示。 絕緣層612中之開口 61顯示於圖6B中。 然後,可藉由部分地填充開口 6丨、在半導體晶種層3 9 i 上方留下凹入部62來形成半導體特徵3 92,從而產生圖6C 中所不之一結構。可藉由任何適合方法來形成半導體特徵 392。舉例而言,可藉由選擇性地沈積半導體材料以部分 地填充絕緣層612中之開口 61以在半導體特徵392上方留下 凹入部62來形成半導體特徵392。另一選擇係,形成半導 體特徵392之步驟可包括沈積半導體材料以首先完全填充 開口 61 ’隨後進行使半導體材料凹入以在半導體特徵392 上方形成凹入部62之一步驟(如藉由選擇性蝕刻)。視情 況’亦可將半導體材料沈積於絕緣層612之頂部上方,隨 153100.doc -16 - 201135806 後在凹入姓刻步驟之前藉由化學機械拋光(CMp)或其他適 σ方法精助層612之頂部進行平坦化。 接下來,然後可在半導體特徵392上方(例如,在二極體 320上方)形成切換材料特徵328,從而產生圖6〇中所示之 一結構。可藉由在凹入部62中且視情況在層612之頂部之 上方沈積切換材料,隨後使用特徵612之頂部作為一阻止 物藉由C Μ Ρ或其他適合方法進行可選平坦化來形成切換材 料特徵328。 類似地,頂部電極3〇2可形成於延伸至不同於底部電極 301之方向之一方向之非揮發性記憶體胞3〇〇上方從而產 生圖6Ε(側面剖視圖)及圖6F(透視圖)中所示之一結構。圖 6F中所示之所得結構之透視圖與圖5F申所示之結構大致相 同’只是切換材料328位於二極體320上方而非二極體32〇 下方而已。 如上文所闡釋,在某些實施例中,晶種材料391及半導 體特徵392可形成二極體32〇。在一替代實施例中,二極體 320可係藉由非選擇性沈積方法來形成。在此實施例中, 可省略晶種材料層391,且半導體特徵392涵蓋二極體32〇 之整個結構。 在圖7A及7B中所示之另一替代實施例中,在硬遮罩圖 案上形成間隔件特徵1〇5,而非在光阻劑圖案11〇上形成該 等間隔件特徵。 如圖7A中所示,使用第一光阻劑特徵丨丨丨及第二光阻劑 特徵211作為—遮罩以蝕刻BARC層4〇1。然後,將光阻劑 153J00.doc 17 201135806 特徵1U、211及/或經圖案化BARC層401用作—遮罩以圖 案化充當一硬遮罩層之DARC層402以形成硬遮罩特徵 402A。替代DARC層402或除DARC層402以外,當然亦可 使用其他硬遮罩層。 如圖7B中所示,自硬遮罩特徵402 A移除光阻劑特徵 111、211及(視情況)經圖案化BARC層401。然後,藉由在 硬遮罩特徵上方形成一間隔件層且蝕刻該間隔件層以形成 該等間隔件特徵且曝露該等硬遮罩特徵來在DArc硬遮罩 特徵402A周圍形成間隔件特徵105。 然後’可在間隔件特徵105之間形成第三遮蔽特徵411。 第三遮蔽特徵411可包括類似於特徵3 !〗之材料之一光阻劑 材料。另一選擇係,特徵411可包括任一絕緣、導電或半 導體材料,其允許選擇性地蝕刻間隔件特徵材料而不將自 身蝕刻掉。特徵411可包括與特徵4〇2A之材料相同之材 料。舉例而言,特徵411可包括藉由在特徵4〇2八及1〇5上方 沈積SiON層,隨後使用特徵105之頂部作為一拋光阻止物 藉由CMP對此層進行平坦化以在間隔件特徵1〇5之間的空 間中留下特徵411來形成氮氧化矽(Si〇N)特徵。 此後,該方法以與圖4及圖5中或圖4及圖6中之方式相同 之方式進行。因此,選擇性地移除間隔件特徵1〇5且使用 硬遮罩特徵402及第三遮蔽特徵41丨作為一遮罩來蝕刻犧牲 層200以形成犧牲特徵200A。 基板100可係此項技術中習知之任一半導電基板,諸4 單晶石夕、HMV化合物(諸如碎-鍺、或矽-鍺碳)、iimm 153100.doc •18· 201135806 合物、Π-V!化合物、此等基板上方之蟲晶層或任何其他半 導電材料或非半導電材料(諸如玻璃、塑膠、金屬或陶究 基板)。基板100可包含贺你私甘L 上儿 3裂作於其上之積體電路,諸如用於 一記憶體裝置之驅動器電路。 、 電極301及302之導電材料可獨立地包括此項技術中習知 之任何-個或多個適合導電材料,諸如鶴、銅、紹、纽、 欽、鈷、氮化鈦或其合金。舉例而言,在某些實施例中, 鎢係較佳以允許在一相餅古、.田丁〜士 m 1·隹相對冋胤下之處理。在某些其他實施 例中,銅或鋁係一較佳材料。 犧牲層2GG可係由任何適合犧牲材料製成,舉例而言, 氧化物或氮化物材料或有機硬遮罩材料(包含非晶碳)。在 某些實施例中’非晶碳材料可係—高級圖案化膜(ApF)。 絕緣材料612可獨立地包括任何電絕緣材料,諸如氧化 矽、氮化矽、氮氧化矽或其他高k絕緣材料。 ▲任何適合半導體材料可用於半導體二極體320,舉例而 °矽鍺、矽鍺或其他化合物半導體材料,諸如ιπ-ν、 II-VI等材料。如上文所闡釋,可藉由任何適合選擇性或非 選擇性沈積方法來形成該半導體材料。在__個實施例中, 猎由低壓化學氣相沈積(LPCVD)來選擇性地沈積第一及第 一裝置層級中之至少_者中之半導體材料。舉例而言,可 使用於2008年7月η日提出申請之美國申請案第ΐ2/2ΐ6,似 號或美國申請案第議7,78丨號(公佈為美國公開申請案第 200^/0179310 ^號)中所闡述之方法來沈積多晶石夕,該等 申叫案白以全文引用之方式併入本文中。另一選擇係’可 I53100.doc -19· 201135806 使用於2005年6月22日提出申請之美國申請案第11/159,031 號(其公佈為美國公開申請案第2〇〇6/〇2923〇ι ai號)中及於 2008年1月15日提出申請之美國申請案第號中所 闡述之方法來沈積鍺,*玄等申請案皆以全文引用之方式併 入本文中。半導體材料可係非晶、多晶或單結晶的。舉例 而。材料可包括多晶矽。可選晶種層391可包括任何適 。半導體或>5夕化物晶種材料,其允許二極體之半導體 材料之選擇性生長。舉例而言,晶種層39ι可包括多晶矽 以生長二極體320之額外多晶矽392。 非揮發)·生5己憶體胞3〇〇可係一次性可程式化或可再寫 入。切換材料328可係以下各項中之一者:抗熔絲、熔 絲、金屬氧化物記憶體、可切換複合金屬氧化才勿、碳奈米 管記憶體、石墨電阻率可切換材料、碳電阻率可切換材料 (例如,非晶碳及/或多晶碳)、相變材料記憶體、導電橋接 元件或可切換聚合物記憶體。抗熔絲電介f層可係以下各 項中之一者:氧化姶、氧化鋁、氧化鈦、氧化鑭、氧化 组、氧化釕、氧化錯石夕、氧化銘石夕、氧化給石夕、氧化給 紹、氮氧化时、氧化錯㈣呂、氧化給㈣、1氧化給紹 矽、氮氧化鍅矽鋁、氧化矽、氮化矽或其一組合。 上文已閣釋形成-個記憶體裝置層級之方法。額外記憶 體層級可形成於上文所闡述之記憶體裝置層級上面或下面 以形成具有多於-個裝置層級之—單體式三維記憶體陣 列。-單體式三維記憶體陣列係一種其中多個記憶體層級 形成於-單個基板(例如,—晶0)上面而無介人基板之記 153100.doc •20· 201135806 憶體陣列。形成一個記憶體層級之層直接沈積或生長於一 或多個現有層級之層上方。在某些實施例中,可在各記憶 體層級之間共享電極;亦即,圖4F及圖5H中所示之頂部電 極3 02將充當下一記憶體層級之底部電極。在其他實施例 中,在δ亥第一記憶體層級上面形成一層間電介質(未顯 示),其表面被平坦化,且一第二記憶體層級之構造在此 經平坦化層間電介質上開始,不具有共享導體。 前述細節說明僅已闡述了本發明之諸多可能實施方案中 之幾種。出於此原因,本詳細說明意欲作為圖解說明性而 非限制性說明。雖然未具體闡述某些支援電路及製作步 驟’但此等電路及協定係眾所周知的,且實踐本發明之上 下文中之此等步驟之具體變化形式不供給特定優勢。可基 於本文中所闡明之說明對本文中所揭示之該等實施例作出 變化及修改’而不背離本發明之範疇及精神。意欲僅由以 下申請專利範圍、包含所有等效形式來界定本發明之範 疇。 【圖式簡單說明】 圖1Α至圖1Ε係圖解說明一個實施例之一製程流程之側 面剖視圖。 圖2A至圖2E分別係圖ία至圖1E中所示之結構之圖解說 明性俯視圖》 圖3 A至圖3D係圖解說明大體顯示於圖1 a至圖1E中之方 法之非限制性實例之側面剖視圖。 圖4A.至圖4C係圖解說明一個實施例之一製程流程之側 153100.doc •21- 201135806 面剖視圖。 圖4B及圖4D分別係圖4A及 之俯視影像 0 圖5A至圖5E係圖解說明一個實施例 面剖視圖。 圖5F係圖5E中所示之結構之 圖6A至6E係圖解說明一替代實施例 面剖視圖。 圖6 F係圖6 E中所示之結構之 圖7A至7B係圖解說明一替代實施例 面剖視圖。 【主要元件符號說明】 61 開口 62 凹入部 81 開口 100 基板 105 間隔件特徵 110 光阻劑特徵 110A 光阻劑特徵 111 第一光阻劑特徵 200 犧牲層 200A 犧牲特徵 211 第二光阻劑特徵 300 非揮發性記憶體胞 301 底部電極 302 頂部電極 311 第三光阻劑牲他 153100.doc •22- 201135806 320 二極體引導元件/二極 328 儲存元件/切換材料層 391 η型區/半導體晶種層 392 半導體特徵 393 可選本質區 394 ρ型區 401 BARC 層 402 DARC 層 402A 硬遮罩特徵 404 導電層 405 導電層 410 絕緣材料 411 第三遮蔽特徵 612 絕緣層 153100.doc - 23 -

Claims (1)

  1. 201135806 七、申請專利範圍: 一種製造一裝置之方法,其包括: 在一犧牲層上方形成一第一光阻劑層; 圖案化該第-光阻劑層以形成第-光阻劑特徵; 使該等第一光阻劑特徵變成不溶於_溶劑; 在該等第-光阻劑特徵上方形成一第二光 圖案化該第二光阻劑層以形成第二光阻劑特徵; 在該第-及第二光阻劑特徵上方形成—間隔件層; 蝕刻該間隔件層以形成間隔件特徵且曝露該第一及第 二光阻劑特徵; 在該等間隔件特徵之間形成第三光阻劑特徵; 移除s亥等間隔件特徵;及 使用該第一、第二及第三光阻劑特徵作為一遮罩來圖 案化该犧牲層以形成犧牲特徵。 2 · 如请求項1夕ji , 一 ,其_ 5亥在该間隔件特徵之間形成第 三光阻劑特徵之步驟包括: 在該等間隔件特徵之間及上方形成一第三光阻劑層;及 使:該等間隔件特徵之頂部作為一阻止物來平坦化該 弟二光阻劑層。 3. 如請求項1之方法,其進-步包括: 在°亥等犧牲特徵之間形成一絕緣填充物層;及 移除該等犧牲特徵以在該絕緣填充物層中形成開口。 4. 如請求項3夕士.^ 、<方法,其中該絕緣填充物層中之該等開口 係柱,日# 亥4開口令之至少某些開口係圓柱形且其他 153100.doc 201135806 開口係準圓柱形。 5.如請求項3之方法,其中 分M u + 、中3亥犧牲層包括在一有機硬遮罩 材枓上方之一無機硬遮罩材料。 6 · 如®青求項5夕、、本 .. ,、中该圖案化該犧牲層之步驟包括 ==硬遮罩層以形成無機犧牲特徵,修整該等無 特徵作a _牲特徵’及使用該等經修整無機硬遮罩犧牲 . —一遮罩來蝕刻該有機硬遮罩層。 7.如請求項3之方法,其進一步包括·· 在該犧牲層下面提供一切換材料層; 層;〆刀換材料層與該犧牲層之間提供一半導體晶種 層使用該等犧牲特徵作為一遮罩來姓刻該半導體晶種 使用該等犧牲特徵作為— 為遮罩來蝕刻該切換材料層以 在该在泫專犧牲特徵 _ 傲之間形成該絕緣填充物層之步驟之 則形成切換材料特徵;及 在該絕緣填充物層中 之该等開口中形解導體特徵; 其中: 該等切換#料特徵包括非揮發性記憶體胞之儲存元 件; 該經I虫刻之半導艚a 等體日日種層包括二極體之下部部分; 該等半導體特徵包括 匕祜5亥專二極體之上部部分;且 5亥專二極體包括兮笠1 件 °玄4非揮發性記憶體胞之引導元 153100.doc 201135806 8.如請求項3之方法,其進一步包括: 在該絕緣填充物層中之琴笼Ρ3πι+>丄 增甲之该等開口中沈積半導體特徵; 使該等半導體特徵凹入以形成凹入部;及 在該等半導體特徵上方之該等凹入部中形成切換材料 特徵; 其中: 5亥等半導體特徵包括I 做匕括非揮發性記憶體胞之引導元伴 之至少—部分;且 千 該等切換材料特徵包括該等非揮發性記 存元件。 蟎 9. 如請求項3之方法,其進-步包括: 在該絕緣填充物層 體特徵以在該等半導 在該等半導體特徵 特徵; 其中: 中之該等開口中選擇性地生長半導 體特徵上方留下凹入部;及 上方之該等凹入部中形成切換材料 該等半導體特徵包括非揮發性記憶體胞之 之至少一部分丨及 件 :等;7換材料特徵包括該等非揮發性記憶 存兀件。 1帝 10 ·如請求項1之方法,其中. 該第—光阻劑層包括-第-組合物; 該第二光阻劑包括-第二組合物; 該第三光阻劑包括—第三組合物;及 153100.doc 201135806 該第一、第二及第三組合物係彼此相同或不同。 11. 如請求項1之方法,其中: 該使該第一光阻劑圖案變成不溶於該溶劑之步驟在該 第一光阻劑圖案上方形成一障壁層; 該障壁層包括安置於第一光阻劑特徵之一表面上之具 有小於10 nm之一厚度之一薄聚合物膜,以使得該犧牲 層曝露於第一光阻劑特徵之間的區域且 該障壁層保護該第-光阻劑圖案以免被該圖案化該第 二光阻劑層之步驟期間所使用之該溶劑溶解。 12. —種製造一裝置之方法,其包括: 在一半導體晶種層上方形成一犧牲層; 在該犧牲層上方形成一硬遮罩層; 在該硬遮罩層上方形成一第一光阻劑層; 圆案化該第一光阻劑層以形成第一光阻劑特徵; 使該等第一光阻劑特徵變成不溶於一溶劑; 在該等第一光阻劑特徵上方形成一第二光阻 圖案化該第二光阻劑層以形成第二光阻劑特徵. 在該第-及第二光阻劑特徵上方形成一間隔件層. 钱刻該間隔件層以形成間隔件特徵且曝, 二光阻劑特徵; μ弟一及第 在該等間隔件特徵之間形成第三光阻劑特徵; 移除該專間隔件特徵; 使用》亥第、第—及第三光阻劑特徵作為一 刻該硬遮罩層以形成硬遮罩特徵; ‘··、^罩來敍 I53100.doc 201135806 201135806 13. 14. 15. 16. 修整该寻硬遮罩特徵; 使用該等硬遮罩特徵作為一遮罩來钱刻該犧牲層以形 成犧牲特徵; 使用該等犧牲特徵作$一遮罩來钱刻該半導體晶種 層; 在遠等犧牲特徵之間及在該經触刻半導體晶種層之剩 餘部分之間形成一絕緣填充物層; 移除該等犧牲特徵以在該絕緣填充物層中形成開口;及 在該經蝕刻半導體晶種層之該等剩餘部分上方之該等 開口中形成半導體柱狀物。 b求項12之方法,其中該在該等間隔件特徵之間形成 第二光阻劑特徵之步驟包括: 在該等間隔件特徵之間及上方形成-第三光阻劑層;及 使用該等間隔件特徵之頂部作為一阻止物來平坦化該 第三光阻劑層。 如請求項12之方法,其中該等半導體柱狀物及該經姓刻 半導體晶種層之該等剩餘部分形成柱形二極體。 月袁項14之方法’其中該第一及第二光阻劑特徵包括 圓柱形柱狀物且該等第三光阻劑特徵包括準圓㈣柱狀 物。 如請求項12之方法,其中: 該第一光阻劑層包括一第一組合物; 該第二光阻劑包括一第二組合物; 該第三光阻劑包括-第三組合物;且 153100.doc 201135806 ^p- 第 笛 一、第二及第三組合物係彼此相同或不同。 17. 18. 19. 如請求項12之方法,其中: °亥使a亥第一光阻劑圖案變成不溶於該溶劑之步驟在該 第一光阻劑圓案上方形成一障壁層; 為障壁層包括安置於第—光阻劑特徵之—表面上之具 有i於10 nm之一厚度之一薄聚合物膜以使得該硬遮 罩層曝露於第一光阻劑特徵之間的區域中;且 該障壁層保護該第一光阻劑圖案以免被該圖案化該第 二光阻劑層之步驟期間所使用之該溶劑溶解。 如請求項12之方法,其進一步包括: 在該半導體晶種層下面提供一切換材料層;及 使用该等犧牲特徵作為一遮罩來触刻該切換材料層以 在該形成該絕緣填充物層之步驟之前形成切換材料特 徵, 其中: 件該等切換材料特徵包括非揮發性記憶體胞之儲存元 該半導體晶種層之該等剩餘部分包括二極 部分; 該等半導體柱狀物包括 邊寺一極體之上部部分.且 件該等二極體包括該等非揮發性記憶體胞之以元 -種製造一裝置之方法,其包括: 在一犧牲層上方形成一硬遮罩層; J53100.doc • 6 - 201135806 在該硬遮罩層上方形成一第一光阻劑層; 圖案化該第一光阻劑層以形成第-光阻劑特徵; 使該等第-光阻劑特徵變成不溶於一溶劑; 在該等第-光阻劑特徵上方形成一第二光阻劑層; 圖案化該第二光阻劑層以形成第二光阻劑特徵; 刻及該第二光阻劑特徵兩者作為-遮罩來姓 亥硬遮罩層以形成硬遮罩特徵,· 在該等硬遮罩特徵上方形成一間隔件層: 特:刻該間隔件層以形成間隔件特徵且曝露該等硬遮罩 在該等間隔件特徵之間形成第三遮蔽特徵; 移除該等間隔件特徵; :用該等硬遮罩特徵及該等第三遮蔽特徵作為一遮罩 來刻該犧牲層以形成犧牲特徵; ·,、·,, 在該等犧牲特徵之間形成-絕緣填充物層;及 移除-亥等犧牲特徵以在該絕緣填充物 20.如請求項19之方呔甘丄 宫丫小成開口。 第=光阻劑㈣ 在該等間隔件特徵之間形成 弟一先阻劑特徵之步驟包括: 在該等間隔件特徵之間及 你田姑够0曰 上万心成一第二光阻劑層;及 使用該等間隔件特徵之頂 第三光阻劑層。 乍為户且止物來平坦化該 21. 如請求項19之方法,呈 半驟$ aIM 八 步匕括在該蝕刻該犧牲層之 步驟之别修整該等硬遮罩特徵。 之 22. 如請求項19之方法,—, 中i絕緣填充物層中之該等開口 153I00.doc 201135806 係柱形。 23·如請求項22之方法,其中該等開口中之至少某些開口係 圓柱形且其他開口係準圓柱形。 24. 如請求項22之方法,其中該硬遮罩廣包括一無機硬遮罩 材料且該犧牲層包括一有機硬遮罩材料。 25. 如請求項22之方法,其中: 該第一光阻劑層包括一第一組合物; §亥第二光阻劑包括一第二組合物;且 该第一及該第二組合物係相同或不同。 26·如請求項22之方法,其中: X使該第光阻劑圖案變成不溶於該溶劑之步驟在該 第一光阻劑圖案上方形成一障壁層; °亥障壁層包括安置於第一光阻劑特徵之一表面上之具 有小於10 nm之一厚度之一薄聚合物膜,以使得該硬遮 罩層曝露於第一光阻劑特徵之間的區域中;且 該P早壁層保護該第一光阻劑圖案以免被該圖案化該第 光阻劑層之步驟期間所使用之該溶劑溶解。 153100.doc
TW099147403A 2010-01-12 2010-12-31 Patterning method for high density pillar structures TW201135806A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/686,217 US8026178B2 (en) 2010-01-12 2010-01-12 Patterning method for high density pillar structures

Publications (1)

Publication Number Publication Date
TW201135806A true TW201135806A (en) 2011-10-16

Family

ID=44202907

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099147403A TW201135806A (en) 2010-01-12 2010-12-31 Patterning method for high density pillar structures

Country Status (3)

Country Link
US (3) US8026178B2 (zh)
TW (1) TW201135806A (zh)
WO (1) WO2011088050A2 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965011B1 (ko) * 2007-09-03 2010-06-21 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
FR2963156B1 (fr) * 2010-07-22 2012-08-31 St Microelectronics Grenoble 2 Procede de realisation de deux motifs imbriques sur un substrat
US8557654B2 (en) * 2010-12-13 2013-10-15 Sandisk 3D Llc Punch-through diode
JP2012204652A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置の製造方法
KR20130063072A (ko) * 2011-12-06 2013-06-14 삼성전자주식회사 패턴 구조물 형성 방법 및 이를 이용한 커패시터 형성 방법
CN106206693B (zh) * 2015-04-29 2019-04-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
KR102274738B1 (ko) 2016-01-08 2021-07-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN110707004B (zh) * 2018-10-11 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
US20230402277A1 (en) * 2022-06-12 2023-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US778008A (en) 1904-08-12 1904-12-20 Frank C Carroll Railway-switch.
US778108A (en) 1904-10-06 1904-12-20 Charles H Butts Fastener for harrow or cultivator teeth.
US3897627A (en) 1974-06-28 1975-08-05 Rca Corp Method for manufacturing semiconductor devices
US4201800A (en) 1978-04-28 1980-05-06 International Business Machines Corp. Hardened photoresist master image mask process
US4799990A (en) 1987-04-30 1989-01-24 Ibm Corporation Method of self-aligning a trench isolation structure to an implanted well region
US5024971A (en) 1990-08-20 1991-06-18 Motorola, Inc. Method for patterning submicron openings using an image reversal layer of material
US5482885A (en) 1994-03-18 1996-01-09 United Microelectronics Corp. Method for forming most capacitor using poly spacer technique
US5667940A (en) 1994-05-11 1997-09-16 United Microelectronics Corporation Process for creating high density integrated circuits utilizing double coating photoresist mask
US5652084A (en) 1994-12-22 1997-07-29 Cypress Semiconductor Corporation Method for reduced pitch lithography
US5739068A (en) 1995-02-22 1998-04-14 Micron Technology, Inc. Semiconductor processing method of making electrical contact to a node received within a mass of insulating dielectric material
JP4056588B2 (ja) 1996-11-06 2008-03-05 富士通株式会社 半導体装置及びその製造方法
US5977638A (en) 1996-11-21 1999-11-02 Cypress Semiconductor Corp. Edge metal for interconnect layers
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
NO972803D0 (no) 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US6590250B2 (en) 1997-11-25 2003-07-08 Micron Technology, Inc. DRAM capacitor array and integrated device array of substantially identically shaped devices
US6140234A (en) 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
JP3385325B2 (ja) 1998-11-09 2003-03-10 日本電気株式会社 格子パターンの露光方法および露光装置
US6221562B1 (en) 1998-11-13 2001-04-24 International Business Machines Corporation Resist image reversal by means of spun-on-glass
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
US6492075B1 (en) 2000-06-16 2002-12-10 Advanced Micro Devices, Inc. Chemical trim process
US6580150B1 (en) 2000-11-13 2003-06-17 Vram Technologies, Llc Vertical junction field effect semiconductor diodes
US6664028B2 (en) 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
US7078348B1 (en) 2001-06-27 2006-07-18 Advanced Micro Devices, Inc. Dual layer patterning scheme to make dual damascene
US6762092B2 (en) 2001-08-08 2004-07-13 Sandisk Corporation Scalable self-aligned dual floating gate memory cell array and methods of forming the array
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
JP2006511965A (ja) 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US20050226067A1 (en) 2002-12-19 2005-10-13 Matrix Semiconductor, Inc. Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material
US7176064B2 (en) 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US6946719B2 (en) 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
US8637366B2 (en) 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US7800933B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US7660181B2 (en) 2002-12-19 2010-02-09 Sandisk 3D Llc Method of making non-volatile memory cell with embedded antifuse
US7618850B2 (en) 2002-12-19 2009-11-17 Sandisk 3D Llc Method of making a diode read/write memory cell in a programmed state
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US7005335B2 (en) 2003-07-15 2006-02-28 Hewlett-Packard Development, L.P. Array of nanoscopic mosfet transistors and fabrication methods
JP3774713B2 (ja) 2003-10-15 2006-05-17 株式会社東芝 コンタクトホールの形成方法
KR100520240B1 (ko) 2004-01-08 2005-10-11 삼성전자주식회사 포토레지스트 패턴 및 그의 형성방법
US7560197B2 (en) 2004-02-23 2009-07-14 Kabushiki Kaisha Toshiba Mask pattern data producing method, patterning method, reticle correcting method, reticle manufacturing method, and semiconductor apparatus manufacturing method
US7638266B2 (en) 2004-08-12 2009-12-29 International Business Machines Corporation Ultrathin polymeric photoacid generator layer and method of fabricating at least one of a device and a mask by using said layer
US7042047B2 (en) 2004-09-01 2006-05-09 Micron Technology, Inc. Memory cell, array, device and system with overlapping buried digit line and active area and method for forming same
US7390616B2 (en) 2005-01-12 2008-06-24 International Business Machines Corporation Method for post lithographic critical dimension shrinking using post overcoat planarization
US7422985B2 (en) 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
KR100674967B1 (ko) * 2005-04-06 2007-01-26 삼성전자주식회사 더블 패터닝 방식을 이용한 미세 피치를 갖는 포토레지스트패턴 형성방법
US20060250836A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7812404B2 (en) 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US20060273298A1 (en) 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US7678420B2 (en) 2005-06-22 2010-03-16 Sandisk 3D Llc Method of depositing germanium films
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7244638B2 (en) 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
US7696101B2 (en) 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7834338B2 (en) 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
US20070176160A1 (en) 2006-01-27 2007-08-02 Hamamatsu Photonics K.K. Electron tube
US7897058B2 (en) 2006-02-13 2011-03-01 Asml Netherlands B.V. Device manufacturing method and computer program product
KR100703985B1 (ko) 2006-02-17 2007-04-09 삼성전자주식회사 반도체 소자의 제조 방법
US7662718B2 (en) 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
US20070212886A1 (en) 2006-03-13 2007-09-13 Dong Seon Uh Organosilane polymers, hardmask compositions including the same and methods of producing semiconductor devices using organosilane hardmask compositions
JP4745121B2 (ja) 2006-05-17 2011-08-10 株式会社東芝 半導体装置製造におけるパターン形成方法
KR20070122049A (ko) 2006-06-23 2007-12-28 주식회사 하이닉스반도체 이중 노광 공정을 이용한 미세 패턴 형성방법
US8367303B2 (en) 2006-07-14 2013-02-05 Micron Technology, Inc. Semiconductor device fabrication and dry develop process suitable for critical dimension tunability and profile control
JP5138916B2 (ja) 2006-09-28 2013-02-06 東京応化工業株式会社 パターン形成方法
JP4203829B2 (ja) 2006-09-29 2009-01-07 ソニー株式会社 レンズシフト機構
US20080085600A1 (en) 2006-10-10 2008-04-10 Toshiharu Furukawa Method of forming lithographic and sub-lithographic dimensioned structures
JP4288520B2 (ja) 2006-10-24 2009-07-01 信越化学工業株式会社 レジスト材料及びこれを用いたパターン形成方法
WO2008114644A1 (ja) 2007-03-16 2008-09-25 Jsr Corporation レジストパターン形成方法及びそれに用いるレジストパターン不溶化樹脂組成物
JP4435196B2 (ja) 2007-03-29 2010-03-17 信越化学工業株式会社 レジスト材料及びこれを用いたパターン形成方法
KR100822621B1 (ko) 2007-04-06 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7935477B2 (en) * 2007-11-30 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7759201B2 (en) * 2007-12-17 2010-07-20 Sandisk 3D Llc Method for fabricating pitch-doubling pillar structures
US7906392B2 (en) 2008-01-15 2011-03-15 Sandisk 3D Llc Pillar devices and methods of making thereof
US7732235B2 (en) * 2008-06-30 2010-06-08 Sandisk 3D Llc Method for fabricating high density pillar structures by double patterning using positive photoresist
US8501574B2 (en) * 2009-10-07 2013-08-06 Macronix International Co., Ltd. Resistive memory device and manufacturing method thereof and operating method thereof

Also Published As

Publication number Publication date
US20110306174A1 (en) 2011-12-15
WO2011088050A2 (en) 2011-07-21
US20110171815A1 (en) 2011-07-14
WO2011088050A3 (en) 2012-03-29
US8026178B2 (en) 2011-09-27
US8329512B2 (en) 2012-12-11
US8241969B2 (en) 2012-08-14
US20120276744A1 (en) 2012-11-01

Similar Documents

Publication Publication Date Title
TW201135806A (en) Patterning method for high density pillar structures
US8080443B2 (en) Method of making pillars using photoresist spacer mask
TWI357638B (en) A method for forming a semiconductor device and a
CN108140643B (zh) 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
TWI317128B (en) A nonvolatile memory cell,a monolithic three dimensional memory array,and a method for forming,setting and resetting a nonvolatile memory cell and associated conductors
TWI393221B (zh) 使用在非晶形碳上之氮氧化矽硬式光罩用以製造3維積體電路之方法
JP5695575B2 (ja) 柱状構造のためのレジストフィーチャおよび除去可能スペーサピッチを倍増するパターニング法
TWI500070B (zh) 藉由利用正型光阻以雙重圖案化用於製造高密度柱結構之方法
US7846756B2 (en) Nanoimprint enhanced resist spacer patterning method
TWI313896B (en) Method for reducing dieletric overetch using a dielectric etch stop at a planar surface
US7759201B2 (en) Method for fabricating pitch-doubling pillar structures
TW201010015A (en) Method of making a nonvolatile memory device
TW201125078A (en) A memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
TW201140805A (en) Memory cell formed using a recess and methods for forming the same
KR20110041494A (ko) 필라의 삼각형 2차원의 상보적인 패터닝 방법
TW200931413A (en) Method of programming cross-point diode memory array
KR20100015477A (ko) 자체 정렬 다마신 메모리 구조를 제조하는 방법
TW201029115A (en) Integration of damascene type diodes and conductive wires for memory device
TW201135872A (en) Damascene method of making a nonvolatile memory device
US7923305B1 (en) Patterning method for high density pillar structures
US8008213B2 (en) Self-assembly process for memory array
TWI449131B (zh) 柱狀裝置及其製造方法
KR101660191B1 (ko) 반도체 구조들, 메모리 셀들, 메모리 어레이들 및 메모리 셀들을 형성하는 방법들
TW201112399A (en) Nonvolatile memory array comprising silicon-based diodes fabricated at low temperature
TW201025506A (en) Method of making sub-resolution pillar structures using undercutting technique