TW201005927A - Multi-level flash memory structure and method for preparing the same - Google Patents

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201005927 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種多階式快閃記憶體結構及其製備方 法’特別係關於一種藉由一凸部隔離複數個儲存結構之多 階式快閃記憶體結構及其製備方法，其可避免快閃記憶體 之尺寸縮小時，該些儲存結構發生融合問題。 【先前技術】 快閃記憶體由於具有有低功率消耗、存取迅速及存入 之資料在斷電後也不會消失等優點，已經廣泛應用在筆記 型電腦、電子記事薄、行動電話、數位相機、數位錄音筆 及MP3播放器等電子產品之資料儲存上。典型的快閃記憶 體具有矽-氧化矽_氮化矽-氧化矽-矽（SONOS)結構，其具有 較薄的記憶單元且製作容易等優點，因而已廣泛應用於快 閃記憶體之中。 圖21例示一習知之快閃記憶胞1〇〇，揭示於u s. 6,011，725。該記憶胞包含在一半導體基板11〇内之擴散源極 120A/汲極120B、設置於該半導體基板11〇上之閘絕緣層13〇 以及設置於該閘絕緣層130上之閘極150。該閘絕緣層13〇 具有一 ΟΝΟ結構，包含一氮化矽層14〇，其係夾置於二氧化 夕層132及—氧化石夕層】34之間。二位元之資料係以捕陷電 何之型式儲存於記憶胞100，其中電荷係捕陷於該氮化矽層 140之電荷捕陷區14〇人或14〇Β。根據各電荷捕陷區ι4〇α或 140Β之捕陷電荷的狀態，各電荷捕陷區14〇八或14叩可分別 對應於儲存值為〇或1。 5 201005927 該§2*憶胞1 0 0之優點在於使用單一記憶胞即可非揮發 性地儲存二位元資料，即提昇儲存密度（相較於習知一位元 /一儲存電晶體）。然而，縮小該記憶胞1 00之尺寸卻面臨了 許多困難。特而言之’該記憶胞1〇〇之操作需要將電荷分別 注入該氮化碎層140之電何捕陷區140Α或140Β。隨著該氮 化矽層140之寬度縮小，該電荷捕陷區14〇八與14〇Β之間的 距離將變成太短，其可能造成該電荷捕陷區14〇八與14〇]8發 生融合問題。 • 【發明内容】 本發明提供一種多階式快閃記憶體結構及其製備方法 ，其藉由一凸部隔離複數個儲存結構以避免快閃記憶體之 尺寸縮小時’該些儲存結構發生融合問題。 本發明之多階式快閃記憶體結構之一實施例，包含具 有一凸部之一半導體基板'被該凸部隔離之複數個儲存結 構、覆蓋該些儲存結構與該半導體基板之凸部的一介電層 φ 、没置於該介電層上之一閘極結構以及設置於該半導體基 板之凸部側邊的複數個擴散區。各儲存結構包含一電荷捕 陷部以及一絕緣結構，其隔離該電荷捕陷部與該半導體基 板。 隨著快閃記憶體之尺寸縮小，習知快閃記憶體之電荷 捕區之間距將變成太短，其可能造成該電荷捕陷區發生 ㉞合問題。㈣地’本發明之儲存結構係被該閘極結構之 下區塊或上區塊予以隔離，因此即使快閃記憶體之尺寸縮 小，本發明仍可避免儲存結構發生融合問題。 201005927 本發明之多階式快閃記憶體結構之製備方法之—實施 例，包含形成一凸部於一半導體基板中、形成複數個健存 結構於該凸部之側邊、形成一介電層於該些儲存結構與該 半導體基板之凸部上、形成一閘極結構於該介電層上以及 形成複數個擴散區於該半導體基板之凸部的侧邊。各儲存 結構包含一電荷捕陷部以及一絕緣結構，其隔離該電荷捕 陷部與該半導體基板。 馨 上文已相當廣泛地概述本發明之技術特徵及優點，俾 使下文之本發明詳細描述得以獲得較佳瞭解。構成本發明 之申請專利範圍標的之其它技術特徵及優點將描述於下文 〇 【實施方式】 圖1至圖10例示本發明之多階式快閃記憶體結構10之 製備方法之一實施例。首先，進行一微影製程以形成一光 阻層20於一抗反射層18上，該抗反射層18係形成於一半導 • 體基板12上。該半導體基板12可為一P型矽基板，且具有一 淺溝隔離結構14及設置於該淺溝隔離結構14間之一 p型井 1 6。忒光阻層20具有複數個開口 20’，其局部曝露該半導體 基板12之P型井16。之後，使用該光阻層2〇為蝕刻遮罩，進 行一乾蝕刻製程以局部去除在該開口2〇，下方之抗反射層18 及P型井16，俾便形成複數個凹部22於該半導體基板12之一 上部以及一凸部24於該些凹部22之間，再將該抗反射層18 及該光阻層20去除，如圖2所示。 參考圖3 ’進行一熱氧化製程以形成一絕緣結構26於該 7 201005927 半導體基板12表面及該些凹部22之内壁，再進行一沈積製 程以形成一電荷捕陷層28於該絕緣結構26上並填入該些凹 部22。該絕緣結構26可包含氧化矽以作為閘極氧化物，該 電荷捕陷層28可包含氮化矽或多晶矽。之後，進行一平2 化製程（例如，化學機械研磨製程）以局部去除該凸部％上之 電荷捕陷層28，如圖4所示。 ，考圖5進行一乳化製程以形成一介電層3〇，其覆蓋 該半導體基板12之凸部μ及該些凹部22内之電荷捕陷層28 ，其中該氧化製程可為臨場蒸氣產生技術(in shu generation，ISSG)，而該介電層30可為厚度均均之一氮氧 化矽層。此外，該氧化製程可為一熱氧化製程以形成一介 電層30’於該半導體基板12之凸部24上，其中該介電層”, 係一氧化矽層，其在該凸部24上之厚度大於在該電荷捕陷 層28上之厚度’如圖6所示。 參考圖7，在圖5之介電層30上進行沈積製程以形成一 閘極堆疊36於圖5之介電層30上，該閘極堆疊36包含一多晶 矽層32(摻雜N型摻質）以及一矽化金屬層34(例如，矽化鎢 層）’再利用沈積製程形成一氮化矽層3 8於該閘極堆疊36上 。特而言之’若該沈積製程係在圖6之介電層3〇,上進行，則 該閉極堆疊36係形成該介電層3〇|及該電荷捕陷層28上。之 後’利用微影製程形成一光阻層4〇(具有複數個開口 4〇,)於 該氮化矽層38上’再利用該光阻層4〇為蝕刻遮罩進行一乾 餘刻製程以局部去除該光阻層40之開口 40,下方之氮化矽層 38 ’俾便形成一硬遮罩42於該閘極堆疊36上，如圖8所示。 8 201005927 參考圖9，將該光阻層40去除以曝露該硬遮罩42，其具 有複數個開口 42’。特而言之，該硬遮罩42局部覆蓋在該些 凹邓22内之電荷捕陷層28，而該些開口 42,則位於在該些凹 部22内之電荷捕陷層28之局部區域的正上方。之後，進行 一非等向性蝕刻製程（例如，乾蝕刻製程）以局部去除在該硬 遮罩42之開口 42,下方之閘極堆疊36、介電層3〇及電荷捕陷 層28，俾便形成一閘極結構44於該介電層3〇上以及複數個 儲存結構48。進行一摻雜製程以形成複數個擴散區5〇於該 半導體基板12之凸部24的侧邊，俾便完成該快閃記憶體結 構10’如圖10所示。 該乾钱刻製程亦局部去除該開口 42'下方之電荷捕陷層 28及絕緣結構26以形成該些儲存結構48，其係被該凸部24 予以隔離。該些儲存結構48係呈扇形且包含該電荷捕陷部 46及該絕緣結構26，其隔離該電荷捕陷部46與該半導體基 板12。特而言之’該些擴散區5〇係形成於半導體基板12中 ，且低於該電荷捕陷部46。 此外，該些擴散區50之上端係低於該淺溝隔離結構14 之上端’且該電荷捕陷部46之上端對齊該淺溝隔離結構i4 之上端。再者，該電荷捕陷部46係形成於該半導體基板12 中，且該介電層30覆蓋該些儲存結構48。該多階式快閃記 憶體結構1 0可藉由通道熱電子注入（channel hot electron injection，CHEI)機制進行編程（pr〇gramming)操作，藉由帶 間隧穿（band-to-band tunneling，BTBT)強化熱電洞注入 (hot hole enhanced injection，HHEI)機制進行抹除（erase)操 9 201005927 作，並藉由反向讀取（reversed read)機制讀取資料。 隨著快閃記憶體之尺寸縮小’習知快閃記憶體1 〇〇之電 荷捕陷區140A及140B之間距將變成太短，其可能造成該電 荷捕陷區140A及140B發生融合問題。相對地，本發明之快 閃記憶體結構10的儲存結構48係被該半導體基板12之凸部 24予以隔離，因此即使該快閃記憶體結構1〇之尺寸縮小， 仍可避免該些儲存結構48發生融合問題。 圖11至圖20例示本發明之多階式快閃記憶體結構的之 製備方法之一實施例。首先，進行一微影製程以形成一光 阻層70於一抗反射層68上，該抗反射層68係形成於一半導 體基板12上。該半導體基板12可為一 ？型矽基板，且具有一 淺溝隔離結構64以及設置於該淺溝隔離結構64間之一 p型 井66。該光阻層7G具有複數個開σ7(),，其局部曝露該半導 體基板62之P型井66。之後，使用該光阻層川為㈣遮罩， 進行-錢刻製程以局部去除在該光阻層7()之開口7〇，下方 的抗反射層68及Ρ型井66，俾便形成複數個凹和於該 體基板62之-上部以及一凸部74於該些凹部η之間，再將 該抗反射層68及該光阻層7G去除，如圊12所示。 今半導一―熱乳化製程以形成—絕緣結構76於 該R體基板62之表面及該些凹部72之㈣，再進行一沈 =製程以形成—電荷捕陷層78於該絕緣結構％上並填入， :=^：=6可包含氧…作為閘極氧_ 部去除該凸部74上—之m化學機械研磨製程）以局 上之電何捕陷層78,俾便形成複數個扇形 201005927 之電荷捕陷部78,於該凸部74侧邊之凹部72内，如圖μ所示 5平-化製程形成複數個儲存結構98，其係被該凸部74 予以隔離。各儲存結構98包含該電荷捕陷部78,及該絕緣結 構76,其隔離該電荷捕陷部78，與該半導體基板a。 多考圊I5進行一氧化製程以形成一介電層8〇於該些 健存結構98及該半導體基板62之凸部74上，其中該氧化製 程可為臨場蒸氣產生技術（in situ steam generati〇n，issg) φ ，而該介電層80可為厚度均均之一氮氧化矽層。此外，該 氧化製程可為一熱氧化製程以形成一介電層8〇，於該些儲存 結構98及該半導體基板62之凸部74上，其中該介電層肋，係 一氧化矽層，其在該凸部74上之厚度大於在該電荷捕陷部 78上之厚度’如圖16所示。 參考圖17，在圖15之介電層8〇上進行沈積製程以形成 一閘極堆疊86於圖5之介電層80上，該閘極堆疊86包含一多 晶矽層82(摻雜N型摻質）以及一矽化金屬層84(例如，矽化 φ 鎢層），再利用沈積製程形成一氮化矽層88於該閘極堆疊86 上。之後’利用微影製程形成一光阻層9〇(具有複數個開口 90')於該氮化石夕層88上，再利用該光阻層90為蝕刻遮罩進行 一乾钮刻製程以局部去除該光阻層90之開口 90’下方的氮化 石夕層88，俾便形成一硬遮罩92於該閘極堆疊86上，如圖18 所示。 參考圖19，將該光阻層90去除以曝露該硬遮罩92，其 具有複數個開口 92,。特而言之，該些開口 92,並未位於則位 於在該電荷捕陷部78'之正上方，而係位於該電荷捕陷部78, 201005927 之側邊。進行一非等向性蝕刻製程（例如，乾蝕刻製程）以局 部去除位該硬遮罩92之開口 92,下方之閘極椎疊86，俾便形 成一閘極結構94於該介電層8〇上。之後，進行一摻雜製程 以形成複數個擴散區96於該電荷捕陷部78,側邊之半導體基 板62中，俾便完成該快閃記憶體結構60，如圖20所示。

該電荷捕陷部46之上端對齊該淺溝隔離結構64之上端 ，且該些擴散區96之上端亦對齊該淺溝隔離結構64之上端 。該該多階式快閃記憶體結構6〇可藉由通道熱電子注入 (channel hot electron injecti〇n，CHEI)機制進行編程 (programming)操作，藉由帶間隧穿（band_t〇 band tunne][ing ’ BTBT)強化熱電洞注入㈣ h〇le enhanced ίη_ί〇η， HHEI)機制進行抹除（erase)操作，並藉由反向讀取 read)機制讀取資料。

隨著快閃記憶體之尺寸縮小，習知快閃記憶體1〇〇之電 荷捕陷區190八及19叩之間距將變成太短’其可能造成該電 荷捕陷區190A及190B發生融合問題。相對地，本發明之快 閃記憶體結構60的儲存結構98係被該半導體基板62之凸部 74予以隔離，因此即使該快閃記憶體結構9〇之尺寸縮小， 仍可避免該些儲存結構98發生融合問題。 本發明之技術内容及技術特點已揭示如上，然而本發 明所屬技術領域中具有通常知識者應瞭解，在不背離後附 申請專利範圍所界定之本發明精神和_内，本發明之教 示及揭示可作種種之替換及修飾。例如，上文揭示之許多 製程可以不同之方法實施或以其它製程予以取代，或者採 12 201005927 用上述二種方式之組合。 此外，本案之權利範圍並不偈限於上文揭示之特定實 施例的製程、機台、製造、物質之成份、裝置、方法或步 驟。本發明所屬技術領域中具有通常知識者應瞭解，基於 本發明教示及揭示製程、機台、製造、物質之成份、裝置 、方法或步驟，無論現在已存在或日後開發者，其與本案 實施例揭示者係以實質相同的方式執行實f相同的功能了 而達到實質相同的結果，亦可使用於本發明。因此，以下 之申請專職圍係用以涵蓋用以此類製程、機台、製造、 物質之成份、裝置、方法或步驟。 【圖式簡要說明】 藉由參照前述說明及下列圖戎 ^ w _ 圖式本發明之技術特徵及 優點付以獲得完全瞭解。 圖1至圖10例示本發明之多階4 法之一實施例； 夕階式快閃記憶體之製備方 ❹ 圖11及圖20例示本發明之多階 式快閃記憶體之製備古 法之一實施例；以及 表備方 圖21例示一習知之快閃記憶胞。 【主要元件符號說明】 10 多階式快閃記憶體 12 14 淺溝隔離結構 16 18 抗反射層 20 20' 開口 22 24 凸部 26 半導體基板 p型井 光P且層 凹部 絕緣結構 13 201005927

28 電荷捕陷層 30 介電層 32 多晶矽層 34 矽化金屬層 36 閘極堆疊 38 氮化矽層 40 光阻層 40' 開口 42 硬遮罩 44 閘極結構 46 電荷捕陷部 48 儲存結構 50 擴散區 60 多階式快閃記憶體 62 半導體基板 64 淺溝隔離結構 66 P型井 68 抗反射層 70 光阻層 70' 開口 72 凹部 74 凸部 76 絕緣結構 78 電荷捕陷層 78' 電荷捕陷部 80 介電層 82 多晶矽層 84 矽化金屬層 86 閘極堆疊 88 氮化矽層 90 光阻層 90， 開口 92 硬遮罩 94 閘極結構 96 擴散區 98 儲存結構 100 快閃記憶胞 110 半導體基板 120A源極 120B 源極 130 閘絕緣層 132 氧化矽層 134 氧化矽層 140 氮化矽層 140A電荷捕陷區 140B 電荷捕陷區 150 閘極 14

Claims (1)

1. 201005927 、申請專利範園： 1. 一種多階式快閃記憶體結構，包含： 一半導體基板，具有一凸部； 複數個儲存結構，被該 含一雷荇于以隔離，各儲存結構包 捕^㈣ 緣結m緣轉隔離該電荷 捕心部與該半導體基板； ίΊ 一L電層，覆蓋該些料結構與該半導體絲之凸部； -開極結構，設置於該介電層上；以及

   2根區，設置於該半導體基板之凸部的側邊。 • 之多階式快閃記憶體結構，其中該半導體基 板W井區，該電荷捕陷部係位於該井區中。 3. 項1之多階式快閃記憶體結構，其中該電荷捕陷 口 P匕5多晶珍或氮化砍。 月求項1之夕階式快閃記憶體結構，其 包含氧化矽。 5.根據請求項1之$ p比 .^ 、 多Ρό式快閃記憶體結構，其中該介電層包

   s氮氧化矽或氧化矽。 μ求項i之多階式快閃記憶體結構，其中該電荷捕陷 部係呈扇形。 ，據π求項i之多階式快閃記憶體結構，其中該介電層之 厚度均句。 =據：求項1之多階式快閃記憶體結構，其中該介電層在 9· 之厚度大於在該電荷捕陷部上之厚度。 勹項1之多階式快閃記憶體結構，其中該半導體基 匕3複數個凹部’該凸部係夾置於該些凹部之間，該些 15 201005927 儲存結構係設置於該些凹部中。 ίο.根據請求項！之多階式 ^ ™ ^ 厌閃δ己憶體結構，其中該些擴散區 U.根二灰該半導，體基板内且低於該電荷捕陷部。 二設二：二:階式快閃記憶體結構中該些擴散區 你°又1於該凸部之侧邊。 12. 根據明求項丨之多階式快閃記憶體結構 離結構，其中缽此媿也广 3次屏 、βΛ —區之上端係低於該淺溝隔離結構之 上知& 0

   13. 根據吻求項！之多階式快閃記憶體結構，$包含一淺溝隔 離結構，其中該電荷捕陷部之上端係對齊 之上端。 14. 根據請求項1之多階式快閃記憶體結構，3包含-淺溝隔 構，、中該些擴散區之上端係對齊該淺溝隔離結 上端。 15. 根據：求項1之多階式快閃記憶體結構，其中該電荷捕陷 部係設置於該半導體基板中。 16. 一種多階式㈣記憶體結構之製備方法，包含： 形成一凸部於一半導體基板中； 形成，數個健存結構於該凸部之側邊，各儲存結構包 含一電荷捕陷部以及一絕緣結構，該絕緣結構隔離該電荷 捕陷部與該半導體基板； 形成-介電層於該些儲存結構與該半導體基板之凸部 上 形成一閑極結構於該介電層上；以及 形成複數個擴散區於該半導體基板之凸部的側邊。 16 201005927 17. 根據請求項16之多階式快閃記憶體結構之製備方法，其中 形成^介電層於該料存結構與料導體基板之凸部上 包含進行一熱氧化製程。 18. 根據請求項17之多階式快閃 、1。己隐體、.、。構之製備方法，其中 該介電層在該凸部上之屋许,^. <知度大於在該電荷捕陷部上之厚 度。 19. 根據請求項16之多階式快閃記憶體結構之製備方法，1中 形成厂介電層於該㈣存結構與該半導體基板之凸部上 包含進行一臨場蒸氣產生製程。 20. 根據請求項19之多階式快閃記憶體結構之製備方法，其中 該介電層之厚度均勻。 21. 根據請求項16之多階式快閃記憶體結構之製備方法，其中 形成複數個擴散區於該半導體基板之凸部的侧邊包含 行一摻雜製程。 22. 根據4求項16之多Ρ皆式快閃記憶體結構之製備方法，里中 形成複數個儲存結構於該凸部之側邊包含： ” 形成複數個凹部於該半導體基板之一上部，該凸部係 位於該些凹部之間； 形成一絕緣結構於該凸部之表面； 形成一電荷捕陷層於該絕緣結構上，且填入該些 部；以及 — 局。卩去除該絕緣結構上之電荷捕陷層。 23. 根據請求項22之多階式快閃記憶體結構之製備方法，其中 局部去除該絕緣結構上之電荷捕陷層包含： 進行—平坦化製程以局部去除該凸部之上表面的電 17 201005927 捕陷層； 形成一遮罩於該些凹部上，該遮罩具有複數個開口， 其係位於該些凹部之局部區域上；以及 #進行一非等向蝕刻製程以局部去除該些開口下方之電 何捕陷層’俾便形成該電荷捕陷部於該些凹部中。 24. 根據*求項23之多階式快閃記憶體結構之製備方法，其中 該平坦化製程係一化學機械研磨製程。

   25. 根據睛求項23之多階式快閃記憶體結構之製備方法，其中 該非等向蝕刻製程係一乾蝕刻製程。 26. 根據睛求項22之多階式快閃記憶體結構之製備方法，其中 ，部去除該絕緣結構上之電荷捕陷層包含進行—平扭化 ^以局部去除該電荷捕陷層，俾便形成該電荷 該些凹部中。 1 〃、 27.=f求Γ6之多階式㈣記憶體結構之製備方法，龙中 該平坦化製程係一化學機械研磨製程。 ”中 2 8.根據請求項16之多階式恤pq — ^ p “ 夕嗅式决閃S己憶體結構之製備方法，1中 形成一閘極結構於該介電層上包含： /、中 形成一閘極堆疊於該介電層上； 形成—遮罩於該閘極堆疊 口；以及 ，該遮罩具有複數個開 『 ，一 極堆疊，俾便形成該閘極結構。 2 9.根據請求項2 8之多階式快閃 带戍一間虹格隐體結構之製備方法，苴由 ^/成閘極堆疊於該介電層上包人 Z、中 形成—多晶矽層於該介電 电赝上；以及 18 201005927 形成一梦化金屬層於該多晶石夕層上。 3 0.根據請求項28之多階式快閃記憶體結構之製備方法，其中 該非等向蝕刻製程係一乾蝕刻製程。

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